SU1676100A1 - Последовательно-параллельный аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к устройствам автоматики, контрольно-измерительной и вычислительной техники и позвол ет повысить быстродействие и надежность путем устранени  чувствительности к перегрузкам . Это достигаетс  тем, что в преобразователь , содержащий резистивный делитель 2 напр жений, блок 3 компараторов, блок 5 кодирующей логики, блок 6 коммутации, параллельный АЦП 8 младших разр дов, введены два компаратора 9 и 10, два элемента И 11 и 12, блок 4 элементов И, вычитателъ 7. 2 з.п.ф-лы, 2 ил.

Description

w

Ё

QS 4J

О О

Изобретение относитс  к устройствам автоматики, контрольно-измерительной и вычислительной техники, а именно к быстродействующим аналого-цифровым преобразовател м .

Целью изобретени   вл етс  повышение быстродействи  и надежности путем устранени  чувствительности к перегрузкам.

На фиг.1 представлена структурна  схема последовательно-параллельного АЦП; на фиг.2 - структурна  схемка блока коммутации .

Преобразователь содержит параллельный аналого-цифровой преобразователь 1 (АЦП) старших разр дов, состо щий из ре- зистивного делител  2 напр жени , блока 3 компараторов, блока 4 элементов И и блока 5 кодирующей логики, блок 6 коммутации, вычитатель 7, параллельный АЦП 8 младших разр дов, компараторы 9 и 10, элементы И 11 и 12.

Блок коммутации (фиг.2) содержит 2п-1 дифференциальных 13 транзисторов, переключатель 14 тока, дифференциальные пары 15 и 16 транзисторов, генераторы 17 и 18 токов, транзистор 19, переключатель 14 содержит транзисторы 20.

Генератор 17 может быть заменен резистором , выключенным между шиной питани  и точкой соединени  коллекторов транзисторов первого плеча дифференциальных пар 13. 16 и 17, в этом случае эмиттеры транзисторов дифференциальных пар необходимо подключить к коллекторам транзисторов 20 через резисторы.

Последовательно-параллельный АЦП работает следующим образом.

Выходной аналоговый сигнал блоком 3 сравниваетс  с сеткой опорных напр жений резистивного делител  2, при этом на выходах блока 3 образуетс  термометрический код, на пр мых выходах сработавших компараторов имеетс  уровень логической 1. а на пр мых выходах остальных компараторов имеетс  уровень логического О. Соответственно на инверсных выходах компараторов имеютс  уровни логических О и 1. Термометрический код с выходов блока 3 подаетс  на входы блока 4 таким образом, что на один логический элемент И подаютс  Сигналы с пр мого и инверсного выходов двух смежных компараторов. Элемент И образует на выходе уровень логической 1, когда логические уровни сигналов на его входах совпадают, либо уровень логического О, когда логические уровни сигналов на его входах не совпадают. Таким образом, логическа  Т образуетс  только на выходе элемента И, соответствующего последнему

сработавшему компаратору, на выходах остальных логических элементов имеетс  уровень логического О. Данный унитарный цифровой код с выхода блока 4 подаетс  на

блок 5, где он преобразуетс  в позиционный двоичный код старших разр дов и на управл ющие входы блока 6, открыва  один из транзисторов 20 переключател  14, остальные транзисторы переключател  14остэютс  закрытыми. Если входной сигнал имеет значение, ограниченное напр жени ми источников опорных напр жений Uoni и Uon2, переключатель 14 тока включает одну из дифференциальных пар 13, а именно ту, котора  подключена базой одного из транзисторов к опорному напр жению последнего сработавшего компаратора на резистивном делителе 2, открыва  цепь дл  протекани  токов генераторов 17 и 18 через данную

дифференциальную пару транзисторов. Величина тока генератора 17 меньше величины тока генератора 18, эти величины выбраны таким образом, что величины коллекторов первого и второго плечей дифференциальных пар 13 равны при одинаковых потенциалах без транзисторов. Дифференциальна  пара 13 транзисторов вместе с транзистором 19 образует повторитель напр жени , который при одинаковых

параметрах транзисторов обоих плеч дифференциальных пар точно повтор ет на выходе входное напр жение, т.е. опорное напр жение конкретной точки резистивного делител  2. В эмиттерные цепи дифференциальных пар 13 транзисторов могут быть включены резисторы дл  балансировки дифференциальной пары. При изменении входного напр жени  АЦП поочередно включаютс  (выключаютс ) все новые компараторы и на выходе блока 6 образуетс  ступенчатое напр жение, которое одновременно с входным сигналом поступает на вычитатель 7. Разностный сигнал с выхода вычитател  7 поступает на параллельный

АЦП 8 младших разр дов, где он преобразуетс  в позиционный двоичный код младших разр дов АЦП.

Если значение входного сигнала выхо- дит за пределы, ограниченные значени ми напр жений Uoni и 1)0п2, аналогично описанному выше срабатывают компараторы 9 или 10 и элементы 11 и 12. На выходе элемента 11 и 12 образуетс  уровень логи- ческой 1, при этом на выходах блока 4 образуютс  уровни логических О. Напр жение логической 1 с выхода элементов 11 или 12, мину  блок 5, подаетс  на вход блока 6, включа  транзистор переключател  14 тока, управл ющий включением

дифференциальной пары 15 или 16 в зависимости от того, за предел которого из опорных напр жений значение входного сигнала. Дифференциальные пары 15 и 16 транзисторов отличаютс  от дифференциальных пар 13 лишь тем, что базы транзисторов вторых плеч дифференциальных пар 15 и 16 подключены не к резистивному де- лителю2 опорных напр жений, как у пар 13, а к входу АЦП. Поэтому при включении дифференциальных пар 15 и 16 транзисторов, что происходит в случае ухода входного напр жени  АЦП за пределы, установленные напр жени ми U0ni и U0n2, на выходе блока по вл етс  напр жение, равное входному напр жению. Передаточна  характеристика блока 6 состоит из трех участков: линейного , где ивых UBX при DBX Uoni; ступенчатого при Doni UBy S U0n2 и линейного ивых UBX при U8x Uon. Это обеспечивает максимальное дифференциальное напр жение на входе вычитател  7, равное величине кванта напр жени  АЦП 1 старших разр дов, и исключает перегрузку вычитател . В случае замены генератора 17 резистором АЦП может быть достигнуто большее быстродействие за счет более короткого процесса установлени  напр жени  на выходе блока 6. Однако, в данном случае не выполн етс  условие равенства коллекторных токов в транзисторах дифференциальных пар 13, 16 и 17, вследствие чего на выходе блока 6 образуетс  погрешность , дл  компенсации которой в эмиттер- ные цепи транзисторов дифференциальных пар ввод тс  резисторы и уменьшение погрешности обеспечиваетс  подбором или подгонкой их номиналов.

Claims (3)

1. Формула изобретени  1. Последовательно-параллельный аналого-цифровой преобразователь, содержащий резистивный делитель напр жени , первый вход которого  вл етс  первой шиной опорного напр жени , а выходы соединены с соответствующими первыми входами блока компараторов и блока коммутации, вторые входы которых объединены и  вл ютс  входной шиной, блок кодирующей логики, выходы которого  вл ютс  выходной шиной старших разр дов кода , аналого-цифровой преобразователь младших разр дов кода, выходы которого  вл ютс  выходной шиной младших разр дов кода, отличающийс  тем, что, с целью повышени  быстродействи  и надежности путем устранени  чувствительности к перегрузкам, в него введены два компаратора , блок элементов И, два элемента И и вычитатель, первый вход которого  вл етс 

   входной шиной, второй вход соединен с выходом блока коммутации, а выход - с входом аналого-цифрового преобразовател  младших разр дов, третий и четвертый входы блока коммутации соединены соответственно с выходами первого и второго элементов И, п тые входы объединены с соответствующими входами блока кодирующей логики и соединены с соответствующими выходами

   0 блока элементов И, первые входы которого соединены соответственно с первыми выходами блока компараторов, второй вход - с инверсным выходом первого компаратора, пр мой выход которого соединен с первым

   5 входом первого элемента И, второй вход которого  вл етс  шиной логической единицы , первый вход первого компаратора объединен с вторым входом резистивного делител  напр жени  и  вл етс  второй

   0 шиной опорного напр жени , второй вход объединен с первым входом второго компаратора и  вл етс  входной шиной, второй вход второго компаратора объединен с первым входом резистивного делител  напр 5 жени , а пр мой выход соединен с первым входом второго элемента И, второй вход которого соединен с вторым выходом блока компараторов.
2. 2, Преобразователь по п. 1, о т л и ч а ю0 щ и и с   тем, что блок коммутации выполнен на дифференциальных парах транзисторов , где п - число старших разр дов преобразовател , 2п+2 транзисторах и двух генераторах тока, первый выход пер5 вого генератора тока  вл етс  шиной нулевого потенциала, а второй выход соединен с эмиттерами 2П транзисторов, база первого транзистора  вл етс  третьим входом блока, базы транзисторов с второго

   0 по 2п-й  вл ютс  п тыми входами блока, база (2п+1}-го транзистора  вл етс  четвертым входом блока, коллекторы 2П транзисторов соединены соответственно с входами 2П дифференциальных пар транзисторов эмит5 теры которых  вл ютс  входом каждой дифференциальной базы транзисторов, первые базы первой и (2п+1)-й дифференциальной пары транзисторов объединены и  вл ютс  вторым входом блока, первые базы

   0 со второй по 2п-ю дифференциальных пар транзисторов  вл ютс  соответственно первыми входами блока, вторые базы 2П+ 1 дифференциальных пар транзисторов объединены с эмиттером

   5 (2П+ 2)-го транзистора и  вл ютс  выходом блока, первые коллекторы 2п+1 дифференциальных пар транзисторов объединены с базой (2п+2)-го транзистора и соединены с первым выходом второго генератора тока, второй выход которого

    вл етс  шиной нулевого потенциала, вторые коллекторы 2П+ 1 дифференциальных пар транзисторов и коллектор (2п+2)-го транзистора объединены и  вл ютс  шиной источника питани .
3. 3. Преобразователь по п.2, о т л и ч а ю- щ и и с   тем, что второй генератор тока

   а,

   пит оВыход

   77

   н

   зп

   дуг Длхр

   - 1 I p-1r4-L /гэлем

   там и

   К элен

   выполнен на резисторе, а кажда  дифференциальна  пара транзисторов выполнена на двух транзисторах и двух резисторах, эмиттеры первого и второго транзисторов объединены через первый и второй резисторы, общий вывод которых  вл етс  входом дифференциальной пары транзисторов.

   ц §i

   « IS

   ЈtSv

   I

   1

   /гэлем

   К элененФиг .2