KR20060103874A

KR20060103874A - 초퍼형 컴퍼레이터

Info

Publication number: KR20060103874A
Application number: KR1020060027339A
Authority: KR
Inventors: 히데미쯔 바바
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-03-28
Filing date: 2006-03-27
Publication date: 2006-10-04
Also published as: CN1841928B; CN1841928A; US20070096766A1; JP2006279315A; TWI313969B; TW200640141A; KR100739278B1

Abstract

저전압 동작을 실현하기 위하여, 단순하게 컴퍼레이터를 구성하는 트랜지스터의 쓰레숄드 전압을 낮추면, 스탠바이 시에 오프 리크가 발생하기 쉽다고 하는 문제가 있었다. 구성하는 인버터를, 쓰레숄드 전압이 통상보다 낮은 트랜지스터와, 통상의 트랜지스터를 조합하여 구성하고, 스탠바이 신호에 의해 스탠바이 시에, 오프 리크의 발생을 방지하는 것을 특징으로 한다.

컴퍼레이터, 축차 비교형 A/D 변환기, 트랜지스터, 오프 리크

Description

초퍼형 컴퍼레이터{CHOPPER TYPE COMPARATOR}

도 1은 본원의 일 실시예에 관한 초퍼형 컴퍼레이터를 도시한 블록도.

도 2는 종래의 초퍼형 컴퍼레이터를 도시한 블록도.

도 3은 본 발명 및 종래의 초퍼형 컴퍼레이터를 포함하는 축차 비교형 A/D 변환기를 도시한 블록도.

도 4는 본원의 일 실시예에 관한 초퍼형 컴퍼레이터를 도시한 블록도.

도 5는 초퍼형 컴퍼레이터를 도시한 개략의 블록도.

도 6은 초퍼형 컴퍼레이터를 도시한 개략의 블록도.

도 7은 브이티스터의 전위를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 초퍼형 컴퍼레이터

2 : 8비트의 DAC

3 : 축차 비교 논리 회로

[특허 문헌 1] 일본 특개평 2004-7131호 공보

본 발명은 초퍼형 컴퍼레이터에 관한 것이다. 특히, 축차 비교형 A/D 변환기 등에 사용되는 초퍼형 컴퍼레이터에 관한 것이다.

예를 들면, 8비트의 축차 비교형 A/D 변환기와 같이, 2의 8승의 분해능을 8회의 비교 동작으로 실현하는 A/D 변환 방식이 종래부터 알려져 있다. 도 2는 일반적인 축차 비교형 A/D 변환기로서, 초퍼형 컴퍼레이터(1), 8비트의 DAC(2), 축차 비교 논리 회로(3)로 구성된다.

상기의 구성에서는, 초퍼형 컴퍼레이터(1)는 외부로부터 입력되는 아날로그 입력 전압(AIN)을 샘플 홀드한다. 샘플 홀드된 AIN은 초퍼형 컴퍼레이터(1)에서, 8비트 DAC(2)로부터의 DAC 출력과 비교되며, 비교 결과는 RESULT(신호)로서 축차 비교 논리 회로(3)에 출력된다. 8비트 DAC(2)에서는, 8비트의 MSB측부터 디지털값을 축차 구해 간다.

상기의 비교를 8회 행함으로써, AIN을 8비트의 디지털값으로 변환할 수 있다. 축차 비교 논리 회로(3)는 변환된 디지털값을 DOUT으로서 출력한다.

도 2의 축차 비교형 A/D 변환기에 사용되는 종래의 일반적인 초퍼형 컴퍼레이터를 도 3에 도시한다. 도 3에 도시된 TG1, TG2, TG3, TG4는 트랜스퍼 게이트가고, C1, C2는 콘덴서이고, BUF1은 버퍼 회로이고, INV1, INV2, INV3은 인버터 회로이다.

INV1, INV2, INV3의 인버터는 CMOS의 Tr로 구성되어 있고, P채널 Tr과 N채널 Tr를 조합한 회로로 이루어져 있다.

도 3의 동작의 개요를 설명하기 위해, 알기 쉽도록, 도 3의 트랜지스터 표기를 도 5의 논리 베이스의 표기로 변경한다.

도 5를 이용하여, 동작의 상세를 설명한다. 도 5에서, 콘덴서 C1의 직전의 위치를 n1, INV1의 직전의 위치를 n2, INV1의 직후의 위치를 n3, INV2의 직전의 위치를 n4, INV2의 직후의 위치를 n5로 한다.

먼저, TG1, TG3, TG4를 온하고, TG2는 오프한다. 이 때, 아날로그 입력 전압(AIN)을 콘덴서 C1에 취득한다. 아날로그 입력 전압의 전압값을 Vain으로 하고, 도 5의 n1에서의 전압 레벨을 Vn1로 하면, Vain과 Vn1의 전위는 같아진다.

TG1, TG3, TG4를 온한 상태에서, 보다 알기 쉽도록, TG1, TG2, TG3, TG4를 생략한 블록도를 도 6에 도시한다.

TG3, TG4가 온하면, INV1과 INV2의 전후에, 루프 백하는 경로가 생긴다. 일반적인 인버터에서는, 입력과 출력을 쇼트(그대로 접속)하면, 입력단과 출력단의 전위를 브이티스터라는 전압 부근의 근교에서 유지하려고 하는 성질이 있다.

상기한 것으로부터, n2와 n3에서의 전위는 모두, 브이티스터라는 전압인 Va와 거의 동등하게 된다. 도 7에 브이티스터라는 전위를 나타낸다. 입력과 출력을 쇼트하면, 도 7의 a점에 바이어스된다. 이 a점은 게인이 가장 높은 점으로, 일반적으로는 전원 전압(VCC)의 절반의 값으로 되어 있는 경우가 많고, 여기에서의 전위를 Va라고 한다. n2에서의 전위를 Vn2라고 하고, n3에서의 전위를 Vn3이라고 하면, Vn2와 Vn3은 Va와 같아진다. 마찬가지로, Vn4와 Vn5도 Va와 같아진다.

여기에서, n1에서의 전위가 Vain이고, n2에서의 전위가 Va로 되는 것으로부 터, 콘덴서 C1에 축적할 수 있는 전위 Vc1은, Vain에서 Va를 뺀 차분의 값으로 된다. 이하, 이 때 전위를 식 1 내지 식 4로 표기한다.

Vn1=Vain …식 1

Vn2=Vn3=Va …식 2

Vn3=Vn4=Va …식 3

Vc1=Vain-Va …식 4

그 후, TG1, TG3, TG4를 오프하고, TG2는 온한다. 그러면, 이번에는, n1의 전위는 DAOUT 단자로부터, 도 2의 8비트 DAC(2)로부터의 참조 전압인 Vdac를 취득하여, Vdac와 같아진다. 이 때, n2의 전위는, n1에서의 전위로부터, 방금까지 콘덴서 C1에 축적되어 있던 전위(Vain-Va)를 뺀 값으로 된다. 따라서, Vn2의 전위는, Vdac로부터 Vain을 빼고, Va를 더한 값이 된다. 이하, 이 때 전위를 식 5 내지 식 6으로 표기한다.

Vn1=Vdac …식 5

Vn2=Vdac-(Vain-Va)=(Vdac-Vain)+Va …식 6

식 6에서, Vdac가 Vain보다 크면, n2의 전위는 쓰레숄드 전압보다 높아지므로, INV1은 L 레벨을 출력한다. 반대로, Vdac가 Vain보다 작으면, n2의 전위는 쓰레숄드 전압보다 낮아지므로, INV1은 H 레벨을 출력한다.

C2와 INV2에 대해서는, INV1의 결과를 받아, 증폭기로서 작용하고, 참조 전압 Vdac과 아날로그 입력 전압 Vain의 전위차를 증폭한다. 전위차가 증폭됨으로써, INV3에서는 H 레벨과 L 레벨의 판정이 용이해진다.

또한 동시에, 전위차가 증폭됨으로써, INV1의 입력단에서는, 쓰레숄드 전압 근방에 있던 전위도, INV3에서의 입력되는 시점에서는, 전원 전압 레벨 혹은 그라운드 레벨에 가까운 전위로 된다. 입력되는 전위가, 전원 전압 레벨 혹은 그라운드 레벨로 됨으로써, INV3의 출력되는 전압도, H 레벨의 경우는 거의 전원 전압 레벨과 동등하게 되고, L 레벨의 경우는 그라운드 레벨과 동등하게 되어, H 레벨과 L 레벨의 구별이 명확하게 된다.

또한, INV3의 출력을 BUF1에 입력하여, 파형 정형하고나서, RESULT로서 출력 단자로부터 출력한다.

상기의 비교 동작을 8회 실행함으로써, 아날로그 입력 전압(AIN)과 8비트의 디지털값으로 변환한다. 구해진 8비트의 디지털값은, 축차 비교 논리 회로(3)로부터 디지털 출력(DOUT)으로서 출력된다.

도 3에 도시한 바와 같은 종래의 초퍼형 컴퍼레이터의 회로 구성에서는, 광역인 동작 전원에서의 저전압 동작을 실현하려고 한 경우, 컴퍼레이터를 구성하는 트랜지스터의 쓰레숄드 전압을 낮출 필요가 있다. 그러나, 컴퍼레이터를 구성하는 트랜지스터의 쓰레숄드 전압을, 단순히 낮추면, 스탠바이 시에 오프 리크가 발생하기 쉬워져서, 소비 전력이 증대한다고 하는 문제점이 있었다.

본 발명에 관한 주된 발명은, 샘플링에 의해 측정하는 아날로그 전압과 비교 기준으로 되는 참조 전압과의 비교가 행해지고, 그 비교 결과에 따라 H 레벨이나 L 레벨의 신호가 출력되는 초퍼형 컴퍼레이터로서, 상기 아날로그 전압과 상기 참조 전압의 전위차를 축적하는 콘덴서와, 그 콘덴서로부터의 출력 신호를 받는 인버터와, 그 인버터를 스탠바이 상태로 하는 스탠바이 신호를 구비하고, 상기 인버터는, 쓰레숄드 전압이 낮은 제1 P채널형의 Tr 트랜지스터와, 제2 P채널형의 Tr 트랜지스터와, 제1 N채널형의 Tr 트랜지스터와, 쓰레숄드 전압이 낮은 제2 N채널형의 Tr 트랜지스터로 이루어지고, 상기 스탠바이 신호에 의해 리크 전류를 삭감하여, 스탠바이 상태로 하는 것을 특징으로 한다.

또한, 본 발명의 다른 특징은, 첨부 도면 및 본 명세서의 기재에 의해 분명해진다.

본 발명의 상세를 도면에 따라 구체적으로 설명한다. 도 1은 본 발명의 초퍼형 컴퍼레이터를 도시한 블록도이다.

도 1의 TG10, TG20, TG30, TG40은 트랜스퍼 게이트, C10, C20은 콘덴서, BUF10은 버퍼 회로, INV10, INV20, INV30은 인버터 회로이다.

도 1의 초퍼형 컴퍼레이터는, 도 2에 도시한 축차 비교형 A/D 변환기에 이용할 수 있다. 아날로그 입력 전압(AIN)을 샘플 홀드하여, 디지털값을 순차적으로 구하는 순서에 대해서는, 배경 기술에 기재한 내용과 동일하여, 구해진 디지털값도, 동일하게 축차 비교 논리 회로(3)로부터, 디지털 출력(DOUT)으로서 출력된다.

도 1에 도시하는 본원의 초퍼형 컴퍼레이터를 구성하는 인버터인 INV10, INV20, INV30은 CMOS-Tr로 구성된다. INV10, INV20, INV30은, 통상의 쓰레숄드 전압보다 낮은 P채널 Tr(PV)와 통상의 P채널 Tr(P)와 통상의 N채널 Tr(N)과 통상의 쓰레숄드 전압보다 낮은 N채널 Tr(NV)의 4개 Tr을 조합한 구성으로 되어 있다.

콘덴서(10)로부터의 입력 신호는, 통상의 쓰레숄드 전압보다 낮은 P채널 Tr과 통상의 쓰레숄드 전압보다 낮은 N채널 Tr에 인가된다. 통상보다, 낮은 쓰레숄드 전압을 이용함으로써, INV10, INV20, INV30에 인가되는 전원 전압(VDD)이 통상보다 낮은 전압으로 되어도, 입력되는 신호의 H 레벨과 L 레벨을 문제없이 식별할 수 있다. 예를 들면, 통상 5V의 전원 전압을 공급하고, 쓰레숄드 전압이 2.5V로 하면, 단순히, 전원 전압만 3V까지 낮추면, 쓰레숄드 전압은 변하지 않기 때문에, H 레벨과 L 레벨의 판정이 어려운 상태로 된다.

여기에서, STBYB 신호는 스탠바이 신호이다. STBYB 신호는, 본원의 초퍼형 컴퍼레이터를 구성하는 인버터를 사용하지 않는 경우에 이용한다. STBYB 신호는 통상 동작 시에는 H 레벨이고, 스탠바이 시에는 L 레벨이 된다. STBYB 신호가 스탠바이 시가 되면, INV10, INV20, INV30의 통상의 P채널 Tr은 H 레벨이 인가되고, INV10, INV20, INV30의 통상의 N채널 Tr은 L 레벨이 인가된다. INV40, INV50을 이용하여, STBYB 신호가 액티브 시에, P채널 Tr에는 H 레벨, N채널 Tr에는 L 레벨을 인가할 수 있는 구성으로 한다.

스탠바이 시에, 통상의 P채널 Tr(P)는 입력이 H 레벨인 경우, 오프 상태로 된다. 통상의 N채널 Tr(N)은 입력이 L 레벨의 경우, 오프 상태로 된다. 오프 상태에서는, 통상의 P채널 Tr(P), 통상의 N채널 Tr(N)의 저항은, 매우 커져서, 리크 전류가 흐르지 않게 된다. 이에 따라, 스탠바이 시에, 리크 전류가 많이 발생하는 불편함을 방지할 수 있다.

비교적으로 긴 시간, 본원의 초퍼형 컴퍼레이터를 사용하지 않는 경우에는, STBYB 신호를 L로 함으로써, 소비 전류를 삭감할 수 있는 구성으로 되어 있다.

본원의 도 1에 도시한 INV10, INV20, INV30의 구성은, 위로부터 차례로, 통상의 쓰레숄드 전압보다 낮은 P채널 Tr, 통상의 P채널 Tr, 통상의 N채널 Tr, 통상의 쓰레숄드 전압보다 낮은 N채널 Tr의 순서였지만, 통상의 P채널 Tr, 통상의 쓰레숄드 전압보다 낮은 P채널 Tr, 통상의 쓰레숄드 전압보다 낮은 N채널 Tr, 통상의 N채널 Tr의 순서여도 된다. 구체적인 구성을 도 4에 도시한다.

도 4는 본 원의 일 실시예에 관한 블록도이다. 단, 도 1과 마찬가지로, 콘덴서(10)로부터의 입력 신호는, 통상의 쓰레숄드 전압보다 낮은 P채널 Tr과 통상의 쓰레숄드 전압보다 낮은 N채널 Tr에 인가되고, STBYB 신호는, 통상의 P채널 Tr과 통상의 N채널 Tr에 인가된다.

이상과 같이, 본 발명에 따르면, 인가되는 전원 전압(VDD)이 낮은 전압에서도, 동작을 실현할 수 있다. 저전압 동작이어도, 스탠바이 신호에 의해, 소비 전력을 삭감할 수 있다. 특히 스탠바이 시의 오프 리크를 억제함으로써, 포터블로 사용되는 경우, 배터리 구동에 의한 장시간 동작을 실현하는 것이 가능해진다.

본 발명에 따르면, 광역인 범위에서 저전압 동작을 실현할 수 있다. 저전압 동작에서도, 입력된 신호의 H와 L의 판정을 정확하게 행할 수 있으며, 또한, 소비 전력을 삭감할 수 있다. 특히 스탠바이 시의 오프 리크를 억제함으로써, 포터블로 사용된 경우, 배터리 구동에 의한 장시간 동작을 실현하는 것이 가능해진다.

Claims

샘플링에 의해 측정하는 아날로그 전압과 비교 기준으로 되는 참조 전압과의 비교가 행해지고, 그 비교 결과에 따라 H 레벨이나 L 레벨의 신호가 출력되는 초퍼형 컴퍼레이터로서,

상기 아날로그 전압과 상기 참조 전압의 전위차를 축적하는 콘덴서와, 그 콘덴서로부터의 출력 신호를 받는 인버터와, 그 인버터를 스탠바이 상태로 하는 스탠바이 신호를 구비하고,

상기 인버터는, 쓰레숄드 전압이 낮은 제1 P채널형의 Tr 트랜지스터와, 제2 P채널형의 Tr 트랜지스터와, 제1 N채널형의 Tr 트랜지스터와, 쓰레숄드 전압이 낮은 제2 N채널형의 Tr 트랜지스터로 이루어지고, 상기 스탠바이 신호에 의해 리크 전류를 삭감하여, 스탠바이 상태로 하는 것을 특징으로 하는 초퍼형 컴퍼레이터.
제1항에 있어서,

상기 인버터는, 상기 제1 P채널형의 Tr 트랜지스터의 소스는 전원 전위에 접속하고, 상기 제1 P채널형의 Tr 트랜지스터의 드레인은 상기 제2 P채널형의 Tr 트랜지스터의 소스에 접속하고, 상기 제2 P채널형의 Tr 트랜지스터의 드레인은 상기 N 채널형의 제3 Tr 트랜지스터의 소스에 접속하고, 상기 제1 N채널형의 Tr 트랜지스터의 드레인은 상기 제2 N채널형의 Tr 트랜지스터의 소스에 접속하고, 상기 제2 N채널형의 Tr 트랜지스터의 드레인은 접지 전위에 접속되는 것을 특징으로 하는 초 퍼형 컴퍼레이터.
제1항에 있어서,

상기 콘덴서로부터 출력 신호는, 상기 P채널형의 제1 Tr 트랜지스터의 게이트 및 상기 N채널형의 제4 Tr 트랜지스터의 게이트에 인가하고, 상기 스탠바이 신호는 상기 N채널형의 제3 Tr 트랜지스터의 게이트에 인가하고, 상기 스탠바이 신호의 반전 신호는 상기 P채널형의 제2 Tr 트랜지스터의 게이트에 인가하는 것을 특징으로 하는 초퍼형 컴퍼레이터.