KR101920936B1 - 차동 증폭기 및 아날로그/디지털 변환기 - Google Patents

Abstract

입력 신호를 수신하는 입력 단자와; 상기 입력 신호를 증폭하여 얻어지는 출력 신호를 출력하는 출력 단자와; 상기 입력 신호를 증폭하여 상기 출력 신호를 생성하는 증폭부와; 상기 증폭부와 전원 단자 사이에 접속되며, 제 1 도전형 트랜지스터, 및 상기 제 1 도전형 트랜지스터의 게이트 전극과 상기 제 1 도전형 트랜지스터의 드레인 전극 사이의 접속을 상기 게이트 전극과 상기 출력 단자 사이의 접속으로 전환하는 또는 그 역으로 전환하는 전환 스위치를 구비하는 부하 회로; 및 상기 전환 스위치를 통해 흐르는 오프 리크 전류를 감소시키기 위한 리크 캔슬 전류를 생성하는 리크 캔슬 스위치를 포함하는 차동 증폭기가 개시된다.

Description

차동 증폭기 및 아날로그/디지털 변환기{DIFFERENTIAL AMPLIFIER AND ANALOG/DIGITAL CONVERTER}

본 발명은, 차동 증폭기 및 차동 증폭기를 사용하는 아날로그/디지털 변환기에 관한 것이다.

종래, 디지털 기기의 보급에 수반하여 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기가 광범위하게 사용되고 있다.

이 아날로그/디지털 변환기에서는, 입력된 아날로그 신호를 복수 단계의 참조 전압과 비교함에 의해 아날로그 신호를 디지털 신호로 변환한다. 따라서, 복수개의 증폭기가 사용되고 있다.

그 때문에, 아날로그/디지털 변환기에서는, 특성이 양호한 증폭기를 사용하도록 하고 있고, 특히 증폭기의 특성으로서 중요해지는 오프셋 전압을 저감시키기 위해, 오프셋 감소 기능을 갖는 2단 증폭기가 사용되고 있다.

이 2단 증폭기는, 일정 이득을 갖는 전단의 차동 증폭기에 가변 이득을 갖는 후단의 차동 증폭기를 직렬 접속하고, 후단의 차동 증폭기의 이득을 증감시킴에 의해 전단의 차동 증폭기의 오프셋 전압을 겉보기로 감소하도록 하고 있다.

예를 들면, 일본 특개2006-254419호 공보(이하, 특허문헌1)에 개시되는 차동 증폭기에 있어서, 리셋 동작에서는, 증폭기에 포함된 부하 회로를 다이오드 접속 상태로 하여 이득을 내리고, 비교 동작에서는, 차동 증폭기에 의해 출력된 신호를 정귀한 동작으로 부하 회로에 피드백시킴으로써 이득을 올리고 있다. 이에 의해, 동작 속도를 저감시키는 일 없이, 또한 소비 전력을 증대시키는 일 없이, 차동 증폭기의 이득 전환을 실현하고 있다.

특허문헌1에 개시된 아날로그/디지털 변환기의 차동 증폭기는, 리셋 동작과 비교 동작에서 전환 스위치를 이용하여 이득을 전환하고 있다. 구체적으로는, 리셋 동작에서는, 전환 스위치를 단락하고 온 상태를 유지하여, 차동 증폭기에 포함된 부하 회로를 다이오드 접속 상태로 하여 이득을 내리고 있다. 비교 동작에서는, 전환 스위치를 개방하고 오프 상태로 유지하여, 차동 증폭기에 의해 출력된 신호를 정귀환 동작에서 증폭기에 포함된 부하 회로에 피드백시켜 증폭기의 이득을 증가시킨다.

예를 들면, 아날로그 회로의 미세화가 진행되면 스위치를 개방하여 오프 상태가 되어도 스위치에 오프 리크 전류가 흐르는 경우가 있다. 오프 리크 전류는 회로의 미세화뿐만 아니라, 회로의 제조 프로세스에 의존하여 발생한다.

상술한 특허문헌1에 개시되는 차동 증폭기의 이득을 전환하기 위해 사용디는 상기 설명된 전환 스위치에도, 미세 프로세스 등, 제조 프로세스에 의한 리크 전류가 발생하고, 이 오프 리크 전류의 영향으로 비교 동작에서의 차동 증폭기의 이득이 감소·증가를 반복하고 발진하여 버린다는 문제가 있다.

따라서, 본 발명은, 전환 스위치에 흐르는 오프 리크 전류의 영향을 억제하고, 이득의 발진 상태를 억제할 수 있는 차동 증폭기 및 증폭기를 이용하는 아날로그/디지털 변환기를 제공하는 것을 목적으로 한다.

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또한, 본 발명에 관한 차동 증폭기는, 정상 및 역상의 입력 신호를 수신하는 입력 단자와; 상기 입력 신호를 증폭하여 얻어진 출력 신호를 출력하는 정상 및 역상 출력 단자와; 상기 정상의 상기 입력 신호를 증폭하여 상기 역상의 상기 출력 신호를 생성하는 제 1의 증폭부와; 상기 역상의 상기 입력 신호를 증폭하여 상기 정상의 상기 출력 신호를 생성하는 제 2의 증폭부와; 상기 제 1의 증폭부와 전원 단자 사이에 접속되는 제 1의 트랜지스터와; 상기 제 1의 트랜지스터의 게이트 전극과 상기 정상 출력 단자 사이에 접속되는 제 1의 용량 소자와, 상기 제 1의 트랜지스터의 상기 게이트 전극과 상기 제 1의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 제 1의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 정상 출력 단자에 접속하는 제 1의 전환 스위치와, 상기 제 2의 증폭부와 상기 전원 단자 사이에 접속되는 제 2의 트랜지스터와, 상기 제 2의 트랜지스터의 게이트 전극과 상기 역상 출력 단자 사이에 접속되는 제 2의 용량 소자, 및 상기 제 2의 트랜지스터의 상기 게이트 전극과 상기 제 2의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 제 2의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 역상 출력 단자에 접속하는 제 2의 전환 스위치를 구비하는 부하 회로와; 개방 상태에서 일단이 상기 제 1의 용량 소자의 일단에 접속되고 타단이 상기 제 1의 용량 소자의 타단에 접속되는 제 1의 캔슬 스위치; 및 개방 상태에서 일단이 상기 제 2의 용량 소자의 일단에 접속되고 타단이 상기 제 2의 용량 소자의 타단에 접속되는 제 2의 캔슬 스위치를 포함하는 것을 특징으로 한다.

또한, 본 발명에 관한 아날로그/디지털 변환기는, 아날로그 신호의 전압과 복수의 다른 참조 전압과의 차를 각각 증폭하여 디지털 신호로 변환하는 복수의 증폭기를 포함하는 아날로그/디지털 변환기로서, 상기 증폭기 각각은: 정상 및 역상의 입력 신호를 수신하는 입력 단자와; 상기 입력 신호를 증폭하여 얻어진 출력 신호를 출력하는 정상 및 역상 출력 단자와; 상기 정상의 상기 입력 신호를 증폭하여 상기 역상의 상기 출력 신호를 생성하는 제 1의 증폭부와; 상기 역상의 상기 입력 신호를 증폭하여 상기 정상의 상기 출력 신호를 생성하는 제 2의 증폭부와; 상기 제 1의 증폭부와 전원 단자 사이에 접속되는 제 1의 트랜지스터와; 상기 제 1의 트랜지스터의 게이트 전극과 상기 정상 출력 단자 사이에 접속되는 제 1의 용량 소자와, 상기 제 1의 트랜지스터의 상기 게이트 전극과 상기 제 1의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 제 1의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 정상 출력 단자에 접속하는 제 1의 전환 스위치와, 상기 제 2의 증폭부와 상기 전원 단자 사이에 접속되는 제 2의 트랜지스터와, 상기 제 2의 트랜지스터의 게이트 전극과 상기 역상 출력 단자 사이에 접속되는 제 2의 용량 소자, 및 상기 제 2의 트랜지스터의 상기 게이트 전극과 상기 제 2의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 제 2의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 역상 출력 단자에 접속하는 제 2의 전환 스위치를 구비하는 부하 회로와; 개방 상태에서 일단이 상기 제 1의 용량 소자의 일단에 접속되고 타단이 상기 제 1의 용량 소자의 타단에 접속되는 제 1의 캔슬 스위치; 및 개방 상태에서 일단이 상기 제 2의 용량 소자의 일단에 접속되고 타단이 상기 제 2의 용량 소자의 타단에 접속되는 제 2의 캔슬 스위치를 포함하는 것을 특징으로 한다.

본 발명에 관한 차동 증폭기 및 아날로그/디지털 변환기는, 증폭기의 이득을 변경하기 위해 사용되는 전환 스위치를 통해 흐르는 오프 리크 전류의 영향을 억제하고, 이득의 감소를 억제할 수 있다.

도 1은 제 1 실시 형태에 관한 아날로그/디지털 변환기를 도시하는 도면.
도 2는 증폭 수단(리셋 모드시)을 도시하는 모식도.
도 3은 증폭 수단(비교 모드시)을 도시하는 모식도.
도 4는 증폭 수단을 도시하는 회로도.
도 5는 아날로그/디지털 변환기의 동작을 도시하는 타이밍 차트도.
도 6의 A 내지 D는 차동 증폭 회로의 동작을 설명한 도면.
도 7은 차동 증폭 회로의 동작을 설명한 도면.
도 8은 차동 증폭 회로를 도시하는 회로도.
도 9는 차동 증폭 회로를 도시하는 회로도.
도 10은 차동 증폭 회로를 도시하는 회로도.
도 11은 차동 증폭 회로를 도시하는 회로도.
도 12는 차동 증폭 회로를 도시하는 회로도.

(제 1 실시 형태)

이하에, 제 1 실시 형태에 관한 아날로그/디지털 변환기(1)에 관해 도면을 참조하면서 설명한다. 이하의 설명에서는, 아날로그 신호를 디지털 신호의 상위(上位) 2비트로 변환한 후에, 디지털 신호의 하위 2비트로 변환하는 합계 4비트의 서브레인징형(sub-ranging type) 아날로그/디지털 변환기(1)를 예로 설명하지만, 본 실시 형태의 구체적인 형태에 관해서는 이것으로 한정되는 것이 아니다.

아날로그/디지털 변환기(1)는, 도 1에 도시하는 바와 같이, 아날로그 신호를 샘플링 및 홀드하는 샘플 홀드 수단(2)과, 서로 다른 복수의 참조 전압을 생성하는 참조 전압 생성 수단(3)과, 아날로그 신호의 전압과 서로 다른 복수의 참조 전압을 비교하는 비교 수단(4)과, 비교 수단(4)의 출력을 논리 처리함에 의해 아날로그 신호에 대응하는 디지털 신호를 출력하는 논리 처리 수단(5)을 구비하고 있다.

샘플 홀드 수단(2)은, 입력 단자(Tin)에 인가된 아날로그 신호의 전압을 소정의 타이밍에서 소정 기간 유지하고, 홀드 신호선(6)을 통하여 비교 수단(4)에 출력한다.

참조 전압 생성 수단(3)은, 고전위측 기준 전원 단자(Trt)와 저전위측 기준 전원 단자(Trb)의 사이에, 동일 저항치를 가지며 직렬 접속된 16개의 저항(R1 내지 R16)을 갖는다. 고전위측 기준 전원 단자(Trt)는 고전위측에 기준 전위를 제공하기 위해 사용되는 단자이고, 저전위측 기준 전원 단자(Trb)는 저전위측에 기준 전위를 제공하기 위해 사용되는 단자이다. 참조 전압 생성 수단(3)은, 고전위측의 기준 전위와 저전위측의 기준 전위의 사이의 전압을 분압하여 미리 정해진 복수의 참조 전압을 생성하기 위해 사용되는 저항(R1 내지 R16)으로 구성되는 분압기로서 기능한다. 참조 전압 생성 수단(3)은, 미리 정해진 참조 전압을 상위 비트측 참조 전압 신호선(7 및 8) 및 하위 비트측 참조 전압 신호선(9 및 10)을 통하여 비교 수단(4)에 제공한다.

구체적으로는, 참조 전압 생성 수단(3)에서, 고전위측 기준 전원 단자(Trt)로부터 4번째의 저항(R4)과 5번째의 저항(R5) 사이의 접속점에 상위 비트측 참조 전압 신호선(7)이 접속된다. 한편, 저전위측 기준 전원 단자(Trb)로부터 4번째의 저항(R13)과 5번째의 저항(R12) 사이의 접속점에 상위 비트측 참조 전압 신호선(8)이 접속된다.

하위 비트측 참조 전압 신호선(9)은, 스위치(SW1)를 통하여 고전위측 기준 전원 단자(Trt)로부터 1번째의 저항(R1)과 2번째의 저항(R2) 사이의 접속점에 접속되어 있다. 하위 비트측 참조 전압 신호선(9)은, 스위치(SW3)를 통하여 고전위측 기준 전원 단자(Trt)로부터 7번째의 저항(R7)과 8번째의 저항(R8) 사이의 접속점에 접속되어 있다. 하위 비트측 참조 전압 신호선(9)은, 스위치(SW5)를 통하여 고전위측 기준 전원 단자(Trt)로부터 9번째의 저항(R9)과 10번째의 저항(R10) 사이의 접속점에 접속되어 있다. 고전위측 기준 전원 단자(Trt)는, 스위치(SW7)를 통하여 고전위측 기준 전원 단자(Trt)로부터 15번째의 저항(R15)과 16번째의 저항(R16) 사이의 접속점에 접속되어 있다.

마찬가지로, 하위 비트측 참조 전압 신호선(10)은, 스위치(SW2)를 통하여 고전위측 기준 전원 단자(Trt)로부터 3번째의 저항(R3)과 4번째의 저항(R4) 사이의 접속점에 접속되어 있다. 또한, 하위 비트측 참조 전압 신호선(10)은, 스위치(SW4)를 통하여 고전위측 기준 전원 단자(Trt)로부터 5번째의 저항(R5)과 6번째의 저항(R6) 사이의 접속점에 접속되어 있다. 또한, 하위 비트측 참조 전압 신호선(10)은, 스위치(SW6)를 통하여 고전위측 기준 전원 단자(Trt)로부터 11번째의 저항(R11)과 12번째의 저항(R12) 사이의 접속점에 접속되어 있다. 또한, 하위 비트측 참조 전압 신호선(10)은, 스위치(SW8)를 통하여 고전위측 기준 전원 단자(Trt)로부터 13번째의 저항(R13)과 14번째의 저항(R14)의 사이의 접속점에 접속되어 있다.

참조 전압 생성 수단(3)은, 아날로그 신호를 상위 비트측의 디지털 신호로 변환하는 경우에는, 스위치(SW1 내지 SW8)를 개방하고 오프 상태를 유지하여, 상위 비트측 참조 전압 신호선(7, 8)을 통해 비교 수단(4)으로 상위 비트측에 대한 참조 전압을 출력한다. 한편, 참조 전압 생성 수단(3)은, 아날로그 신호를 하위 비트측의 디지털 신호로 변환하는 경우에는, 스위치(SW1 내지 SW8)를 단락하고 오프 상태로 유지하여, 하위 비트측 참조 전압 신호선(9, 10)을 통해 비교 수단(4)으로 상위 비트측에 대한 참조 전압을 출력한다.

비교 수단(4)은, 아날로그 신호의 전압과 상위 비트측의 참조 전압을 비교하는 상위 비트측 비교 수단(11)과, 아날로그 신호의 전압과 하위 비트측의 참조 전압을 비교하는 하위 비트측 비교 수단(12)을 구비하고 있다. 상위 비트측 비교 수단(11) 및 하위 비트측 비교 수단(12)은, 같은 구성이기 때문에, 상위 비트측 비교 수단(11)에 관해 설명하고 하위 비트측 비교 수단(12)의 설명은 생략한다.

상위 비트측 비교 수단(11)은, 아날로그 신호의 전압과 참조 전압과의 차를 증폭하는 증폭 수단(13)과, 증폭 수단(13)의 출력을 비교·유지하는 비교 유지 수단(14)을 구비한다.

증폭 수단(13)은, 2개의 차동 증폭기(15, 16)를 직접 접속한 2단 증폭기(17)를 2개 구비한다. 2개의 2단 증폭기(17)의 한쪽은, 상위 비트측 참조 전압 신호선(7)을 통하여 입력된 참조 전압과 아날로그 신호의 차를 증폭하고, 증폭된 신호를 비교 유지 수단(14)의 하나에 출력한다. 한편, 2개의 2단 증폭기(17)의 나머지 한쪽은, 상위 비트측 참조 전압 신호선(8)을 통하여 입력된 참조 전압과 아날로그 신호의 차를 증폭하고, 증폭된 신호를 비교 유지 수단(14)의 다른 하나에 출력한다.

증폭 수단(13)은, 2개의 2단 증폭기(17)에서 사용되는 차동 증폭기(15)에 의해 출력되는 신호를 증폭하는 보간 증폭기(18)를 갖고 있다.

또한, 2단 증폭기(17) 대신에 n개의 차동 증폭기를 직접 접속한 n단 증폭기(n은 3 이상의 정수)를 이용하여도 좋다.

2단 증폭기(17)는, 도 2 및 도 3에 도시하는 바와 같이, 전단에 마련된 고정 이득의 전단의 차동 증폭기(15)와, 후단에 마련되며 상기 전단의 차동 증폭기(15)와 직렬 접속되는 가변 이득의 후단의 차동 증폭기(16)를 구비한다.

전단의 차동 증폭기(15)의 비반전 입력 단자(19)에는 홀드 신호선(6)이 접속된다. 전단의 차동 증폭기(15)의 반전 입력 단자(20)에는 스위치(SW9)를 통하여 상위 비트측 참조 전압 신호선(7 또는 8)이 접속된다. 홀드 신호선(6) 및 상위 비트측 참조 전압 신호선(7 또는 8)은, 스위치(SW10)에 의해 접속되어 있다. 도 2 및 도 3에 도시하는 바와 같이, 스위치(SW9, SW10)는, 도시하지 않은 클록 생성 회로로부터 입력된 클록 신호(CLK)에 의거하여 상보적으로 단락·개방이 전환된다. 즉, 스위치(SW9)가 개방 상태로 유지되면, 스위치(SW10)는 닫힌 상태로 유지되고, 스위치(SW9)가 닫힌 상태로 유지되면, 스위치(SW10)는 개방 상태로 유지된다.

후단의 차동 증폭기(16)는, 증폭부(21)와, 전환 스위치(22)를 갖는 부하 회로(23)를 구비한다. 전환 스위치(22)는 온 또는 오프 동작하여 부하 회로(23)의 임피던스를 변경한다. 후단의 차동 증폭기(16)에 포함된 부하 회로(23)의 임피던스를 변경함으로써, 후단의 차동 증폭기(16)의 이득이 증감될 수 있다.

2단 증폭기(17)는, 상술한 바와 같이 전환 스위치(22)를 이용하여 후단의 차동 증폭기(16)의 이득을 증감시킴에 의해 전단의 차동 증폭기(15)의 오프셋 전압이 겉보기상으로 감소되도록 하는 오프셋 감소 기능을 갖고 있다.

이하에, 2단 증폭기(17)의 구체적인 구조에 관해, 도 4를 이용하여 설명한다.

도면에 도시된 바와 같이, 전단의 차동 증폭기(15)는, 한 쌍의 제 1 도전형 트랜지스터(T11, T12)를 갖고 있다. 본 실시 형태에서는, 제 1 도전형을 N채널형, 제 2 도전형을 P채널형으로 하지만, 제 1 도전형을 P채널형, 제 2 도전형을 N채널형으로 하여도 좋다.

트랜지스터(T11)의 게이트 전극은, 비반전 입력 단자(19)에 접속된다. 트랜지스터(T11)의 드레인 전극은, 전류원(I1)을 통하여 제 1 전원 단자(Vcc)에 접속된다. 한편, 트랜지스터(T11)의 소스 전극은, 전류원(I3)을 통하여 제 2 전원 단자(그라운드, GND)에 접속된다.

트랜지스터(T12)의 게이트 전극은 반전 입력 단자(20)에 접속되고, 드레인 전극은 전류원(I2)을 통하여 Vcc에 접속되고, 소스 전극은 전류원(I3)을 통하여 그라운드에 접속된다.

전단의 차동 증폭기(15)는, 한쌍의 P채널형의 트랜지스터(T21, T22)와 전단의 차동 증폭기(15)에 의해 출력되는 신호를 제한하기 위한 증폭 제한부(24)를 구비하고 있다.

트랜지스터(T21)의 소스 전극은, 트랜지스터(T11)의 드레인 전극에 접속된다. 트랜지스터(T21)의 게이트 전극에는, 소정의 바이어스 전압(Vb1)이 인가되고, 전단의 차동 증폭기(15)의 정상(normal-phase) 출력 신호가 트랜지스터(T21)의 드레인 전극으로부터 후단의 차동 증폭기(16)에 출력된다.

마찬가지로, 트랜지스터(T22)의 소스 전극은, 트랜지스터(T12)의 드레인 전극에 접속되고, 게이트 전극에는, 소정의 바이어스 전압(Vb1)이 인가되고, 전단의 차동 증폭기(15)의 역상 출력 신호가 드레인 전극으로부터 후단의 차동 증폭기(16)에 출력된다.

증폭 제한부(24)는, 일단이 트랜지스터(T21)의 드레인 전극에 접속된 부하 저항(R21)과, 일단이 트랜지스터(T22)의 드레인 전극에 접속된 부하 저항(R22)과, 일단이 부하 저항(R21, R22)의 타단에 접속되고, 타단이 그라운드에 접속된 저항(R30)을 갖는다. 부하 저항(R21, R22)은, 전단의 차동 증폭기(15)에 의해 출력된 신호의 진폭을 제한한다. 전단의 차동 증폭기(15)에 의해 출력된 신호는 정상 출력 신호 및 역상 출력 신호이다. 저항(R30)은, 후단의 차동 증폭기(16)에 제공되는 신호의 DC 동작점, 즉, 전단의 차동 증폭기(15)에 의해 출력된 신호의 DC 동작점을 적절한 전압으로 조정하기 위해 사용되는 저항이다.

도 4를 이용하여 후단의 차동 증폭기(16)를 설명한다.

후단의 차동 증폭기(16)는, 전단의 차동 증폭기(15)에 의해 출력된 정상 신호(normal-phase signal)인 정상 입력 신호를 수신하기 위한 정상 입력 단자(27)를 구비한다. 또한, 후단의 차동 증폭기(16)는, 전단의 차동 증폭기(15)에 의해 출력된 역상 신호(reverse-phase signal)인 역상 입력 신호를 수신하기 위한 역상 입력 단자(28)를 구비한다. 또한, 후단의 차동 증폭기(16)는 정상 출력 단자(26) 및 역상 출력 단자(25)를 구비한다. 정상 출력 단자(26)는 역상 입력 단자(28)에 의해 수신된 역상 입력 신호의 증폭 결과로 얻어진 정상 출력 신호를 출력하기 위해 사용된다. 한편, 역상 출력 단자(25)는 정상 입력 단자(27)에 의해 수신된 정상 입력 신호의 증폭 결과로 얻어진 역상 출력 신호를 출력하기 위해 사용된다. 또한, 후단의 차동 증폭기(16)는, 차동의 입력 신호를 증폭하여 출력 신호를 생성하는 증폭부(21)와, 증폭부(21)와 그라운드의 사이에 접속되고 P채널형의 트랜지스터(T34, T35)를 갖는 부하 회로(23)와, 부하 회로(23)가 갖는 전환 스위치(22)를 통해 흐르는 오프 리크 전류를 저감하는 리크 캔슬 전류를 생성하는 리크 캔슬 스위치(30)를 구비한다.

증폭부(21)는, 3개의 N형 트랜지스터(T31 내지 T33)를 갖는다.

트랜지스터(T31)는, 드레인 전극이 제 1 전원 단자(Vcc)에 접속되고, 게이트 전극에 소정의 바이어스 전압이 인가된다. 트랜지스터(T31)는 전류원으로서 동작한다.

트랜지스터(T32)의 게이트 전극에는 정상 입력 단자(27)가 접속되어 있고 정상 입력 신호가 입력된다. 트랜지스터(T32)의 드레인 전극은 트랜지스터(T31)의 소스 전극에 접속되고, 소스 전극은 역상 출력 단자(25)에 접속되어 있다. 트랜지스터(T32)는, 게이트 전극으로부터 입력된 정상 입력 신호를 증폭하여 역상 출력 신호를 생성하고, 소스 전극으로부터 역상 출력 단자(25)로 역상 출력 신호를 출력하는 제 1의 증폭부로서 동작한다.

마찬가지로, 트랜지스터(T33)의 게이트 전극에는 역상 입력 단자(28)가 접속되어 있고 역상 입력 신호가 입력된다. 트랜지스터(T33)의 드레인 전극은 트랜지스터(T31)의 소스 전극에 접속되고, 소스 전극은 정상 출력 단자(26)에 접속된다. 한편, 트랜지스터(T33)의 소스 전극은 정상 출력 단자(26)에 접속된다. 트랜지스터(T33)는 게이트 전극으로부터 입력된 역상 입력 신호를 증폭하여 정상 출력 신호를 생성하고, 소스 전극으로부터 정상 출력 단자(26)로 정상 출력 신호를 출력하는 제 2의 증폭부로서 동작한다.

또한, 트랜지스터(T32)의 게이트 전극과 트랜지스터(T21)의 드레인 전극의 사이에 커패시터를 접속하여 용량 컷트 동작을 위해 사용되는 커패시터로서 기능시킬 수도 있다. 마찬가지로, 트랜지스터(T33)의 게이트 전극과 트랜지스터(T22)의 드레인 전극의 사이에 커패시터를 접속하여 용량 컷트 동작을 위해 사용되는 커패시터로서 기능시킬 수도 있다. 이 경우, 트랜지스터(T32, T33)의 게이트 전극에 소정의 DC 동작점이 될 전압이 제공된다.

부하 회로(23)는, P채널형의 트랜지스터(T34, T35)와, 용량 소자(C1, C2)와, 전환 스위치(22)로서 동작하는 P채널형의 트랜지스터(T36, T37)를 갖는다.

트랜지스터(T34)는, 트랜지스터(T32)와 그라운드의 사이에 접속된다. 트랜지스터(T34)의 드레인 전극은, 트랜지스터(T32)의 소스 전극에 접속된다. 트랜지스터(T34)의 게이트 전극은, 트랜지스터(T36)를 통하여 트랜지스터(T34)의 드레인 전극에 접속되고, 또한 용량 소자(C1)를 통하여 정상 출력 단자(26)에 접속된다.

용량 소자(C1)는, 일단이 트랜지스터(T34)의 게이트 전극에 접속하고, 타단이 정상 출력 단자(26)에 접속하고 있다.

전환 스위치(22)의 일부로서 동작하는 트랜지스터(T36) 한 전극은 트랜지스터(T34)의 드레인 전극에 접속되고, 트랜지스터(T36)의 다른 전극은 트랜지스터(T34)의 게이트 전극에 접속된다. 트랜지스터(T36)의 게이트 전극에 제공되는 제어 신호에 따라, 트랜지스터(T36)는, 트랜지스터(T34)의 게이트 전극과 드레인 전극의 사이를 단락·개방한다.

마찬가지로, 트랜지스터(T35)는 트랜지스터(T33)와 그라운드의 사이에 접속된다. 트랜지스터(T35)의 드레인 전극은, 트랜지스터(T33)의 소스 전극에 접속된다. 트랜지스터(T35)의 게이트 전극은, 트랜지스터(T37)를 통하여 트랜지스터(T35)의 드레인 전극에 접속되고, 또한 용량 소자(C2)를 통하여 역상 출력 단자(25)에 접속된다.

용량 소자(C2)는, 일단이 트랜지스터(T35)의 게이트 전극에 접속하고, 타단이 역상 출력 단자(25)에 접속하고 있다.

전환 스위치(22)의 일부로서 동작하는 트랜지스터(T37)의 한 전극은, 트랜지스터(T35)의 드레인 전극에 접속되고, 트랜지스터(T37)의 다른 전극은 트랜지스터(T35)의 게이트 전극에 접속된다. 트랜지스터(T37)의 게이트 전극에 제공되는 제어 신호에 따라, 트랜지스터(T37)는, 트랜지스터(T35)의 게이트 전극과 드레인 전극의 사이를 단락·개방한다.

트랜지스터(T36)가 단락하고 온 상태를 유지하여 트랜지스터(T34)의 게이트 전극과 드레인 전극이 접속되면, 트랜지스터(T34)는 다이오드 접속 상태에 놓여져서 증폭부(21)에 포함된 부하 회로로서 동작한다. 마찬가지로, 트랜지스터(T37)가 단락하고 온 상태를 유지하여 트랜지스터(T35)의 게이트 전극과 드레인 전극이 접속되면, 트랜지스터(T35)는 다이오드 접속 상태에 놓여져서 증폭부(21)에 포함된 부하 회로로서 동작한다. 이에 의해, 후단의 차동 증폭기(16)의 출력 임피던스가 저하되고, 후단의 차동 증폭기(16)의 이득도 감소한다.

한편, 트랜지스터(T36)가 개방되고 오프 상태를 유지하여 트랜지스터(T34)의 게이트 전극과 드레인 전극이 개방되면, 트랜지스터(T34)의 게이트 전극에는 정상 출력 단자로부터 용량 소자(C1)를 통하여 정상 출력 신호가 입력된다. 마찬가지로, 트랜지스터(T37)가 개방하여 오프 상태를 유지하여 트랜지스터(T35)의 게이트 전극과 드레인 전극이 개방되면, 트랜지스터(T35)의 게이트 전극에는 역상 출력 단자로부터 용량 소자(C2)를 통하여 역상 출력 신호가 입력된다. 이에 의해, 정귀환 동작에서 정상 출력 신호가 트랜지스터(T34)의 게이트 전극으로 피드백되고, 정귀환 동작에서 역상 출력 신호가 트랜지스터(T35)의 게이트 전극으로 피드백된다. 결과적으로, 후단의 차동 증폭기(16)의 이득이 증가된다.

상술한 바와 같이, 전환 스위치(22)의 일부로서 P채널형의 트랜지스터(T36)를 이용하고 있지만, P채널형의 트랜지스터(T36) 대신, 트랜지스터(T34)의 드레인 전극과 게이트 전극 사이의 접속을 용량 소자(C1)를 통해 정상 출력 단자(26)와 트랜지스터(T34)의 게이트 전극 사이의 접속으로 전환 또는 그 역으로 전환하기 위해 N채널형 트랜지스터 또는 MOS 스위치가 사용될 수도 있다.

마찬가지로, 전환 스위치(22)의 일부로서 P채널형의 트랜지스터(T37)를 이용하고 있지만, P채널형의 트랜지스터(T37) 대신, 트랜지스터(T35)의 드레인 전극과 게이트 전극 사이의 접속을 용량 소자(C2)를 통해 역상 출력 단자(25)와 트랜지스터(T35)의 게이트 전극 사이의 접속으로 전환 또는 그 역으로 전환하기 위해 N채널형 트랜지스터 또는 MOS 스위치가 사용될 수도 있다.

리크 캔슬 스위치(30)는, P채널형의 트랜지스터(T38, T39)를 갖고 있다.

트랜지스터(T38)는, 소스 전극이 용량 소자(C1)의 일단에 접속되고, 드레인 전극이 용량 소자(C1)의 타단에 접속되어 있다. 트랜지스터(T38)의 게이트 전극은 그라운드에 접속되어, 트랜지스터(T38)는 항상 개방되어 오프 상태를 유지한다. 트랜지스터(T38)는, 전환 스위치(22)의 일부로서 동작하는 트랜지스터(T36)와 같은 정도거나 또는 그 이상으로 오프 리크 전류가 흐르기 쉽게 되어 있다. 이것은, 통상적으로, 트랜지스터(T38)의 게이트 길이가 트랜지스터(T36)의 것보다 짧게 만들어지고, 트랜지스터(T38)의 게이트 폭이 트랜지스터(T36)의 것보다 더 크게 만들어지기 때문이다. 즉, 트랜지스터(T38)의 게이트 길이를 트랜지스터(T36)의 것보다 더 짧게 하고 트랜지스터(T38)의 게이트 폭을 트랜지스터(T36)의 것보다 더 넓게 함으로써, 트랜지스터(T38)를 통해 흐르는 오프 리크 전류가 트랜지스터(T36)를 통해 흐르는 오프 리크 전류보다 더 커질 수 있게 된다.

마찬가지로, 트랜지스터(T39)는, 소스 전극이 용량 소자(C2)의 일단에 접속되고, 드레인 전극이 용량 소자(C2)의 타단에 접속되어 있다. 트랜지스터(T39)의 게이트 전극은 그라운드에 접속되어 있고, 트랜지스터(T39)는 항상 개방되어 오프 상태를 유지한다. 트랜지스터(T39)는, 전환 스위치(22)의 일부로서 동작하는 트랜지스터(T37)와 같은 정도거나 또는 그 이상으로 오프 리크 전류가 흐르기 쉽게 되어 있다. 이것은, 통상적으로, 트랜지스터(T39)의 게이트 길이가 트랜지스터(T37)의 것보다 짧게 만들어지고, 트랜지스터(T39)의 게이트 폭이 트랜지스터(T37)의 것보다 더 크게 만들어지기 때문이다. 즉, 트랜지스터(T39)의 게이트 길이를 트랜지스터(T37)의 것보다 더 짧게 하고 트랜지스터(T39)의 게이트 폭을 트랜지스터(T37)의 것보다 더 넓게 함으로써, 트랜지스터(T39)를 통해 흐르는 오프 리크 전류가 트랜지스터(T37)를 통해 흐르는 오프 리크 전류보다 더 커질 수 있게 된다.

다음에, 도 5를 이용하여, 본 실시 형태에 관한 아날로그/디지털 변환기(1)의 동작을 설명한다. 도 5는, 위로부터 차례로 클록(CLK) 신호, 샘플 홀드 수단(2), 상위 비트측의 2단 증폭기(17), 상위 비트측의 비교 유지 수단(14), 하위 비트측의 2단 증폭기(17), 하위 비트측의 비교 유지 수단(14)의 동작 타이밍을 도시하는 타이밍 차트이다.

또한, 상위 비트측의 2단 증폭기(17), 상위 비트측의 비교 유지 수단(14)은, 각각 상위 비트측 비교 수단(11)이 갖는 2단 증폭기(17), 비교 유지 수단(14)을 가리킨다. 한편, 하위 비트측의 2단 증폭기(17), 하위 비트측의 비교 유지 수단(14)은, 각각 하위 비트측 비교 수단(12)이 갖는 2단 증폭기(17), 비교 유지 수단(14)을 가리킨다.

샘플 홀드 수단(2)은, 클록 신호의 상승에 동기하여 소정 기간(T)의 동안 아날로그 신호를 트랙(샘플)한다. 그 후, 샘플 홀드 수단(2)은, 다음의 클록 신호의 상승까지의 소정 기간(H)의 동안 아날로그 신호를 홀드한다. 도 5의 예에서는, 우선 1클록째에 아날로그 신호의 입력 전압(Vn1)을 트랙·홀드하고, 다음의 2클록째에 아날로그 신호의 입력 전압(V2)을 트랙·홀드한다.

상위 비트측의 2단 증폭기(17)는, 클록 신호의 상승부터 소정 시간(t1) 경과 후, 클록 신호의 하강까지의 기간(Amp) 동안, 비교 모드에서 동작한다. 상위 비트측의 2단 증폭기(17)는, 비교 모드에서 동작하는 경우, 샘플 홀드 수단(2)에서 홀드하고 있는 아날로그 신호의 전압과 참조 전압의 전압차를 증폭한다.

상위 비트측의 2단 증폭기(17)는, 클록 신호의 하강부터, 클록 신호의 다음 번 상승부터 소정 시간(t1) 경과 후까지의 기간(Areset) 동안, 리셋 모드에서 동작한다. 상위 비트측의 2단 증폭기(17)의 동작의 상세에 관해서는 후술한다.

상위 비트측의 비교 유지 수단(14)은, 클록 신호의 상승에 동기하여 리셋되고, 하강에 동기하여 2단 증폭기(17)의 출력을 유지한다. 즉 상위 비트측의 비교 유지 수단(14)은, 클록 신호가 하이 레벨인 기간에 리셋되고, 로우 레벨인 기간에 2단 증폭기(17)의 출력을 유지하고 있다.

도 1의 논리 처리 수단(5)은, 상위 비트측의 비교 유지 수단(14)이 유지하고 있는 2단 증폭기(17)의 출력을 논리 처리하고, 상위 비트측의 디지털 신호를 생성한다. 참조 전압 생성 수단(3)은, 하위 비트측의 참조 전압을 생성한다.

도 5로 되돌아온다.

하위 비트측의 2단 증폭기(17)는, 클록 신호의 하강부터 소정 시간(t1) 경과후, 클록 신호의 다음 번 상승까지의 기간(Amp) 동안, 비교 모드에서 동작한다. 하위 비트측의 2단 증폭기(17)는, 비교 모드에서 동작하는 경우, 샘플 홀드 수단(2)에서 홀드하고 있는 아날로그 신호의 전압과 참조 전압과의 전압차를 증폭한다. 하위 비트측의 2단 증폭기(17)는, 클록 신호의 상승부터, 클록 신호의 다음 번 하강부터 소정 시간(t1) 경과 후까지의 기간(Areset) 동안, 리셋 모드에서 동작한다. 2단 증폭기(17)의 동작의 상세에 관해서는 후술한다.

하위 비트측의 비교 유지 수단(14)은, 클록 신호의 하강에 동기하여 리셋되고, 상승에 동기하여 2단 증폭기(17)의 출력을 유지한다. 즉 하위 비트측의 비교 유지 수단(14)은, 클록 신호가 로우 레벨인 기간에 리셋되고, 하이 레벨인 기간, 2단 증폭기(17)의 출력을 유지하고 있다.

도 1의 논리 처리 수단(5)은, 하위 비트측의 비교 유지 수단(14)이 유지하고 있는 2단 증폭기(17)의 출력을 논리 처리하고, 하위 비트측의 디지털 신호를 생성한다.

도 5로 되돌아온다.

논리 수단(5)은, 생성한 상위 비트측 및 하위 비트측의 디지털 신호를 출력한다. 따라서, 도 5에 도시하는 바와 같이, 아날로그 신호에 대해 생성된 디지털 신호는, 대응하는 아날로그 신호가 샘플 홀드 수단(2)에 의해 트랙된 후에 1 클록 후에 출력된다.

다음에, 상위 비트측의 2단 증폭기(17)의 동작에 관해 설명한다. 또한, 하위 비트측의 2단 증폭기(17)의 동작은, 도 5에 도시하는 바와 같이 타이밍이 다르지만, 그 이외의 동작은 상위 비트측의 2단 증폭기(17)와 같기 때문에 설명을 생략한다.

2단 증폭기(17)의 스위치(SW9) 및 스위치(SW10)는, 클록 생성 회로에 의해 생성되는 클록(CLK) 신호에 의해 단락(온)·개방(오프)이 상보적으로 전환된다. 즉, 스위치(SW9)가 닫히면 스위치(SW10)가 개방되고, 스위치(SW9)가 개방되면 스위치(SW10)가 닫힌다.

클록 신호의 하강 후, 다음 번 상승부터 소정 기간(t1)이 경과하기까지의 동안, 도 2에 도시하는 바와 같이 스위치(SW9)가 오프 하고, 스위치(SW10)가 온 한다. 이에 의해, 전단의 차동 증폭기(15)의 비반전 입력 단자(19) 및 반전 입력 단자(20)가 연결되고, 양 단자에 아날로그 신호의 전압이 인가된다. 스위치(SW9)가 오프 하고 스위치(SW10)가 온 하고 있는 경우, 2단 증폭기(17)는 리셋 모드에서 동작하고 있다.

클록 신호의 상승부터 소정 시간(t1)만큼 경과 후 클록 신호의 다음 번 하강까지의 동안, 도 3에 도시하는 바와 같이 스위치(SW9)가 온 하고, 스위치(SW10)가 오프 한다. 이에 의해, 전단의 차동 증폭기(15)의 비반전 입력 단자(19)에는 아날로그 신호의 전압이 인가되고, 반전 입력 단자(20)에는 참조 전압이 인가된다. 스위치(SW9)가 온 하고 스위치(SW10)가 오프 하고 있는 경우, 2단 증폭기(17)는 비교 모드에서 동작하고 있다.

전환 스위치(22)는, 클록 신호에 응하여 단락(온)·개방(오프)이 전환된다. 구체적으로는, 클록 신호의 하강 후, 다음 번 상승부터 소정 기간(t1)이 경과하기 까지의 동안, 전환 스위치(22)는 온이 되고, 2단 증폭기(17)가 리셋 모드에서 동작한다. 한편, 클록 신호의 상승부터 소정 시간(t1)만큼 경과 후 클록 신호의 다음 번 하강까지의 동안, 전환 스위치(22)는 오프가 되고, 2단 증폭기(17)는 비교 모드에서 동작한다.

2단 증폭기(17)가 리셋 모드에서 동작하는 경우, 도 4에 도시하는 전환 스위치(22)가 온이 되고, 후단의 차동 증폭기(16)의 부하 회로(23)가 다이오드 접속의 부하 회로가 된다. 이에 의해, 리셋 모드시의 후단의 차동 증폭기(16)의 이득이 저감한다.

2단 증폭기(17)가 비교 모드에서 동작하는 경우, 도 4에 도시하는 전환 스위치(22)가 오프가 되고, 후단의 차동 증폭기(16)의 부하 회로(23)가 전류원 부하 회로가 된다. 또한, 전환 스위치(22)가 오프로 됨으로써, 트랜지스터(T34)의 게이트 전극과 정상 출력 단자(26)가 용량 소자(C1)를 통하여 접속되고, 트랜지스터(T35)의 게이트 전극과 역상 출력 단자(25)가 용량 소자(C2)를 통하여 접속된다. 이에 의해, 트랜지스터(T34)의 게이트 전극에 정상 출력 신호가 정귀환되고, 트랜지스터(T35)의 게이트 전극에 역상 출력 신호가 정귀환된다. 결과적으로, 후단의 차동 증폭기(16)의 이득이 더욱 증가한다.

상기 설명에서 알 수 있는 바와 같이, 차동 증폭기(16)의 이득을 리셋 모드시보다도 비교 모드시의 쪽이 커지도록 하고 있다. 이에 의해, 2단 증폭기(17)는, 전단의 차동 증폭기(15)의 오프셋 전압을 겉보기상으로 감소하도록 하고 있다.

이하, 전단의 차동 증폭기(15)의 오프셋 전압을 겉보기상으로 감소하는 점에 관해 설명한다. 차동 증폭기(15)의 오프셋 전압을 Vos, 리셋 모드시의 2단 증폭기(17)의 이득을 Gr, 비교 모드시의 2단 증폭기(17)의 이득을 Gc(Gr>Gc), 비교 모드시의 입력 전압을 Vin라고 하면, 리셋 모드시의 출력 전압(Vout)은,

Vout=Gr·Vos

가 된다. 비교 모드시의 출력 전압(Vout)은,

Vout=Gc·Vin

로 되기 때문에,

Gr·Vos=Gc·Vin

가 되고,

Vin=Vos·Gr/Gc

가 된다.

이와 같이, 모드에 의해 차동 증폭기(16)의 이득을 증감하는 2단 증폭기(17)에서는, 오프셋 전압이 Gr/Gc배(Gr>Gc)로 감소되어 있고, 입력 환산 오프셋을 Vos·Gr/Gc로 나타낼 수 있게 된다.

특히, 본 실시 형태에 관한 차동 증폭기(16)가 비교 모드에서 동작할 때, 용량 소자(C1)를 통하여 트랜지스터(T34)의 게이트 전극과 정상 출력 단자(26)를 접속하고, 용량 소자(C2)를 통하여 트랜지스터(T35)의 게이트 전극과 역상 출력 단자(25)를 접속함으로써, 정귀환을 실현하고 있다. 그 때문에, 단지 부하 회로(23)를 전류원 부하로 하는 경우와 비교하여 이득(A1)을 증가시킬 수 있다. 이에 의해, 2단 증폭기(17)는, 전환 스위치(22)를 오프로 하고, 부하 회로(23)를 단지 전류원 부하로 한 경우에 비하여 이득 증가분(A1)만큼 더욱 오프셋 전압을 감소할 수 있다.

그러나, 비교 모드시에 후단의 차동 증폭기(16)의 부하 회로(23)를 정귀환으로 함으로써, 전환 스위치(22)의 오프 리크 전류의 영향에 의해, 후단의 차동 증폭기(16)의 이득이 감소하여 버리는 경우가 있다. 이하, 도 6의 A 내지 D를 이용하여 전환 스위치(22)의 오프 리크 전류의 영향에 관해 설명한다. 도 6의 A 내지 D는, 되어 있다.

도 6의 A에 도시하는 바와 같이, 비교 모드시에는, 전환 스위치(22)는 오프로 되어 있다. 구체적으로는 전환 스위치(22)로서 동작하는 트랜지스터(T36, T37)의 게이트 전극에 전압이 인가되지 않아, 각 트랜지스터(T36, T37)가 오프로 되어 있다.

정상 입력 단자(27)에 정상 입력 신호가 인가되고, 정상 입력 단자(27)의 전위가 상승하면, 역상 출력 신호가 부하 회로(23)에 정귀환되고, 용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위가 상승한다. 이에 의해, 증폭부(21)의 트랜지스터(T32)와, 부하 회로(23)의 트랜지스터(T34) 사이의 전위가 하강한다.

마찬가지로, 역상 입력 단자(28)에 역상 입력 신호가 인가되고, 역상 입력 단자(28)의 전위가 하강하면, 정상 출력 신호가 부하 회로(23)에 정귀환되고, 용량 소자(C2)와 트랜지스터(T35)의 게이트 전극 사이의 전위가 하강한다. 이에 의해, 증폭부(21)의 트랜지스터(T33)와, 부하 회로(23)의 트랜지스터(T35) 사이의 전위가 상승한다.

도 6의 B에 도시하는 바와 같이, 비교 모드 시작부터 시간이 경과할수록 정귀환에 의한 이득 증가에 의해, 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T34) 사이의 전위의 하강량이 증가한다. 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T34) 사이의 전위의 하강량이 증가하면, 전환 스위치(22)인 트랜지스터(T36)의 드레인 전극과 소스 전극 사이의 전위차가 커지고, 오프 리크 전류가 발생하여 버린다.

마찬가지로, 비교 모드 시작부터 시간이 경과할수록 정귀환에 의한 이득 증가에 의해, 증폭부(21)의 트랜지스터(T33)와 부하 회로(23)의 트랜지스터(T35) 사이의 전위의 상승량이 증가한다. 증폭부(21)의 트랜지스터(T33)와 부하 회로(23)의 트랜지스터(T35) 사이의 전위의 상승량이 증가하면, 전환 스위치(22)인 트랜지스터(T37)의 드레인 전극과 소스 전극 사이의 전위차가 커지고, 오프 리크 전류가 발생하여 버린다.

도 6의 B에 도시하는 바와 같이, 오프 리크 전류는, 트랜지스터(T36)의 용량 소자(C1)와 접속하고 있는 타단측부터, 트랜지스터(T34)의 드레인 전극과 접속하고 있는 일단측으로 흐른다. 또한, 오프 리크 전류는, 트랜지스터(T37)의, 트랜지스터(T35)의 드레인 전극과 접속하고 있는 일단측으로부터, 용량 소자(C2)와 접속하고 있는 타단측으로 흐른다.

이에 의해, 도 6의 C에 도시하는 바와 같이, 용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위가 하강하고, 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T34) 사이의 전위가 상승한다. 또한, 용량 소자(C2)와 트랜지스터(T35)의 게이트 전극 사이의 전위가 상승하고, 증폭부(21)의 트랜지스터(T33)와 부하 회로(23)의 트랜지스터(T35) 사이의 전위가 하강한다. 이에 의해, 후단의 차동 증폭기(16)의 이득이 반전하여 버린다.

도 6의 D에 도시하는 바와 같이, 차동 증폭기(16)는, 부하 회로(23)에 출력 신호를 정귀환하고 있기 때문에, 이득이 반전한 채로 시간이 경과할수록 정귀환에 의해 이득이 더욱 감소한다. 이에 의해, 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T34) 사이의 전위의 상승량이 증가하고, 전환 스위치(22)인 트랜지스터(T36)의 드레인 전극과 소스 전극 사이의 전위차가 커지고, 오프 리크 전류가 발생하여 버린다. 이 오프 리크 전류는, 트랜지스터(T34)의 드레인 전극과 접속하고 있는 트랜지스터(T36)의 일단측으로부터, 용량 소자(C1)와 접속하고 있는 트랜지스터(T36)의 타단측으로 흐른다.

마찬가지로, 증폭부(21)의 트랜지스터(T33)와 부하 회로(23)의 트랜지스터(T35) 사이의 전위의 하강량이 증가하고, 전환 스위치(22)인 트랜지스터(T37)의 드레인 전극과 소스 전극 사이의 전위차가 커지고, 오프 리크 전류가 발생하여 버린다. 이 오프 리크 전류는, 용량 소자(C2)와 접속하고 있는 트랜지스터(T37)의 타단측으로부터, 트랜지스터(T33)의 드레인 전극과 접속하고 있는 트랜지스터(T37)의 일단측으로 흐른다.

도 6의 D에 도시하는 오프 리크 전류의 영향으로 용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위가 상승하고, 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T34) 사이의 전위가 하강한다. 또한, 용량 소자(C2)와 트랜지스터(T35)의 게이트 전극 사이의 전위가 하강하고, 증폭부(21)의 트랜지스터(T33)와 부하 회로(23)의 트랜지스터(T35) 사이의 전위가 상승한다. 이에 의해, 이득이 반전하고, 도 6의 A에 도시하는 상태로 된다.

이와 같이, 전환 스위치(22)에 오프 리크 전류가 흐르면, 전환 스위치(22)의 양단의 전위가 상승 또는 하강을 반복하고, 차동 증폭기(16)의 이득이 반전을 반복하여 버린다.

제조 프로세스에 의해 전환 스위치(22)에 오프 리크 전류가 흐르기 쉬운 회로인 경우, 이 영향이 현저하게 나타나고, 리셋 모드시에 비하여 비교 모드시의 차동 증폭기(16)의 이득이 불안정하게 되어 버린다.

오프 리크 전류에 의한 이득의 반전은, 오프 리크 전류가 흐르기 쉬운 회로뿐만 아니라, 예를 들면 1MHz의 클록 신호를 이용한 경우와 같이, 클록 신호의 주파수가 낮은 경우에도 발생한다. 클록 신호의 주파수가 낮은 경우, 비교 모드의 기간이 길어지기 때문에, 정귀환에 의해 증폭부(21)와 부하 회로(23) 사이의 전위가 커지고 오프 리크 전류가 커지기 쉽기 때문이다.

그래서, 본 실시 형태에 관한 차동 증폭기(16)는, 오프 리크 전류의 영향을 저감하기 위해, 리크 캔슬 스위치(30)를 구비한다. 리크 캔슬 스위치(30)는, 리크 전류와 반대 방향으로, 즉 정귀환을 유지하는 방향으로 리크 캔슬 전류를 흘린다. 이에 의해, 차동 증폭기(16)는, 리크 전류에 의한 이득의 반전을 억제하고, 동작이 불안정하게 되는 것을 억제하고 있다.

도 7에 도시하는 바와 같이, 리크 캔슬 스위치(30)는, 드레인 전극이 정상 출력 단자(26)에, 소스 전극이 트랜지스터(T35)의 게이트 전극에 접속된 트랜지스터(T38)와, 드레인 전극이 역상 출력 단자(25)에, 소스 전극이 트랜지스터(T34)의 게이트 전극에 접속된 트랜지스터(T39)를 구비하고 있다. 트랜지스터(T38, T39)의 게이트 전극은, 모두 그라운드에 접지되어 있고, 리크 캔슬 스위치(30)는, 항상 오프 상태로 되어 있다.

이하, 리크 캔슬 스위치(30)의 비교 모드시의 동작을 설명한다. 비교 모드 시작 후, 시간이 경과할수록 도 6의 B에 도시하는 바와 같이 정귀환에 의해 이득이 증가하고, 증폭부(21)의 트랜지스터(T33)와 부하 회로(23)의 트랜지스터(T35)의 사이, 즉 정상 출력 단자의 전위가 상승한다. 용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위도 상승하지만, 상승량은 정상 출력 단자(26)의 쪽이 크다. 따라서, 도 7에 도시하는 바와 같이, 리크 캔슬 스위치(30)의 트랜지스터(T38)의 드레인 전극의 전위가 소스 전극보다 커지고, 드레인 전극으로부터 소스 전극에 트랜지스터(T38)의 오프 리크 전류가 흐른다.

상술한 바와 같이, 정귀환에 의한 이득 상승에 의해, 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T35) 사이의 전위가 하강한다. 이에 의해, 전환 스위치(22)의 트랜지스터(T36)에서, 용량 소자(C1)에 접속된 타단측으로부터 트랜지스터(T34)의 드레인 전극과 접속하고 있는 일단측으로 오프 리크 전류가 흐른다.

리크 캔슬 스위치(30)가 없는 경우는, 도 6의 C와 같이 용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위가 하강한다. 한편, 도 7에 도시하는 바와 같이, 본 실시 형태에 관한 차동 증폭기(16)에서는, 용량 소자(C1)에 접속된 트랜지스터(T36)의 타단에 리크 캔슬 스위치(30)의 트랜지스터(T38)로부터 오프 리크 전류가 유입한다. 이에 의해, 용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위의 하강이 억제되고, 차동 증폭기(16)의 이득이 반전하지 않는다. 이와 같이 트랜지스터(T38)의 오프 리크 전류는, 전환 스위치(22)의 오프 리크 전류의 영향을 캔슬하는 리크 캔슬 전류로서 작용한다.

마찬가지로, 증폭부(21)의 트랜지스터(T32)와 부하 회로(23)의 트랜지스터(T34)의 사이, 즉 역상 출력 단자(25)의 전위가 하강한다. 용량 소자(V2)와 트랜지스터(T35)의 게이트 전극 사이의 전위도 하강하지만, 하강량은 역상 출력 단자(25)의 쪽이 크다. 따라서, 도 7에 도시하는 바와 같이, 리크 캔슬 스위치(30)의 트랜지스터(T39)의 드레인 전극의 전위가 소스 전극보다 커지고, 소스 전극으로부터 드레인 전극으로 트랜지스터(T39)의 오프 리크 전류가 흐른다.

전환 스위치(22)의 트랜지스터(T37)에서, 트랜지스터(T35)의 드레인 전극과 접속하고 있는 일단측으로부터 용량 소자(C2)에 접속된 타단측으로 오프 리크 전류가 흐름과 함께, 리크 캔슬 스위치(30)의 트랜지스터(T38)로부터 용량 소자(C2)에 접속된 트랜지스터(T37)의 타단으로 트랜지스터(T38)의 오프 리크 전류가 유입한다. 이에 의해, 용량 소자(C2)와 트랜지스터(T35)의 게이트 전극 사이의 전위의 상승이 억제되고, 차동 증폭기(16)의 이득이 반전하지 않는다. 이와 같이 트랜지스터(T39)의 오프 리크 전류는, 전환 스위치(22)의 오프 리크 전류의 영향을 캔슬하는 리크 캔슬 전류로서 작용한다.

용량 소자(C1)와 트랜지스터(T34)의 게이트 전극 사이의 전위의 하강 또는 상승을 억제하기 위해서는, 리크 캔슬 스위치(30)의 트랜지스터(T38)에 흐르는 리크 캔슬 전류의 크기가, 전환 스위치(22)의 트랜지스터(T36)에 흐르는 오프 리크 전류와 같거나 그 이상이면 좋다. 마찬가지로, 용량 소자(C2)와 트랜지스터(T35)의 게이트 전극 사이의 전위의 상승 또는 하강을 억제하기 위해서는, 리크 캔슬 스위치(30)의 트랜지스터(T39)에 흐르는 리크 캔슬 전류의 크기가, 전환 스위치(22)의 트랜지스터(T37)에 흐르는 오프 리크 전류와 같거나 그 이상이면 좋다.

리크 캔슬 스위치(30)의 트랜지스터(T38)로 흐르는 리크 캔슬 전류의 크기를 전환 스위치(22)의 트랜지스터(T36)로 흐르는 오프 리크 전류의 크기 이상으로 하기 위해서는, 트랜지스터(T38)의 게이트 폭을 트랜지스터(T36)의 게이트 폭 이상으로 하고, 트랜지스터(T38)의 게이트 길이를 트랜지스터(T36)의 게이트 길이 이하로 하여 실현된다. 마찬가지로, 리크 캔슬 스위치(30)의 트랜지스터(T39)로 흐르는 리크 캔슬 전류의 크기를 전환 스위치(22)의 트랜지스터(T37)로 흐르는 오프 리크 전류의 크기 이상으로 하기 위해서는, 트랜지스터(T39)의 게이트 폭을 트랜지스터(T37)의 게이트 폭 이상으로 하고, 트랜지스터(T39)의 게이트 길이를 트랜지스터(T37)의 게이트 길이 이하로 하여 실현된다.

이와 같이, 비교 모드시에, 전환 스위치(22)의 오프 리크 전류와 같거나 또는 그 보다 큰 리크 캔슬 전류를, 정귀환을 유지하는 방향으로 흘림으로써, 리크가 발생하기 쉬운 제조 프로세스로 회로를 제조한 경우나 아날로그/디지털 변환기(1)를 저속으로 동작시킨 경우에도 차동 증폭기(16)의 이득의 발진을 억제할 수 있다. 이와 같이, 차동 증폭기(16)를 갖는 아날로그/디지털 변환기(1)는, 전환 스위치에 흐르는 리크 전류의 영향을 억제하고 이득의 발진을 억제할 수 있다.

또한, 상술한 아날로그/디지털 변환기(1)에서는, 2단 증폭기(17)의 후단의 차동 증폭기로서 도 5에 도시하는 차동 증폭기(16)를 이용하고 있지만, 이것으로 한정되지 않고 도 8 내지 도 12에 도시하는 차동 증폭기(16a 내지 16e)를 이용하여도 좋다. 또한, 도 8 내지 도 12에서는, 도 5에 도시하는 회로와 동일한 기능을 갖는 것에는 동일한 부호 붙이고 있다.

도 8에 도시하는 차동 증폭기(16a)는, 일단이 부하 회로(23)의 트랜지스터(T34)의 게이트 전극에 접속되고, 타단이 그라운드에 접지된 용량 소자(C3)와, 일단이 부하 회로(23)의 트랜지스터(T35)의 게이트 전극에 접속되고, 타단이 그라운드에 접지된 용량 소자(C4)를 구비하고 있다.

용량 소자(C3, C4)를 접속함으로써, 비교 모드시의 동작점을 보다 안정시킬 수 있다.

다음에, 도 9에 도시하는 후단의 차동 증폭기(16b)는, 트랜지스터(T34)에 종속(cascade) 접속된 트랜지스터(T40)와 트랜지스터(T35)에 종속 접속된 트랜지스터(T41)를 구비한다. 트랜지스터(T40, T41)에는 소정의 바이어스 전압이 인가된다.

도 10에 도시하는 후단의 차동 증폭기(16c)는, 트랜지스터(T32)에 종속 접속된 트랜지스터(T42)와 트랜지스터(T33)에 종속 접속된 트랜지스터(T43)를 구비한다. 트랜지스터(T42, T43)에는 소정의 바이어스 전압이 인가된다.

도 11에 도시하는 후단의 차동 증폭기(16d)는, 정상 출력 단자(26)와 용량 소자(C1)의 사이에 마련되고 정상 출력 신호를 증폭하여 용량 소자(C1)에 입력하는 증폭기(44)와, 역상 출력 단자(25)와 용량 소자(C2)의 사이에 마련되고 역상 출력 신호를 증폭하여 용량 소자(C2)에 입력하는 증폭기(45)를 갖는다. 또한, 증폭기(44, 45)를 대신하여 버퍼를 이용하여도 좋다. 또한, 도 11에서는, 리크 캔슬 스위치(30)의 트랜지스터(T38)의 일단을 증폭기(44)의 입력측과 접속하고 있지만, 증폭기(44)의 출력측에 접속하고, 트랜지스터(T38)와 용량 소자(C1)가 병렬 접속되도록 하여도 좋다. 마찬가지로 리크 캔슬 스위치(30)의 트랜지스터(T39)의 일단을 증폭기(45)의 출력측에 접속하고, 트랜지스터(T39)와 용량 소자(C2)가 병렬 접속되도록 하여도 좋다.

도 12에 도시하는 후단의 차동 증폭기(16e)는, 일단이 정상 입력 단자(27)에 접속되고, 타단이 부하 회로(23)의 트랜지스터(T34)의 게이트 전극에 접속된 용량 소자(C5)와, 일단이 역상 입력 단자(28)에 접속되고, 타단이 부하 회로(23)의 트랜지스터(T35)의 게이트 전극에 접속된 용량 소자(C6)를 구비한다.

용량 소자(C5, C6)의 효과를 설명한다.

차동 증폭기(16e)의 증폭부(21)의 트랜지스터(T32, T33)의 트랜스 컨덕턴스를 gm1, 부하 회로(23)의 트랜지스터(T34, T35)의 트랜스 컨덕턴스를 gm2, 부하 회로(23)의 부하 용량을 C, 비교 모드의 기간을 t라고 하면, 리셋 모드시의 이득(Gr)은,

Gr=gm1/gm2

로 표시된다.

한편, 비교 모드시의 이득은, 비교 모드의 기간이 짧은 동안에는,

Gc=(gm1+gm2)/C·t

로 나타낼 수 있기 때문에, 입력 환산 오프셋은,

Vin=Vos·C/(gm2+gm2/gm1)·t)

로 나타낼 수 있게 된다.

용량 소자(C5, C6)가 없는 회로에서는, 입력 환산 오프셋이

Vin=Vos·C/(gm2·t)

로 되기 때문에로, 용량 소자(C5, C6)를 마련함으로써, gm2·gm1의 분만큼 오프셋 감소의 효과가 증대하게 된다.

또한, 상술한 도 8 내지 도 12에 도시하는 차동 증폭기(16a 내지 e)의 몇가지의 조합하여 아날로그/디지털 변환기(1)의 차동 증폭기로서 이용하여도 좋다.

이상, 실시 형태 중 몇가지를 도면에 의거하여 상세히 설명하였지만, 이들은 예시이고, 상기 기재된 양태를 위시하여, 당업자의 지식에 의거하여, 여러가지의 변형, 개량을 시행한 다른 실시 형태로 실시를 할 수 있다.

본 발명은 2011년 3월 25일자로 일본특허청에 특허출원된 일본특허원 제2011-67226호를 우선권으로 주장한다.

1 : 아날로그/디지털 변환기 2 : 샘플 홀드 수단
3 : 참조 전압 생성 수단 4 : 비교 수단
5 : 논리 처리 수단 6 : 홀드 신호선
7, 8 : 상위 비트측 참조 전압 신호선
9, 10 : 하위 비트측 참조 전압 신호선
11 : 상위 비트측 비교 수단 12 : 하위 비트측 비교 수단
13 : 증폭 수단 14 : 비교 유지 수단
15, 16 : 차동 증폭기 21 : 증폭부
22 : 전환 스위치 23 : 부하 회로
24 : 증폭 제한부 30 : 리크 캔슬 스위치

Claims (5)

1. 정상 및 역상의 입력 신호를 수신하는 입력 단자와;
   상기 입력 신호를 증폭하여 얻어진 출력 신호를 출력하는 정상 및 역상 출력 단자와;
   상기 정상의 상기 입력 신호를 증폭하여 상기 역상의 상기 출력 신호를 생성하는 제 1의 증폭부와;
   상기 역상의 상기 입력 신호를 증폭하여 상기 정상의 상기 출력 신호를 생성하는 제 2의 증폭부와;
   상기 제 1의 증폭부와 전원 단자 사이에 접속되는 제 1의 트랜지스터와;
   상기 제 1의 트랜지스터의 게이트 전극과 상기 정상 출력 단자 사이에 접속되는 제 1의 용량 소자와,
   상기 제 1의 트랜지스터의 상기 게이트 전극과 상기 제 1의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 제 1의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 정상 출력 단자에 접속하는 제 1의 전환 스위치와,
   상기 제 2의 증폭부와 상기 전원 단자 사이에 접속되는 제 2의 트랜지스터와,
   상기 제 2의 트랜지스터의 게이트 전극과 상기 역상 출력 단자 사이에 접속되는 제 2의 용량 소자, 및
   상기 제 2의 트랜지스터의 상기 게이트 전극과 상기 제 2의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 제 2의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 역상 출력 단자에 접속하는 제 2의 전환 스위치
   를 구비하는 부하 회로와;
   개방 상태에서 일단이 상기 제 1의 용량 소자의 일단에 접속되고 타단이 상기 제 1의 용량 소자의 타단에 접속되는 제 1의 캔슬 스위치; 및
   개방 상태에서 일단이 상기 제 2의 용량 소자의 일단에 접속되고 타단이 상기 제 2의 용량 소자의 타단에 접속되는 제 2의 캔슬 스위치를 포함하는 것을 특징으로 하는 차동 증폭기.
2. 제 1항에 있어서,
   상기 제 1의 트랜지스터의 상기 게이트 전극에 상기 제 1의 캔슬 스위치의 오프 리크 전류를 리크 캔슬 전류로서 입력함으로써, 상기 제 1의 전환 스위치의 오프 리크 전류를 저감하고,
   상기 제 2의 트랜지스터의 상기 게이트 전극에 상기 제 2의 캔슬 스위치의 오프 리크 전류를 리크 캔슬 전류로서 입력함으로써, 상기 제 2의 전환 스위치의 오프 리크 전류를 저감하는 것을 특징으로 하는 차동 증폭기.
3. 제 1항에 있어서,
   상기 제 1의 캔슬 스위치의 리크 캔슬 전류의 크기는, 상기 제 1의 전환 스위치의 오프 리크 전류의 크기 이상이고,
   상기 제 2의 캔슬 스위치의 리크 캔슬 전류의 크기는, 상기 제 2의 전환 스위치의 오프 리크 전류의 크기 이상인 것을 특징으로 하는 차동 증폭기.
4. 아날로그 신호의 전압과 복수의 다른 참조 전압과의 차를 각각 증폭하여 디지털 신호로 변환하는 복수의 증폭기를 포함하는 아날로그/디지털 변환기에 있어서,
   상기 증폭기 각각은:
   정상 및 역상의 입력 신호를 수신하는 입력 단자와;
   상기 입력 신호를 증폭하여 얻어진 출력 신호를 출력하는 정상 및 역상 출력 단자와;
   상기 정상의 상기 입력 신호를 증폭하여 상기 역상의 상기 출력 신호를 생성하는 제 1의 증폭부와;
   상기 역상의 상기 입력 신호를 증폭하여 상기 정상의 상기 출력 신호를 생성하는 제 2의 증폭부와;
   상기 제 1의 증폭부와 전원 단자 사이에 접속되는 제 1의 트랜지스터와;
   상기 제 1의 트랜지스터의 게이트 전극과 상기 정상 출력 단자 사이에 접속되는 제 1의 용량 소자와,
   상기 제 1의 트랜지스터의 상기 게이트 전극과 상기 제 1의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 제 1의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 1의 트랜지스터의 상기 게이트 전극을 상기 정상 출력 단자에 접속하는 제 1의 전환 스위치와,
   상기 제 2의 증폭부와 상기 전원 단자 사이에 접속되는 제 2의 트랜지스터와,
   상기 제 2의 트랜지스터의 게이트 전극과 상기 역상 출력 단자 사이에 접속되는 제 2의 용량 소자, 및
   상기 제 2의 트랜지스터의 상기 게이트 전극과 상기 제 2의 트랜지스터의 드레인 전극의 사이를 단락 또는 개방하고, 단락되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 제 2의 트랜지스터의 드레인 전극에 접속하고, 개방되어 상기 제 2의 트랜지스터의 상기 게이트 전극을 상기 역상 출력 단자에 접속하는 제 2의 전환 스위치
   를 구비하는 부하 회로와;
   개방 상태에서 일단이 상기 제 1의 용량 소자의 일단에 접속되고 타단이 상기 제 1의 용량 소자의 타단에 접속되는 제 1의 캔슬 스위치; 및
   개방 상태에서 일단이 상기 제 2의 용량 소자의 일단에 접속되고 타단이 상기 제 2의 용량 소자의 타단에 접속되는 제 2의 캔슬 스위치를 포함하는 것을 특징으로 하는 아날로그/디지털 변환기.
5. 삭제

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