JP2012205043A - 差動増幅器及びアナログ/デジタル変換器 - Google Patents
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Abstract
【解決手段】差動増幅器16は、入力信号が入力される入力端子27,28と、前記入力信号が増幅された出力信号を出力する出力端子25,26と、を備える差動増幅器16であって、前記入力信号を増幅し前記出力信号を生成する増幅部21と、前記増幅部21と電源端子との間に接続され、第1導電型トランジスタT34,T35と、前記第1導電型トランジスタT34,T35のゲート端子をドレイン端子に接続するかまたは前記出力端子25,26に接続するかを切り替える切り替えスイッチ22と、を有する負荷回路23と、前記切り替えスイッチ22のオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチ30と、を備える。
【選択図】図4
Description
以下に、第1実施形態に係るアナログ/デジタル変換器1について図面を参照しながら説明する。以下の説明では、アナログ信号をデジタル信号の上位2ビットに変換した後に、デジタル信号の下位2ビットに変換する計4ビットのサブレンジング型アナログ/デジタル変換器1を例に説明するが、本実施形態の具体的な形態についてはこれに限られるものではない。
増幅手段13は、差動増幅器15の出力を増幅する補間増幅器18を有している。
なお、2段増幅器17の代わりに3個以上の差動増幅器を直接接続したn段増幅器(nは3以上の整数)を用いてもよい。
前段の差動増幅器15は、一対の第1導電型トランジスタT11,T12を有している。本実施形態では、第1導電型をNチャネル型、第2導電型をPチャネル型とするが、第1導電型をPチャネル型、第2導電型をNチャネル型としてもよい。
後段の差動増幅器16は、前段の差動増幅器15からの出力信号が入力信号として入力される正相及び逆相入力端子27,28と、入力信号が増幅された出力信号を出力する正相及び逆相出力端子25,26を備える。差動増幅器16は、差動の入力信号を増幅し出力信号を生成する増幅部21と、増幅部21とグランドとの間に接続されPチャネル型のトランジスタT34,T35を有する負荷回路23と、負荷回路23が有する替えスイッチ22のオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチ30と、を備える。
トランジスタT31は、ドレイン端子がVcc接続され、ゲート端子に所定のバイアス電圧が印加されている。トランジスタT31は電流源として動作する。
容量素子C1は、一端がトランジスタT34のゲート端子に接続し、他端が正相出力端子26に接続している。
容量素子C2は、一端がトランジスタT35のゲート端子に接続し、他端が逆相出力端子25に接続している。
トランジスタT38は、ソース端子が容量素子C1の一端に接続され、ドレイン端子が容量素子C1の他端に接続されている。トランジスタT38のゲート端子はグランドに接続されており、トランジスタT38は常に開放(オフ)状態となっている。トランジスタT38は、切り替えスイッチ22であるトランジスタT36と同程度かあるいはそれ以上にオフリーク電流が流れやすくなっている。これは、例えばトランジスタT38のゲート長をトランジスタT36より小さくし、ゲート幅を大きくすればよい。これにより、トランジスタT38に流れるオフリーク電流がトランジスタT36に流れるオフリーク電流より大きくなる。
下位ビット側の2段増幅器17は、クロック信号の立ち下がりから所定時間t1経過後、クロック信号の立ち上がりまでの間、比較モードとして動作する。下位ビット側の2段増幅器17は、比較モードとして動作する場合、サンプルホールド手段2でホールドしているアナログ信号の電圧と参照電圧との電圧差を増幅する。下位ビット側の2段増幅器17は、クロック信号の立ち上がりから、クロック信号の立ち下がりから所定時間t1経過後までの間、リセットモードとして動作する。2段増幅器17の動作の詳細については後述する。
Vout=Gr・Vos
となる。比較モード時の出力電圧Voutは、
Vout=Gc・Vin
となることから、
Gr・Vos=Gc・Vin
となり、
Vin=Vos・Gr/Gc
となる。
差動増幅器16eの増幅部21のトランジスタT32,T33のトランスコンダクタンスをgm1、負荷回路23のトランジスタT34,T35のトランスコンダクタンスをgm2、負荷回路23の負荷容量をC、比較モードの期間をtとすると、リセットモード時の利得Grは、
Gr=gm1/gm2
と表される。
Gc=(gm1+gm2)/C・t
と表せることから、入力換算オフセットは、
Vin=Vos・C/(gm2+gm2/gm1)・t)
と表せることになる。
Vin=Vos・C/(gm2・t)
となることから、容量素子C5,C6を設けることで、gm2・gm1の分オフセット圧縮の効果が増大したことになる。
2 サンプルホールド手段
3 参照電圧生成手段
4 比較手段
5 論理処理手段
6 ホールド信号線
7,8 上位ビット側参照電圧信号線
9,10 下位ビット側参照電圧信号線
11 上位ビット側比較手段
12 下位ビット側比較手段
13 増幅手段
14 比較保持手段
15,16 差動増幅器
21 増幅部
22 切り替えスイッチ
23 負荷回路
24 振幅制限手段
30 リークキャンセルスイッチ
Claims (5)
- 入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、
前記入力信号を増幅し前記出力信号を生成する増幅部と、
前記増幅部と電源端子との間に接続され、第1導電型トランジスタと、前記第1導電型トランジスタのゲート端子をドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチと、を有する負荷回路と、
前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、
を備える差動増幅器。 - 前記切り替えスイッチは、一端が前記ゲート端子に、他端が前記ドレイン端子に接続されており、
前記負荷回路は、
前記出力端子と前記ゲート端子との間に設けられた容量素子を有し、
前記切り替えスイッチを短絡することで、前記ゲート端子を前記ドレイン端子に接続し、前記切り替えスイッチを開放することで、前記ゲート端子を前記出力端子に接続するか切り替え、
前記リークキャンセルスイッチは、
開放された状態で一端が前記容量素子の一端に接続され、他端が前記容量素子の他端に接続されており、前記第1導電型トランジスタの前記ゲート端子に前記リークキャンセルスイッチのオフリーク電流を前記キャンセル電流として入力することで、前記切り替えスイッチのオフリーク電流を低減する請求項1に記載の差動増幅器。 - 前記キャンセル電流の大きさは、前記切り替えスイッチのオフリーク電流の大きさ以上である請求項1又は請求項2に記載の差動増幅器。
- 入力信号が入力される入力端子と、前記入力信号が増幅された出力信号を出力する出力端子と、を備える差動増幅器であって、
正相の前記入力信号を増幅し、逆相の前記出力信号を生成する第1の増幅部と、
逆走の前記入力信号を増幅し、正相の前記出力信号を生成する第2の増幅部と、
前記第1の増幅部と電源端子との間に接続される第1のトランジスタと、
前記第1のトランジスタのゲート端子と前記正相の出力端子との間に設けられた第1の容量素子と、
短絡することで前記第1のトランジスタのゲート端子と前記第1のトランジスタの前記ソース端子またはドレイン端子とを接続し、開放することで前記第1のトランジスタのゲート端子と前記正相の出力端子とを接続する第1の切り替えスイッチと、
前記第2の増幅部と電源端子との間に接続される第2のトランジスタと、
前記第2のトランジスタのゲート端子と前記逆相の出力端子との間に設けられた第2の容量素子と、
短絡することで前記第2のトランジスタのゲート端子と前記第2のトランジスタの前記ソース端子またはドレイン端子とを接続し、開放することで前記第2のトランジスタのゲート端子と前記逆相の出力端子とを接続する第2の切り替えスイッチと、
を備える負荷回路と、
開放された状態で一端が前記第1の容量素子の一端に、他端が前記第1の容量素子の他端に接続された第1のキャンセルスイッチと、
開放された状態で一端が前記第2の容量素子の一端に、他端が前記第2の容量素子の他端に接続された第2のキャンセルスイッチと、
を備える差動増幅器。 - アナログ信号の電圧と複数の異なる参照電圧との差を、それぞれ増幅してデジタル信号に変換する複数の増幅器を備え、
前記各増幅器は、
入力信号が入力される入力端子と、
前記入力信号が増幅された出力信号を出力する出力端子と、
前記入力信号を増幅し前記出力信号を生成する増幅部と、
第1導電型トランジスタと、前記第1導電型のトランジスタのゲート端子をソース端子またはドレイン端子に接続するかまたは前記出力端子に接続するかを切り替える切り替えスイッチとを有し、前記増幅部と電源端子との間に接続される負荷回路と、
前記切り替えスイッチのオフリーク電流を低減するキャンセル電流を生成するリークキャンセルスイッチと、
を備えるアナログ/デジタル変換器。
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