KR100833624B1

KR100833624B1 - 싱글 엔디드 2단 증폭기를 이용한 ａｂ급 전차동 증폭기 및증폭 방법

Info

Publication number: KR100833624B1
Application number: KR1020070029106A
Authority: KR
Inventors: 김형래
Original assignee: 삼성전자주식회사
Priority date: 2007-03-26
Filing date: 2007-03-26
Publication date: 2008-05-30
Also published as: US7586373B2; CN101277095A; CN101277095B; TW200843338A; US20080238546A1

Abstract

2단 증폭기를 이용한 전차동 증폭기가 개시된다. 상기 전차동 증폭기는 제1 입력 신호 및 제2 입력 신호의 차를 2단 증폭하여 제1 출력 신호를 출력하는 제1 싱글 엔디드 전류 미러형 전차동 증폭부 및 상기 제1 입력 신호 및 상기 제2 입력 신호의 차를 2단 증폭하여 제2 출력 신호를 출력하는 제2 싱글 엔디드 전류 미러형 전차동 증폭부를 구비한다. 상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부의 제1 테일(tail)과 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부의 제2 테일은 서로 접속되고 상기 제1 출력 신호 및 상기 제2 출력 신호는 서로 차동 신호들이다.

전차동 증폭기(Fully differential Amplifier)

Description

싱글 엔디드 2단 증폭기를 이용한 ＡＢ급 전차동 증폭기 및 증폭 방법{Fully differential AB class Amplifier and AB amplifying method using single ended two stage amplifier}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 실시 예들에 따른 AB급 전차동 증폭기의 블록도이다.

도 2는 도 1에 도시된 증폭부의 회로도의 일 예를 나타낸다.

도 3은 도 2에 도시된 증폭부의 AC 이득을 나타내는 그래프이다.

도 4는 도 2에 도시된 증폭부의 AC 이득의 위상을 나타내는 그래프이다.

도 5는 본 발명의 다른 실시 예들에 따른 AB급 전차동 증폭블록을 나타낸다.

도 6은 본 발명의 또 다른 실시 예들에 따른 AB급 전차동 증폭블록을 나타낸다.

도 7은 도 6에 도시된 AB급 전차동 증폭 블록으로 입력되는 입력 신호들을 나타내는 그래프이다

도 8은 도 7에 도시된 입력 신호에 대한 도 6에 도시된 AB급 전차동 증폭 블록의 출력 신호의 슬루 레이트를 나타내는 그래프이다.

도 9는 도 1에 도시된 CMFB(Common Mode Feedback) 블록의 일 실시 예를 나 타낸다.

도 10은 도 1에 도시된 CMFB 블록의 다른 실시 예를 나타낸다.

본 발명은 차동 증폭기에 관한 것으로, 보다 상세하게는 2단 전차동 OTA(two stage fully differential Operational Transconductance Amplifier)에 관한 것이다.

CMOS 기술의 스케일 다운이 지속되고 배터리로 구동되는 포터블(portable) 전자 제품의 수요가 증가함에 따라 VLSI(Very Large Scale Integration)의 디자인에 있어서 많은 제약 조건들이 발생하고 있다. 이러한 제약 조건들 중에서 대표적인 것들이 저전압 동작과 저전력 소비에 대한 요구라 할 수 있다.

또한 SOC(System On Chip)의 사용 추세가 가속화됨에 따라 디지털 회로뿐만 아니라 다양한 아날로그 회로들도 싱글 칩(single chip) 내에 집적화되어 지고 있다. 따라서 디지털 회로에 비하여 상기 제약들을 덜 받던 아날로그 회로들도 이제는 동일한 제약들을 받게 되었다.

싱글 칩 내에 집적화될 수 있는 아날로그 회로들 중 가장 폭넓게 사용되는 회로는 연산 증폭기(operational amplifier)를 들 수 있다. 특히 노이즈에 대한 면역성(noise immunity), 폭 넓은 출력 스윙(wide output swing), 푸쉬-풀 동작(push pull operation) 등의 장점을 가진 AB급 전차동 증폭기(fully differential class AB amplifier)의 사용이 보편화되었다.

일반적으로 2단 증폭기(2 stage amplifier)만으로는 고이득(high gain, 예컨대, 80dB 이상의 이득)의 증폭기를 구현하기 힘들다. 고이득 특성을 갖는 증폭기를 구현하기 위하여 캐스코드(cascode) 또는 폴디드 캐스코드(folded cascode) 증폭기가 사용되거나 멀티 스태이지(multi-stage) 증폭기가 사용될 수 있다.

그러나 상기 폴디드 캐스코드 증폭기는 높은 이득을 제공할 수 있으나, 전압 헤드 룸(voltage headroom) 때문에 동작 전압이 저전압인 애플리케이션에 부적합하다. 또한 상기 폴디드 캐스코드 증폭기는 바이어스 회로가 복잡하여 회로 면적이 증가하는 문제점이 생길 수 있다.

상기 멀티 스태이지 증폭기는 멀티 스태이지로 구현되므로 회로 면적의 증가가 필연적이며, 주파수 보상에 어려움이 있어 NMC(Nested Miller Compensation)이나 MNMC(Multi-path NMC)등의 기술을 사용한 주파수 보상의 필요성 때문에 설계상의 어려움과 스태이지 증가에 다른 전력 소모의 문제점이 생길 수 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 2단 증폭기를 이용하여 고이득 특성을 제공하고, 저전압 및 저전력 동작이 가능하고, 주파수 보상과 CMFB(Common Mode FeedBack) 회로가 간단하며, 큰 슬루 레이트(high slew rate)를 가지며, 적은 면적에 구현가능한 증폭기를 제공하기 위함이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 전차동 증폭기는 제1 싱 글 엔디드 전류 미러형(single ended current mirror type) 전차동 증폭부(Fully differential amplifier unit) 및 제2 싱글 엔디드 전류 미러형 전차동 증폭부를 구비한다.

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부는 제1 입력 신호 및 제2 입력 신호의 차를 2단(2stage) 증폭하여 제1 출력 신호를 출력한다. 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부는 상기 제1 입력 신호 및 상기 제2 입력 신호의 차를 2단 증폭하여 제2 출력 신호를 출력한다.

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부의 제1 테일(tail)과 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부의 제2 테일은 서로 접속되고, 상기 제1 출력 신호 및 상기 제2 출력 신호는 서로 차동 신호들이다.

상기 전차동 증폭기는 바이어스 조절 회로를 더 구비할 수 있다. 상기 바이어스 조절 회로는 증폭 동작시, 상기 제1 테일의 전류의 양을 조절하여 상기 제1 출력 신호 및 상기 제2 출력 신호의 슬루 레이트(slew rate)를 조절할 수 있다.

상기 바이어스 조절 회로는 상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부의 전류 미러에 흐르는 전류 및 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부의 전류 미러에 흐르는 전류 각각을 실수 배 미러링한 전류들에 기초하여 상기 테일 전류의 양을 조절할 수 있다.

상기 전차동 증폭기는 상기 제1 출력 신호 및 상기 제2 출력 신호 각각과 기준 전압과의 차를 증폭한 결과들에 기초하여 상기 전차동 증폭기의 공통 모드 전압을 조정할 수 있는 CMFB(common mode feed back) 회로를 더 구비할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 AB급 차동 증폭 방법은 각각의 테일이 서로 접속되며 병렬로 연결된 한 쌍의 싱글 엔디드 전류 미러형 증폭부를 통하여 제1 입력 신호 및 제2 입력 신호의 차를 차동 증폭하고, 제1 신호 및 상기 제1 신호와 차동 신호인 제2 신호를 출력하는 단계 및 상기 제1 신호를 제1 푸위-풀 업 증폭 회로를 통하여 증폭하여 제1 출력 신호를 출력하고, 상기 제2 신호를 제2 푸쉬-풀 업 증폭 회로를 통하여 증폭하여 상기 제1 출력 신호와 차동 신호인 제2 출력 신호를 출력하는 단계를 구비한다.

상기 AB급 차동 증폭 방법은 증폭 동작시, 상기 테일의 테일 전류의 양을 조절하여 상기 제1 출력 신호 및 상기 제2 출력 신호의 슬루 레이트(slew rate)를 조절하는 단계를 더 구비할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시 예들에 따른 AB급 전차동 증폭기(100)의 블록도이다. 도 1을 참조하면, 상기 AB급 전차동 증폭기(100)는 AB급 전차동 증폭 블록(110) 및 CMFB(Common Mode FeedBack) 블록(120)을 구비한다.

상기 AB급 전차동 증폭 블록(110)은 증폭부(112) 및 바이어스 제어부(114)를 포함한다. 상기 증폭부(112)는 제1 싱글 엔디드 증폭부(single ended amplifier unit, A1) 및 제2 싱글 엔디드 증폭부(A2)를 포함한다. 상기 제1 싱글 엔디드 증폭부(A1)는 (+)입력 단자로 입력되는 제1 입력 신호(Vin+) 및 (-)입력 단자로 입력되는 제2 입력 신호(Vin-)의 차를 증폭하여 제1 출력 신호(Vout+)를 출력한다.

상기 제2 싱글 엔디드 증폭부(A2)는 상기 (+)입력 단자로 입력되는 상기 제1 입력 신호(Vin+) 및 상기 (-)입력 단자로 입력되는 상기 제2 입력 신호(Vin-)의 차를 증폭하여 상기 제1 출력 신호(Vout+)와 차동 신호인 제2 출력 신호(Vout-)를 출력한다.

상기 바이어스 제어부(114)는 상기 제1 싱글 엔디드 증폭부(A1) 및 제2 싱글 엔디드 증폭부(A2) 각각의 테일 전류(미도시)를 제어한다. 상기 바이어스 제어부(114)는 상기 각각의 테일 전류(미도시)를 제어함으로써 상기 제1 출력 신호(Vout+) 및/또는 상기 제2 출력 신호(Vout-)의 슬루 레이트(slew rate)를 조절할 수 있다.

상기 CMFB 블록(120)은 상기 AB급 전차동 증폭 블록(110)의 공통 모드 전압(VR)을 기준 전압(Vref)과 비교하고 비교한 결과에 기초하여 상기 제1 출력 신호(Vout+) 및 상기 제2 출력 신호(Vout-)를 제어한다. 예컨대, 제1 저항(R1)의 저항 값과 제2 저항(R2)의 저항 값이 같을 때 상기 공통 모드 전압(VR)은 상기 제1 출력 신호(Vout+)의 전압 및 상기 제2 출력 신호(Vout-)의 전압의 평균 값이 될 수 있다.

상기 공통 모드 전압(VR)이 상기 기준 전압(Vref)보다 작을 때, 상기 비교 기(122)의 출력은 로우 레벨 값이고, 상기 PMOS 트랜지스터들(P1 및 P2)는 턴온된다. 상기 PMOS 트랜지스터들(P1 및 P2)이 턴온됨에 따라 상기 제1 출력 신호(Vout+) 및 상기 제2 출력 신호(Vout-) 각각의 전압은 상승한다.

도 2는 도 1에 도시된 증폭부(112)의 회로도의 일 예를 나타낸다. 도 2를 참조하면, 상기 증폭부(112)는 제1 싱글 엔디드 전류 미러형 전차동 증폭부(single ended current mirror type fully differential amplifier unit, A1) 및 제2 싱글 엔디드 전류 미러형 전차동 증폭부(A2)를 구비한다.

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부(A1)는 제1 내지 제8 트랜지스터(M1 내지 M8), 제1 보상 커패시터(C1), 제1 저항(Rz1), 및 제1 부하 커패시터(CL1)를 포함한다.

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부(A1)는 제1 입력 신호(Vin+) 및 제2 입력 신호(vin-)의 차를 증폭하여 제1 출력 신호(Vout+)를 출력한다.

상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부(A2)는 제9 내지 제16트랜지스터(M9 내지 M16), 제2 보상 커패시터(C2), 제2 저항(Rz2), 및 제2 부하 커패시터(CL2)를 포함한다.

상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부(A2)는 상기 제1 입력 신호(Vin+) 및 상기 제2 입력 신호(Vin-)의 차를 증폭하여 제2 출력 신호(Vout-)를 출력한다.

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부(A1)의 제1 테일(tail, T1) 과 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부(A2)의 제2 테일(T2)은 서로 접속되고, 상기 제1 출력 신호(Vout+) 및 상기 제2 출력 신호(Vout-)는 서로 차동 신호들이다.

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부(A1)는 제1 싱글 엔디드 전류 미러형 차동 증폭부(M1 내지 M4; 210) 및 제1 출력 증폭부(M5 내지 M8, C1, Rz1, 및 CL1; 220)를 포함한다.

상기 제1 출력 증폭부(220)는 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 출력 노드(N1)에 접속되며, 상기 제1 출력 신호(Vout+)를 출력하는 푸쉬 풀(Push-Pull) 형태의 증폭 회로로 구현될 수 있다.

상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부(A2)는 싱글 엔디드 제2 전류 미러형 차동 증폭부(M9 내지 M12; 230) 및 제2 출력 증폭부(M13 내지 M16, C2, Rz2, 및 CL2; 240)를 포함한다.

상기 제2 출력 증폭부(240)는 상기 제2 싱글 엔디드 전류 미러형 차동 증폭부(230)의 출력 단자(N3)에 접속되며, 상기 제2 출력 신호(Vout-)를 출력하는 푸쉬 풀(Push-Pull) 형태의 증폭 회로로 구현될 수 있다.

따라서 상기 증폭부(112)는 AB급 전차동 증폭 동작을 수행할 수 있다.

도 2에 도시된 M1 내지 M16은 제1 트랜지스터 내지 제16 트랜지스터를 나타내며, 상기 M1 내지 M16 각각의 드레인(drain)과 소스(Source) 사이에 흐르는 전류는 제1 전류(I1) 내지 제16전류(I16)라 한다.

상기 제1 출력 증폭부(220)는 상기 제5 트랜지스터 내지 상기 제8트랜지스 터(M5 내지 M8), 제1 보상 커패시터(C1), 제1 저항(Rz1), 및 제1 로드 커패시터(CL1)를 포함한다.

상기 제8 트랜지스터(M8)는 전원 전압(VDD) 라인과 상기 증폭부(112)의 출력 노드(N5) 사이에 접속되고, 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 출력 노드(N1)에 접속된 게이트를 포함한다.

상기 제6 트랜지스터(M6)는 상기 증폭부(112)의 출력 노드(N5)와 접지 전압(VSS) 라인 사이에 접속된다. 상기 제5 트랜지스터(M5)는 상기 제7 트랜지스터(M7)와 상기 접지 전원(VSS) 사이에 접속되고, 드레인 및 상기 제6 트랜지스터(M6)의 게이트와 서로 접속되는 게이트를 포함한다. 즉 상기 제5 트랜지스터(M5)와 상기 제6 트랜지스터(M6)는 전류 미러를 형성하며, 상기 제6 전류(I6)는 상기 제5 전류(I5)가 미러링된 전류이다.

상기 제7 트랜지스터(M7)는 전원 전압(VDD) 라인과 상기 제5 트랜지스터(M5) 사이에 접속되고, 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)에 포함된 전류 미러(M3 및 M4)의 게이트와 서로 접속된 게이트를 포함한다.

상기 보상 커패시터(C1) 및 상기 제1 저항(Rz1)은 직렬로 접속되며, 직렬로 접속된 상기 보상 커패시터(C1) 및 상기 제1 저항(Rz1)은 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 출력 노드(N1)와 상기 증폭부(112)의 출력 노드(N5) 사이에 접속된다.

상기 제2 출력 증폭부(240)는 도 2에 도시된 바와 같이 상기 제1 출력 증폭부(220)와 동일한 구조를 갖는다.

도 2에 도시된 바와 같이 상기 M1, M2, M5, M6, M9, M10, M13, 및 M14은 NMOS 트랜지스터일 수 있으며, 상기 M3, M4, M7, M8, M11, M12, M15, 및 M16은 PMOS 트랜지스터일 수 있다.

상기 제1 입력 신호(Vin+)가 하이 레벨(high level)이고, 상기 제2 입력 신호(Vin-)가 로우 레벨(low level)일 때, 제1 노드(N1)의 전압 및 제4 노드(N4)의 전압은 감소하고, 제2 노드(N2) 및 제3 노드(N3)의 전압은 상승한다.

여기서 상기 제1 노드(N1) 및 상기 제2 노드(N2)는 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 출력 노드들이고, 상기 제3 노드(N3) 및 상기 제4노드(N4)는 상기 제2 싱글 엔디드 전류 미러형 차동 증폭부(230)의 출력 노드들이다. 다만 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 출력은 상기 제1 노드(N1)로부터 출력되고, 상기 제2 싱글 엔디드 전류 미러형 차동 증폭부의 출력(230)은 상기 제3 노드(N3)로부터 출력된다.

상기 제1 노드(N1)의 전압이 감소함에 따라 상기 제8 트랜지스터(M8)가 점차 턴 온(turn on)되므로 상기 제5 노드(N5)의 전압, 즉 상기 제1 출력 신호(Vout+)의 전압은 점차 상승한다.

상기 제2 노드(N2)의 전압이 상승함에 따라 상기 제7 트랜지스터(M7)는 점차 턴 오프되므로 상기 제5 전류(I5)가 감소하고, 상기 제5 전류(I5)가 미러링된 상기 제6 전류(I6)도 감소한다.

따라서 상기 제1 테일(T1)과 상기 제 2 테일(T2)이 서로 접속된 제7 노드(N7)와 접지 전원(VSS) 사이를 흐르는 테일 전류(It=Iss)는 도 2에 도시된 바와 같다.

반면에 상기 제3 노드(N3)의 전압이 점차 상승함에 따라 상기 제16 트랜지스터(M16)는 점차 턴 오프되고, 상기 제6 노드(N6)의 전압, 즉 상기 제2 출력 신호(Vout-)의 전압은 점차 감소한다.

상기 AB급 전차동 증폭기(112)의 이득(Av)은 상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 이득(Av1)과 상기 제1 출력 증폭부(220)의 이득(Av2)을 곱한 값이 된다.

상기 제1 싱글 엔디드 전류 미러형 차동 증폭부(210)의 이득(Av1)은 상기 제1 트랜지스터(M1)의 전달 컨덕턴스(transconductance, 예컨대 gm1)와 제1 합성 저항값을 곱한 값이다. 상기 제1 합성 저항값은 상기 제1 트랜지스터(M1)의 출력 저항(ro1)과 상기 제3 트랜지스터(M3)의 출력 저항(ro3)을 병렬 합성한 저항값(ro1×ro3/(ro1+ro3))이다.

상기 제1 출력 증폭부(220)의 이득(Av2)은 상기 제5 트랜지스터(M5)의 전달 컨덕턴스(예컨대, gm5)와 제2 합성 저항을 곱한 값이다. 상기 제2 합성 저항은 상기 제5 트랜지스터(M5)의 출력 저항(ro5)과 상기 제7 트랜지스터의 출력 저항(ro7)을 병렬 합성한 저항값(ro5×ro7/(ro5+ro7))이다.

따라서 상기 증폭부(112)는 100dB 이상의 큰 이득을 가질 수 있다.

상기 제1 출력 신호(Vout+)의 슬루 레이트(slew rate)는 상기 테일 전류(Iss)에 비례하고, 상기 제1 출력 증폭부(220)의 제1 커패시터(C1)의 커패시턴스(capacitance)에 반비례한다.

따라서 도 2에 도시된 바와 같이 상기 테일 전류(Iss)가 일정할 때, 상기 제1 출력 신호(Vout+) 및 상기 제2 출력 신호(Vout-)의 슬루 레이트는 일정하다.

도 3은 도 2에 도시된 증폭부(112)의 AC 이득의 크기를 나타내는 그래프이고, 도 4는 도 2에 도시된 증폭부(112)의 AC 이득의 위상을 나타내는 그래프이다. 도 3 및 도 4를 참조하면, 주파수에 따른 증폭부(112)의 AC 이득은 주파수에 따라 최대 약 110dB가 될 수 있으며, 약 1MHz의 주파수에서 0dB가 된다. 또한 1MHz에서 상기 AC이득의 위상이 약 -120도이므로 약 60도의 위상 마진(phase margin)을 가질 수 있다.

도 5는 본 발명의 다른 실시 예들에 따른 AB급 전차동 증폭 블록(110)을 나타낸다. 도 5를 참조하면, 상기 AB급 전차동 증폭 블록(110)은 도 2에 도시된 증폭부(112)에 제1 바이어스 제어부(M17, 및 M18; 114-1)가 부가된 회로이다.

상기 제1 바이어스 제어부(114-1)는 제17 트랜지스터(M17), 및 제18트랜지스터(M18)를 포함한다.

상기 제17트랜지스터(M17)는 상기 제7노드(N7)와 상기 접지 전압(VSS) 라인 사이에 접속되며, 상기 제13 트랜지스터(M13)의 게이트와 서로 접속된 게이트를 포함한다.

상기 제18트랜지스터(M18)는 상기 제7노드(N7)와 상기 접지 전압(VSS) 라인 사이에 접속되며, 상기 제5 트랜지스터(M5)의 게이트와 서로 접속된 게이트를 포함한다.

도 5에 도시된 바와 같이 상기 제13 트랜지스터(M13)와 상기 제17트랜지스 터(M17)는 전류 미러를 형성하므로 상기 제17 트랜지스터(M17)의 드레인과 소스 사이에 흐르는 전류(I17)는 상기 제13 전류(I13)가 A배 미러링된 전류(A×I13)이다. 여기서 A는 양의 실수(positive real number)이다.

마찬가지로 상기 제18트랜지스터(M18)의 드레인과 소스 사이에 흐르는 전류(I18)는 상기 제5 전류(I5)가 A배 미러링된 전류(A×I15)이다.

따라서 상기 제7 노드(N7)와 상기 접지 전압(VSS) 라인 사이에 흐르는 제1 테일 전류(It')는 상기 전류원(Iss)의 전류와 상기 미러링된 전류들(A×I13 및 A×I15)의 합이 된다.

상기 제1 입력 신호(Vin+)가 하이 레벨이고 상기 제2 입력 신호(Vin-)가 로우 레벨일 때, 상기 미러링된 전류들(A×I13 및 A×I15)에 의하여 상기 테일 전류(It')의 양이 도 2에 도시된 테일 전류(It)의 양보다 많으므로 상기 증폭 블록(110)의 출력 신호들(Vout+ 및 Vout-) 각각의 슬루 레이트가 증가한다.

도 5에 도시된 AB급 전차동 증폭 블록(110)은 2단 증폭기를 사용하여 100dB 이상의 이득을 제공하고, 바이어스 회로가 간단하여 적은 면적으로 구현가능하고, 출력 신호들의 슬루 레이트를 증가시킬 수 있다.

도 6은 본 발명의 또 다른 실시 예들에 따른 AB급 전차동 증폭 블록(110)을 나타낸다. 도 6을 참조하면, 상기 AB급 전차동 증폭 블록(110)은 도 2에 도시된 증폭부(112)에 제2 바이어스 제어부(M19, 내지 M26; 114-2)가 부가된 회로이다.

여기서 M19 내지 M26은 제19 트랜지스터 내지 제26 트랜지스터를 나타내고, 상기 제19 트랜지스터 내지 제26 트랜지스터 각각의 소스와 드레인 사이에 흐르는 전류는 제19 전류 내지 제26 전류(I19 내지 I26)라 한다. 상기 M19 내지 M24는 NMOS 트랜지스터일 수 있으며, 상기 M25 및 상기 M26은 PMOS 트랜지스터일 수 있다.

상기 제2 바이어스 제어부(114-2)는 도 6에 도시된 바와 같이 접속된 제19 트랜지스터 내지 제26 트랜지스터(M19 내지 M26)를 포함한다.

상기 제2 바이어스 제어부(114-2)는 상기 접지 전압(VSS) 라인과 상기 제7노드(N7) 사이에 흐르는 제2 테일 전류(It'')의 양을 제어한다.

상기 제2 테일 전류(It'')는 상기 제7노드(N7)에서 상기 제21 전류(I21), 상기 제24 전류(I24), 및 상기 전류원(Iss)의 전류로 분기된다.

상기 제21 전류(I21)는 상기 제20 전류(I20)가 A(A는 실수)배 미러링된 전류이고, 상기 제24 전류(I24)는 상기 제23전류(I23)가 A배 미러링된 전류이다.

상기 제26 전류(I26)는 상기 제8 노드(N8)에서 상기 제19 전류(I19)와 상기 제20전류(I20)로 분기되고, 상기 제25전류(I25)는 상기 제9 노드(N9)에서 상기 제22 전류(I22)와 상기 제23전류(I23)로 분기된다.

따라서 상기 제20 전류(I20)는 상기 제26 전류(I26)에서 상기 제19 전류(I19)를 뺀 전류(I20=I26-I19)이고, 상기 제23 전류(I23)는 상기 제25 전류(I25)에서 상기 제22 전류(I22)를 뺀 전류(I23=I25-I22)이다.

상기 제1 입력 신호(Vin+)가 하이 레벨이고, 상기 제2 입력 신호(Vin-)가 로우 레벨일 때, 상기 제25 트랜지스터(M25)는 점차 턴 오프되고, 상기 제26 트랜지스터(M26)는 점차 턴 온된다. 따라서 상기 제25 전류(I25)는 점차 감소하고, 상기 제26 전류(I26)는 점차 증가한다.

상기 제26 전류(I26)가 상기 제25 전류(I25)보다 크므로 상기 제2 테일 전류(It'')는 상기 제24 트랜지스터(M24)를 통하여 접지 전압(VSS) 라인으로 흐르지 않는다. 따라서 상기 제2 테일 전류(It'')는 제10 노드(N10)에서 상기 전류원(Iss) 의 전류와 상기 제21 전류(I21)로 분기되어 접지 전원(VSS) 라인으로 흐른다.

반대로 상기 제1 입력 신호(Vin+)가 하이 레벨이고, 상기 제2 입력 신호(Vin-)가 로우 레벨일 때는 상기 제26 전류(I26)가 상기 제25 전류(I25)보다 작으므로 상기 제2 테일 전류(It'')는 상기 제21 트랜지스터(M21)를 통하여 접지 전압(VSS) 라인으로 흐르지 않는다. 따라서 상기 제2 테일 전류(It'')는 상기 제10 노드(N10)에서 상기 전류원(Iss)의 전류와 상기 제24 전류(I24)로 분기되어 접지 전원(VSS) 라인으로 흐른다.

차동 입력 신호들(Vin+ 및 Vin-)이 도 6에 도시된 상기 AB급 전차동 증폭 블록(110)으로 입력될 때, 상기 제2 테일 전류(It'')의 양은 상기 A 값에 따라 변하므로, 상기 증폭 블록(110)의 출력 신호들(Vout+ 및 Vout-) 각각의 슬루 레이트는 조절될 수 있다. 예컨대, A값이 커지면 상기 AB급 전차동 증폭 블록(110)의 출력 신호들(Vout+ 및 Vout-) 각각의 슬루 레이트가 향상된다.

도 7은 도 6에 도시된 AB급 전차동 증폭 블록(110)으로 입력되는 입력 신호들(Vin- 및 Vin+)을 나타내는 그래프이고, 도 8은 도 7에 도시된 입력 신호들(Vin- 및 Vin+)에 대한 도 6에 도시된 AB급 전차동 증폭 블록(110)의 출력 신호(Vout+)의 슬루 레이트를 나타내는 그래프이다.

도 7 및 도 8을 참조하면, 상기 A 값이 증가함에 따라 도 6에 도시된 상기 AB급 전차동 증폭 블록(110)의 출력 신호(Vout+)의 슬루 레이트가 증가한다.

도 9는 도 1에 도시된 CMFB 블록(120)의 일 실시 예를 나타내는 회로도이다. 도 9를 참조하면, 상기 CMFB 블록(120)은 제1 차동 트랜지스터 쌍(M1' 및 M2'), 제2 차동 트랜지스터 쌍(M5' 및 M6'), 제1 부하 트랜지스터(M3'), 제2 부하 트랜지스터(M4'), 제1 내지 제5 바이어스 트랜지스터들(M7' 내지 M11'), 제1 출력 트랜지스터(M12'), 및 제2 출력 트랜지스터들(M13')을 구비한다.

상기 제1 차동 트랜지스터 쌍(M1' 및 M2')의 출력 단자들 각각은 NMOS 트랜지스터일 수 있으며, 상기 제2 차동 트랜지스터 쌍(M5' 및 M6')의 출력 단자들 중 대응하는 출력 단자에 접속된다.

상기 제1 차동 트랜지스터 쌍(M1' 및 M2')은 제1 출력 신호(Vout+)와 기준 전압(Vref)의 차를 증폭하고, 상기 제2 차동 트랜지스터 쌍(M5' 및 M6')은 제2 출력 신호(Vout-)와 상기 기준 전압(Vref)의 차를 증폭한다.

상기 제1 부하 트랜지스터(M3') 및 상기 제2 부하 트랜지스터(M4') 각각은 게이트와 소스가 서로 접속된 PMOS 트랜지스터일 수 있으며, 전원 전압(VDD) 라인과 상기 제1 차동 트랜지스터 쌍(M1' 및 M2')의 출력 단자들 중 대응하는 출력 단자 사이에 접속된다.

상기 제1 내지 제5 바이어스 트랜지스터들(M7' 내지 M11') 각각은 NMOS 트랜지스터일 수 있다. 상기 제1 바이어스 트랜지스터(M7')는 게이트와 드레인이 서로 접속되고, 전원 전압(VDD) 라인과 접지 전원(VSS) 라인 사이에 접속된다.

상기 제2 바이어스 트랜지스터(M8')는 상기 제1 차동 트랜지스터 쌍(M1' 및 M2')의 테일과 상기 접지 전원(VSS) 라인 사이에 접속되고, 상기 제1 바이어스 트랜지스터(M1')의 게이트와 접속된 게이트를 포함한다.

상기 제3 바이어스 트랜지스터(M9')는 상기 제2 차동 트랜지스터 쌍(M5' 및 M6')의 테일과 상기 접지 전원(VSS) 라인 사이에 접속되고, 상기 제2 바이어스 트랜지스터(M2')의 게이트와 접속된 게이트를 포함한다.

상기 제4 바이어스 트랜지스터(M10')는 상기 제5 노드(N5)와 상기 접지 전원(VSS) 라인 사이에 접속되고, 상기 제3 바이어스 트랜지스터(M9')의 게이트와 접속된 게이트를 포함한다.

상기 제5 바이어스 트랜지스터(M11')는 상기 제6 노드(N6)와 상기 접지 전원(VSS) 라인 사이에 접속되고, 상기 제4 바이어스 트랜지스터(M10')의 게이트와 접속된 게이트를 포함한다.

상기 제1 출력 트랜지스터(M12') 및 상기 제2 출력 트랜지스터(M13') 각각은 PMOS 트랜지스터일 수 있다. 상기 제1 출력 트랜지스터(M12')는 상기 전원 전압(VDD) 라인과 상기 제5 노드(N5) 사이에 접속되고, 상기 제1 차동 트랜지스터 쌍(M1' 및 M2')의 출력 단자들 중 어느 하나에 접속된 게이트를 포함한다.

상기 제2 출력 트랜지스터(M13')는 상기 전원 전압(VDD) 라인과 상기 제6 노드(N6) 사이에 접속되고, 상기 제1 출력 트랜지스터(M12')의 게이트에 접속된 게이트를 포함한다.

도 2, 도 5 및 도 6에 도시된 AB급 전차동 증폭 블록들(112, 및 110) 각각의 출력 신호들(Vout+ 및 Vout-)은 상기 CMFB 블록(120)로 피드백되어 입력된다. 상기 기준 전압(Vref)은 미리 결정된 공통 모드 전압(Common mode voltage)이다.

상기 출력 신호들의 전압들(Vout+ 및 Vout-) 각각이 상기 기준 전압(Vref)보다 클 때, 상기 제1 출력 트랜지스터(M12')의 소스와 드레인 사이에 흐르는 전류(I12') 및 상기 제2 출력 트랜지스터(M13')의 소스와 드레인 사이에 흐르는 전류(I13')는 감소한다. 따라서 상기 제5 노드(N5)의 전압 및 상기 제6노드(N6)의 전압 각각은 감소한다.

결국 상기 CMFB 블록(120)은 도 2, 도 5, 및 도 6에 도시된 회로들(112, 및 110) 각각의 출력 공통 모드 전압(output Common mode voltage)을 일정하게 유지시키는 역할을 한다.

도 10은 도 1에 도시된 CMFB 블록(120)의 다른 실시 예를 나타내는 회로도이다. 도 10을 참조하면, 도 10에 도시된 CMFB 블록(120)은 상기 제1 부하 트랜지스터(M3') 및 상기 제2 부하 트랜지스터(M4') 대신에 전류 미러형 부하(M14' 및 M15')가 포함된다.

도 10에 도시된 전류 미러형 부하(M14' 및 M15')가 포함된 차동 증폭부의 DC 이득이 도 9에 도시된 각각 게이트와 드레인이 접속된 한 쌍의 트랜지스터 부하(M3' 및 M4')를 포함하는 차동 증폭부의 DC 이득보다 크다.

따라서 도 10에 도시된 CMFB는 도 9에 도시된 CMFB에 비하여 상기 기준 전압(Vref)에 더 근접한 상기 출력 공통 모드 전압을 생성할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 전차동 증폭기는 2단 증폭기를 이용하여 적은 면적에 차지하며, 저전압 동작이 가능하고 큰 슬루 레이트(high slew rate) 및 고이득(high gain)을 제공하는 효과가 있다.

Claims

제1 입력 신호 및 제2 입력 신호의 차를 2단(2stage) 증폭하여 제1 출력 신호를 출력하는 제1 싱글 엔디드 전류 미러형(single ended current mirror type) 전차동 증폭부; 및

상기 제1 입력 신호 및 상기 제2 입력 신호의 차를 2단 증폭하여 제2 출력 신호를 출력하는 제2 싱글 엔디드 전류 미러형 전차동 증폭부를 구비하며,

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부의 제1 테일(tail)과 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부의 제2 테일은 서로 접속되고, 상기 제1 출력 신호 및 상기 제2 출력 신호는 서로 차동 신호들인 전차동 증폭기.
제1항에 있어서, 상기 전차동 증폭기는,

증폭 동작시, 상기 제1 테일의 테일 전류의 양을 조절하여 상기 제1 출력 신호 및 상기 제2 출력 신호의 슬루 레이트(slew rate)를 조절하는 바이어스 조절 회로를 더 구비하는 전차동 증폭기.
제2항에 있어서, 상기 바이어스 조절 회로는,

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부의 전류 미러에 흐르는 전류 및 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부의 전류 미러에 흐르는 전류 각각을 실수(real number)배 미러링한 전류들에 기초하여 상기 테일 전류의 양 을 조절하는 전차동 증폭기.
제3항에 있어서, 상기 전차동 증폭기는,

상기 제1 출력 신호 및 상기 제2 출력 신호 각각과 기준 전압과의 차를 각각 증폭한 결과들에 기초하여 상기 전차동 증폭기의 공통 모드 전압을 조정하는 CMFB(common mode feed back) 회로를 더 구비하는 전차동 증폭기.
제1항에 있어서,

상기 제1 싱글 엔디드 전류 미러형 전차동 증폭부 및 상기 제2 싱글 엔디드 전류 미러형 전차동 증폭부 각각은,

상기 제1 입력 신호 및 상기 제2 입력 신호의 차를 증폭하기 위한 싱글 엔디드 전류 미러형 차동 증폭부; 및

상기 싱글 엔디드 전류 미러형 차동 증폭부의 출력 단자에 접속되며, 상기 제1 출력 신호 및 상기 제2 출력 신호 중 어느 하나를 출력하는 푸쉬 풀 형태의 증폭부를 구비하는 전차동 증폭기.
제5항에 있어서, 상기 푸쉬 풀 형태의 증폭부는,

전원 전압 라인과 상기 전차동 증폭기의 출력 단자 사이에 접속되고, 상기 싱글 엔디드 전류 미러형 차동 증폭부의 출력 단자에 접속되는 게이트를 갖는 제1도전형의 제1 트랜지스터;

상기 전차동 증폭기의 출력 단자자와 접지 전압 라인 사이에 접속되는 제2 도전형의 제2트랜지스터;

제1 노드와 접지 전원 사이에 접속되고, 드레인 및 상기 제2 트랜지스터의 게이트와 서로 접속되는 게이트를 포함하는 상기 제2 도전형 제3 트랜지스터;

전원 전압 라인과 상기 제1 노드 사이에 접속되고, 상기 싱글 엔디드 전류 미러형 차동 증폭부의 전류 미러의 게이트와 서로 접속된 게이트를 포함하는 상기 제1 도전형 제4 트랜지스터; 및

상기 싱글 엔디드 전류 미러형 차동 증폭부의 출력 단자과 상기 전차동 증폭기의 출력 단자 사이에 접속된 보상 커패시터를 구비하는 전차동 증폭기.
제6항에 있어서, 상기 푸쉬풀 형태의 증폭부는,

상기 제1 테일과 상기 접지 전원 사이에 접속되며, 상기 제2 도전형 상기 제3 트랜지스터의 게이트와 서로 접속된 게이트를 포함하는 상기 제2 도전형 제5 트랜지스터를 더 구비하며,

상기 제2 도전형 제3 트랜지스터와 상기 제2 도전형 상기 제5트랜지스터는 실수 배의 전류 비를 갖는 전류 미러를 형성하는 전차동 증폭기.
각각의 테일이 서로 접속되며 병렬로 연결된 한 쌍의 싱글 엔디드 전류 미러형 증폭부를 통하여 제1 입력 신호 및 제2 입력 신호의 차를 차동 증폭하고, 제1 신호 및 상기 제1 신호와 차동 신호인 제2 신호를 출력하는 단계; 및

상기 제1 신호를 제1 푸위-풀 업 증폭 회로를 통하여 증폭하여 제1 출력 신호를 출력하고, 상기 제2 신호를 제2 푸쉬-풀 업 증폭 회로를 통하여 증폭하여 상기 제1 출력 신호와 차동 신호인 제2 출력 신호를 출력하는 단계를 구비하는 AB급 차동 증폭 방법.
제8항에 있어서, 상기 AB급 차동 증폭 방법은,

증폭 동작시, 테일 전류의 양을 조절하여 상기 제1 출력 신호 및 상기 제2 출력 신호의 슬루 레이트(slew rate)를 조절하는 단계를 더 구비하는 AB급 차동 증폭 방법.
제9항에 있어서, 상기 슬루 레이트를 조절하는 단계는

상기 한 쌍의 싱글 엔디드 전류 미러형 증폭부의 전류 미러들 각각에 흐르는 전류를 실수 배 미러링한 전류에 기초하여 상기 테일 전류의 양을 조절하는 AB급 차동 증폭 방법.
제9항에 있어서, 상기 AB급 차동 증폭 방법은,

상기 제1 출력 신호 및 상기 제2 출력 신호 각각과 기준 전압과의 차를 각각 증폭한 결과들에 기초하여 공통 모드 전압을 조정하는 단계를 더 구비하는 AB급 차동 증폭 방법.