JPH02142214A - オフセット電圧を補償したラッチングコンパレータ - Google Patents
オフセット電圧を補償したラッチングコンパレータInfo
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- JPH02142214A JPH02142214A JP63294510A JP29451088A JPH02142214A JP H02142214 A JPH02142214 A JP H02142214A JP 63294510 A JP63294510 A JP 63294510A JP 29451088 A JP29451088 A JP 29451088A JP H02142214 A JPH02142214 A JP H02142214A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野］
本発明は、トランジスタ等のばらつきによって生じるオ
フセット電圧を補償するラッチングコンパレータに関す
るものである。 〔従来技術および解決すべき課題Ｊ 従来、例えばＶＣＲ用のＡ／Ｄ変換器などの内部に応用
しつるラッチングコンパレータにおいては、入力端子差
が零であるときでも出力が零にならず、すなわちオフセ
ット電圧が必然的に存在していた。このオフセット電圧
は、電界効果トランジスタのゲート長変動、ゲート幅変
動、酸化物層の厚さ変動その他のばらつきなどのウェフ
ァ製造精度に太き（依存するものである。従って、大き
な幾何寸法をもってトランジスタ対を整合させることに
より、そのオフセット電圧を減少させることが可能であ
るが、そうすると応答が遅くなってしまい、またシリコ
ン上に広範囲の面積を必要としてグイコストが著しく高
くなるなど、好ましくない。 そこで、このような問題点を解決するための従来技術と
して、第２図に示すようなラッチングコンパレータが存
在していた。 第２図を参照すると、非反転入力ＩＰおよび反転入力Ｉ
Ｎがそれぞれ、差動対をなす電界効果トランジスタ２．
３のゲートに人力されている。電界効果トランジスタ２
．３のソースはともに共通の定電流源である電界効果ト
ランジスタ１１のドレインに接続されている０反転出力
ＤＮおよび非反転出力ＤＰがそれぞれ、電界効果トラン
ジスタ２．３のドレインから導出され、電界効果トラン
ジスタ６１．’７１のゲートに接続されている。非反転
出力ＱＰおよび反転出力ＱＮがそれぞれ、電界効果トラ
ンジスタ６１．７１に接続されている。ＢＩは電界効果
トランジスタ１１．１２．１３のためのバイアス電圧入
力である。ＥＮおよびＥＰは、比較およびラッチングを
可能にするためのクロック入力であり、それぞれ電界効
果トランジスタ９１．９２およびＰチャネル電界効果ト
ランジスタ４を制御する。電源電圧Ｖ ａａと出力ＤＮ
およびＤＰとのあいだにＰチャネル電界効果トランジス
タ６．７が介挿され、それらのゲートには図示のように
互いに正帰還接続がされている。 この従来のラッチングコンパレークへの入力として、Ｉ
ＰおよびＩＮに差電圧入力を印加する。 この電圧差によって、Ｎチャネル電界効果トランジスタ
２．３のドレイン電流に差が生じる。ＥＰを低レベル、
ＥＮを高レベルにした予備チャージ状態（第３図３Ａの
ａ点参照）において、ＤＰおよびＤＮは、Ｐチャネル電
界効果トランジスタ４の導通により短絡されてほぼ同レ
ベル電圧となる。ＥＰに高レベルなＥ Ｎに低レベルを
与えた比較状態（第３図３Ａのｂ点）において、理想的
整合回路の場合には出力ＤＰおよびＤＮの電圧は常に、
ＩＰおよびＩＮにおける差電圧（第３図３Ｂ）に依存し
た正しい方向へと動く（第３図３０）、すなわち、反転
入力ＩＮより非反転入力ＩＰへの信号電圧の方が低レベ
ルで与えられるときには、電界効果トランジスタ２が電
界効果トランジスタ３に比し大きなオン抵抗を呈する。 このため反転出力ＤＮが高レベルで非反転出力ＤＰが低
レベルへと動く、一方、反転入力ＩＮより非反転入力Ｉ
Ｐへの信号電圧の方が高レベルで与えられるときには、
電界効果トランジスタ２が電界効果トランジスタ３に比
し小さなオン抵抗を呈する。 このため反転出力ＤＮが低レベルで非反転出力ＤＰが高
レベルになる。 しかしながら、実際の従来回路においては、回路素子、
特にＮチャネル電界効果トランジスタ２．３の非整合に
よってＤＣオフセット電圧が存在し、比較結果が誤った
ものとなる（第３図３Ｄ参照）、すなわち、出力ＤＮが
高くなりＤＰが低くなってしまう傾向の出力オフセット
電圧（ΔＶ）が存する回路の場合には、入力ＩＰが低い
ときは良いが（３Ｄのｂ）、人力ＩＰが高いときでもＤ
Ｎ高レベルの状態を逆転できずに間違った結果をもたら
す（３Ｄのｂ）、より詳細に述べれば、この出力オフセ
ット電圧ΔＶは、ＥＰ低レベルによる電界効果トランジ
スタ４のオンで零にされる。しかし、ＥＰ高レベルによ
りトランジスタ４をオフすると、再び出力ＤＮ、ＤＰに
ΔＶが速やかに印加される。入力トランジスタ２．３を
介して出力差電流が供給されるけれども、それは時間ｔ
だけ遅延してしまうので、正帰還に抗して出力電圧を適
正方向（３ＤのＣの、ａＪ）に逆転することはできない
、このように、微小電流に対し高速で応答しなければな
らないラッチングコンパレータにおいて、オフセット電
圧が誤った結果をもたらすという問題点があった。 本発明は、必然的に存するオフセット電圧を改良補償し
つるようなラッチングコンパレータを提供することを目
的としている。
フセット電圧を補償するラッチングコンパレータに関す
るものである。 〔従来技術および解決すべき課題Ｊ 従来、例えばＶＣＲ用のＡ／Ｄ変換器などの内部に応用
しつるラッチングコンパレータにおいては、入力端子差
が零であるときでも出力が零にならず、すなわちオフセ
ット電圧が必然的に存在していた。このオフセット電圧
は、電界効果トランジスタのゲート長変動、ゲート幅変
動、酸化物層の厚さ変動その他のばらつきなどのウェフ
ァ製造精度に太き（依存するものである。従って、大き
な幾何寸法をもってトランジスタ対を整合させることに
より、そのオフセット電圧を減少させることが可能であ
るが、そうすると応答が遅くなってしまい、またシリコ
ン上に広範囲の面積を必要としてグイコストが著しく高
くなるなど、好ましくない。 そこで、このような問題点を解決するための従来技術と
して、第２図に示すようなラッチングコンパレータが存
在していた。 第２図を参照すると、非反転入力ＩＰおよび反転入力Ｉ
Ｎがそれぞれ、差動対をなす電界効果トランジスタ２．
３のゲートに人力されている。電界効果トランジスタ２
．３のソースはともに共通の定電流源である電界効果ト
ランジスタ１１のドレインに接続されている０反転出力
ＤＮおよび非反転出力ＤＰがそれぞれ、電界効果トラン
ジスタ２．３のドレインから導出され、電界効果トラン
ジスタ６１．’７１のゲートに接続されている。非反転
出力ＱＰおよび反転出力ＱＮがそれぞれ、電界効果トラ
ンジスタ６１．７１に接続されている。ＢＩは電界効果
トランジスタ１１．１２．１３のためのバイアス電圧入
力である。ＥＮおよびＥＰは、比較およびラッチングを
可能にするためのクロック入力であり、それぞれ電界効
果トランジスタ９１．９２およびＰチャネル電界効果ト
ランジスタ４を制御する。電源電圧Ｖ ａａと出力ＤＮ
およびＤＰとのあいだにＰチャネル電界効果トランジス
タ６．７が介挿され、それらのゲートには図示のように
互いに正帰還接続がされている。 この従来のラッチングコンパレークへの入力として、Ｉ
ＰおよびＩＮに差電圧入力を印加する。 この電圧差によって、Ｎチャネル電界効果トランジスタ
２．３のドレイン電流に差が生じる。ＥＰを低レベル、
ＥＮを高レベルにした予備チャージ状態（第３図３Ａの
ａ点参照）において、ＤＰおよびＤＮは、Ｐチャネル電
界効果トランジスタ４の導通により短絡されてほぼ同レ
ベル電圧となる。ＥＰに高レベルなＥ Ｎに低レベルを
与えた比較状態（第３図３Ａのｂ点）において、理想的
整合回路の場合には出力ＤＰおよびＤＮの電圧は常に、
ＩＰおよびＩＮにおける差電圧（第３図３Ｂ）に依存し
た正しい方向へと動く（第３図３０）、すなわち、反転
入力ＩＮより非反転入力ＩＰへの信号電圧の方が低レベ
ルで与えられるときには、電界効果トランジスタ２が電
界効果トランジスタ３に比し大きなオン抵抗を呈する。 このため反転出力ＤＮが高レベルで非反転出力ＤＰが低
レベルへと動く、一方、反転入力ＩＮより非反転入力Ｉ
Ｐへの信号電圧の方が高レベルで与えられるときには、
電界効果トランジスタ２が電界効果トランジスタ３に比
し小さなオン抵抗を呈する。 このため反転出力ＤＮが低レベルで非反転出力ＤＰが高
レベルになる。 しかしながら、実際の従来回路においては、回路素子、
特にＮチャネル電界効果トランジスタ２．３の非整合に
よってＤＣオフセット電圧が存在し、比較結果が誤った
ものとなる（第３図３Ｄ参照）、すなわち、出力ＤＮが
高くなりＤＰが低くなってしまう傾向の出力オフセット
電圧（ΔＶ）が存する回路の場合には、入力ＩＰが低い
ときは良いが（３Ｄのｂ）、人力ＩＰが高いときでもＤ
Ｎ高レベルの状態を逆転できずに間違った結果をもたら
す（３Ｄのｂ）、より詳細に述べれば、この出力オフセ
ット電圧ΔＶは、ＥＰ低レベルによる電界効果トランジ
スタ４のオンで零にされる。しかし、ＥＰ高レベルによ
りトランジスタ４をオフすると、再び出力ＤＮ、ＤＰに
ΔＶが速やかに印加される。入力トランジスタ２．３を
介して出力差電流が供給されるけれども、それは時間ｔ
だけ遅延してしまうので、正帰還に抗して出力電圧を適
正方向（３ＤのＣの、ａＪ）に逆転することはできない
、このように、微小電流に対し高速で応答しなければな
らないラッチングコンパレータにおいて、オフセット電
圧が誤った結果をもたらすという問題点があった。 本発明は、必然的に存するオフセット電圧を改良補償し
つるようなラッチングコンパレータを提供することを目
的としている。
【課題を解決するための手段］
上記目的を達成するために、本発明におけるオフセット
電圧補償ラッチングコンパレータは、ソースがともに共
通の定電流源（Ｑ１）に接続され、ドレインがそれぞれ
第２および第１の出力端（ＤＰ、ＤＮ）に接続された、
第１の差動対をなす第１および第２の電界効果トランジ
スタ（Ｃ２、Ｃ３）： ソースがともに電源端子（Ｖ、、）に接続され、ドレイ
ンがそれぞれ前記第１および第２の電界効果トランジス
タ（Ｃ２、Ｃ３）のドレインに接続された。第２の差動
対をなす第３および第４の電界効果トランジスタ（ＱＢ
、Ｃ７）：前記第１の電界効果トランジスタ（Ｃ２）の
ゲートに接続され、かつ第１のスイッチ手段（Ｑ９）を
介して前記第２の電界効果トランジスタ（Ｃ３）のゲー
トに接続された第１の入力端（ＩＮ） ：ならびに 第２のスイッチ手段（Ｃ８）を介して前記第２の電界効
果トランジスタ（Ｃ３）のゲートに接続された第２の入
力端（ＶＸ）。 から成り。 前記第３の電界効果トランジスタ（Ｃ６）のゲートが第
３のスイッチ手段（Ｃ４）を介して前記第１の電界効果
トランジスタ（Ｃ２）のドレインに、前記第４の電界効
果トランジスタ（Ｃ７）のゲートが第４のスイッチ手段
（Ｃ５）を介して前記第２の電界効果トランジスタ（Ｃ
３）のドレインに、それぞれ接続され：かつ 前記第２の電界効果トランジスタ（Ｃ３）のドレインが
第１のコンデンサ（Ｃ１）を介して前記第３の電界効果
トランジスタ（Ｃ６）のゲートに、前記第１の電界効果
トランジスタ（Ｃ２）のトレインが第２のコンデンサ（
Ｃ２）を介して前記第４の電界効果トランジスタ（Ｃ７
）のゲートに、それぞれ正帰還接続された： ことを特徴とするものである。 【作用Ｊ 上記のように構成した本発明のラッチングコンパレータ
においては、オフセットサンプリング中に２個のコンデ
ンサ内にオフセット情報を蓄えることにより、比較動作
中にオフセット電圧を減殺補償し正確な出力をもたらす
ことができる。 【実施例１ 以下に本発明の実施例について図面を参照して説明する
。 第１図は、本発明に従ったラッチングコンパレータの一
実施例の概略回路図を示す、第１の差動対をなすＮチャ
ネル電界効果トランジスタＣ２゜Ｃ３のソースがともに
、共通の定電流源であるＮチャネル電界効果トランジス
タＱｌに接続されている。トランジスタＱｌは、バイア
ス電圧入力ＢＩにより制御される。基準電圧入力として
の反転入力ＩＮが、電界効果トランジスタＱ２のゲート
に入力されるとともに、オフセットサンプリングのため
に、スイッチ手段としてのＮチャネル電界効果トランジ
スタＱ９を介して電界効果トランジスタＱ３のゲートに
も入力されている。トランジスタＱ９は、クロック反転
入力ＥＮによって制御される０本来の非反転入力ｖｘが
、スイッチ手段であるＮチャネル電界効果トランジスタ
Ｃ８を介して電界効果トランジスタＱ３のゲートに入力
されている。トランジスタＱ８は、クロック非反転入力
ＥＰによって制御される。クロック反転入力ＥＮに高レ
ベルを与えると、ＮチャネルトランジスタＱ９がオンし
、電界効果トランジスタＱ３のゲート入力ＩＰが反転入
力ＩＮと同レベルになり、オフセットサンプリングを実
行できる。これと反対に、クロック反転入力ＥＮに低レ
ベルを与えクロック非反転入力ＥＰに高レベルを与える
と、トランジスタＱ９がオフしＣ８がオンして、非反転
入力Ｖｘが電界効果トランジスタＱ３のゲートに人力さ
れて、比較可能状態となる。電界効果トランジスタＱ２
およびＣ３のドレインはそれぞれ、第２の差動対をなす
Ｐチャネル電界効果トランジスタＱ６およびＣ７を通じ
て、電源電圧Ｖ６６に接続されている。トランジスタＱ
２のドレインとトランジスタＱ６との接続中点から非反
転出力ＤＰが導出され、同様にトランジスタＱ３のドレ
インとトランジスタＱ７との接続中点から反転出力ＤＮ
が導出されている。 電界効果トランジスタＱ６のゲートが、スイッチ手段で
あるＰチャネル電界効果トランジスタＱ４を介して、当
該トランジスタＱ６とトランジスタＱ２のドレインとの
接続中点に、接続されている。また、電界効果トランジ
スタＱ７のゲートが、スイッチ手段であるＰチャネル電
界効果トランジスタＱ５を介して、当該トランジスタＱ
７とトランジスタＱ３のドレインとの接続中点に、接続
されている。ＰチャネルトランジスタＱ４、Ｃ５は、ク
ロック非反転入力ＥＰからゲート人力を得て、トランジ
スタＱ８と同期して、オンオフ制御される。 電界効果トランジスタＱ３のドレインがコンデンサＣＩ
を介して電界効果トランジスタＱ６のゲートに、また電
界効果トランジスタＱ２のトレインがコンデンサＣ２を
介して電界効果トランジスタＱ７のゲートに、それぞれ
正帰還接続されている。 以下に動作について説明する。 非反転入力ＥＰに低レベルを与え反転入力ＥＮに高レベ
ルを与えたとき（第３図３Ａのａ参照）に、トランジス
タＱ９がオンして、ＩＮとＩＰが同レベルとなり入力差
電圧が零になって、オフセットサンプリング可能状態と
なる。出力ＤＰおよびＤＮがそれぞれＰチャネルトラン
ジスタＱ４およびＣ５を通じてコンデンサＣＩおよびＣ
２の一方の端子に接続されているので、ＤＰおよびＤＮ
は、ドレイン電流とＰチャネル負荷トランジスタとによ
って決定される成る電圧にクランプされる。もし回路内
にオフセット電圧が無いと仮定すると、ＤＰとＤＮとは
同レベルになり、２個のコンデンサには電荷が蓄えられ
ない、しかしながら実際には、回路内に必ず非整合が存
するので、ＤＰとＤＮの電圧に差異が生ずる。そして、
この電位差（ΔＶ）が２個のコンデンサに蓄えられる（
第３図３Ｅ参照）０例えば、入力差電圧が零のときにＤ
ＮがＤＰより高くなる傾向があるとすると、コンデンサ
ＣＩのＱ３側端子に正の電荷が蓄えられ、コンデンサＣ
２のＱ２側端子に負の電荷が蓄えられる。 次に、ＥＰに高レベル、ＥＮに低レベルを与えること（
第３図３Ａのｂ参照）により、Ｐチャネルトランジスタ
Ｑ４、Ｃ５，ＮチャネルトランジスタＱ９をオフし、ト
ランジスタＱ８をオンすると、反転入力ＩＮ、非反転入
力ＶＸ（→ＩＰ）がそれぞれ、差動対トランジスタＱ２
，３に供給され比較される。比較状態の初期の時点にお
いては、ＥＰ低レベルであったときのオフセットサンプ
リング時の出力電圧差ΔＶがそのまま残存する０次に、
反転入力ＩＮと非反転入力ｖｘとの間の差電圧によって
生じた差動対トランジスタＱ２とＣ３とのドレイン電流
差によって、ＤＰおよびＤＮの電圧が変化し始める。Ｐ
チャネルトランジスタＱ６、Ｃ７は、クランピングトラ
ンジスタＱ４、Ｃ５のオフにより、ゲインが高くなる。 これらの負荷トランジスタＱ６．Ｑ７の電流差が、コン
デンサＣ２、Ｃ１を介して互いのトランジスタＱ７．Ｑ
６のゲートに差電圧をもたらす、このような正帰還ルー
プによって、従来のラッチングコンパレータと同様に出
力電圧差が増大される０本発明のラッチングコンパレー
タの場合には、ＤＮおよびＤＰの電圧が回路の非整合に
よるオフセット定常状態から正しい方向に変化する。 第３図に示すようにＤＮ−ＤＰ＝ΔＶの残存状態から比
較が開始する場合において、ＩＰに低レベル、ＩＮに高
レベルが与えられたとき（第３図３Ｅのｂ参照）の動作
について説明する。ＩＰが低レベルなので、Ｎチャネル
トランジスタＱ３はオフ方向になり抵抗が増し、そのド
レイン電流が減少して、もともとわずかに高かったＤＮ
の電圧がより上昇する。それにより電荷量が増加するコ
ンデンサＣ１を介して、Ｐチャネルトランジスタロ６の
ゲート電圧が上がる。そのためトランジスタＱ６がオフ
方向に働き、その抵抗が増し電流が減少して、もともと
わずかに低かったＤＰの電圧がより降下する。それによ
り電荷量が増加するコンデンサＣ２を介して、Ｐチャネ
ルトランジスタＱ７のゲート電圧が下がる。そのためト
ランジスタＱ７がオン方向に働き電流が増大して、ＤＮ
の電圧がさらに上昇する。このＤＮの電圧上昇が。 コンデンサＣＩを介してトランジスタＱ６のゲート電圧
を上げオフ方向にして、ＤＰの電圧をさらに降下させる
。このような正帰還ループの動作により、ラッチングコ
ンパレータの出力が生じる。 次に、上記とは逆にＩＰに高レベル、ＩＮに低レベルが
与えられて比較動作が開始するとき（第３図３ＥのＣ参
照）の動作について説明する。ＩＰが高レベルなので、
ＮチャネルトランジスタＱ３はオン方向になり抵抗が減
って、そのドレイン電流を増大させる方向に働く、それ
により、もともとわずかに高かったトランジスタＱ３の
トレイン電圧が下がる方向に働き、電荷量を蓄えていた
コンデンサＣＩを介して、Ｐチャネルトランジスタロ６
のゲート電圧がわずかに下がる。そのためトランジスタ
Ｑ６がオン方向に動き、その抵抗が減り電流が増大して
、もともと低かったＤＰの電圧がわずかに上昇する。電
荷量を蓄えていたコンデンサＣ２を介して、Ｐチャネル
トランジスタＱ７のゲート電圧が上がる。そのためトラ
ンジスタＱ７がオフ方向に働き電流が絞られ、ＤＮの電
圧が降下する。このＤＮの電圧降下が、コンデンサＣＩ
を介してトランジスタＱ６のゲート電圧を下げオン方向
にして、ＤＰの電圧をさらに上昇させる。このような正
帰還ループの動作によりＤＮおよびＤＰの電圧が正しい
方向に動き、ラッチングコンパレータの出力が生じる。 【発明の効果】 本発明に従ったラッチングコンパレータは、上述のとお
り構成されているので、タイコストを増大させることな
く、簡便にオフセット電圧を補償することができる。Ｄ
ＰとＤＮとを相互に短絡させていないので、オフセット
情報をコンデンサに蓄えることができる。そのコンデン
サな差動増幅器の出力側に差動的に置いたので容量を非
常に小さくでき（例えば０．１〜０．２ｐＦ） 、素子
面積を増大させず、周波数特性を落とさずに、オフセッ
ト電圧を補償できる。
電圧補償ラッチングコンパレータは、ソースがともに共
通の定電流源（Ｑ１）に接続され、ドレインがそれぞれ
第２および第１の出力端（ＤＰ、ＤＮ）に接続された、
第１の差動対をなす第１および第２の電界効果トランジ
スタ（Ｃ２、Ｃ３）： ソースがともに電源端子（Ｖ、、）に接続され、ドレイ
ンがそれぞれ前記第１および第２の電界効果トランジス
タ（Ｃ２、Ｃ３）のドレインに接続された。第２の差動
対をなす第３および第４の電界効果トランジスタ（ＱＢ
、Ｃ７）：前記第１の電界効果トランジスタ（Ｃ２）の
ゲートに接続され、かつ第１のスイッチ手段（Ｑ９）を
介して前記第２の電界効果トランジスタ（Ｃ３）のゲー
トに接続された第１の入力端（ＩＮ） ：ならびに 第２のスイッチ手段（Ｃ８）を介して前記第２の電界効
果トランジスタ（Ｃ３）のゲートに接続された第２の入
力端（ＶＸ）。 から成り。 前記第３の電界効果トランジスタ（Ｃ６）のゲートが第
３のスイッチ手段（Ｃ４）を介して前記第１の電界効果
トランジスタ（Ｃ２）のドレインに、前記第４の電界効
果トランジスタ（Ｃ７）のゲートが第４のスイッチ手段
（Ｃ５）を介して前記第２の電界効果トランジスタ（Ｃ
３）のドレインに、それぞれ接続され：かつ 前記第２の電界効果トランジスタ（Ｃ３）のドレインが
第１のコンデンサ（Ｃ１）を介して前記第３の電界効果
トランジスタ（Ｃ６）のゲートに、前記第１の電界効果
トランジスタ（Ｃ２）のトレインが第２のコンデンサ（
Ｃ２）を介して前記第４の電界効果トランジスタ（Ｃ７
）のゲートに、それぞれ正帰還接続された： ことを特徴とするものである。 【作用Ｊ 上記のように構成した本発明のラッチングコンパレータ
においては、オフセットサンプリング中に２個のコンデ
ンサ内にオフセット情報を蓄えることにより、比較動作
中にオフセット電圧を減殺補償し正確な出力をもたらす
ことができる。 【実施例１ 以下に本発明の実施例について図面を参照して説明する
。 第１図は、本発明に従ったラッチングコンパレータの一
実施例の概略回路図を示す、第１の差動対をなすＮチャ
ネル電界効果トランジスタＣ２゜Ｃ３のソースがともに
、共通の定電流源であるＮチャネル電界効果トランジス
タＱｌに接続されている。トランジスタＱｌは、バイア
ス電圧入力ＢＩにより制御される。基準電圧入力として
の反転入力ＩＮが、電界効果トランジスタＱ２のゲート
に入力されるとともに、オフセットサンプリングのため
に、スイッチ手段としてのＮチャネル電界効果トランジ
スタＱ９を介して電界効果トランジスタＱ３のゲートに
も入力されている。トランジスタＱ９は、クロック反転
入力ＥＮによって制御される０本来の非反転入力ｖｘが
、スイッチ手段であるＮチャネル電界効果トランジスタ
Ｃ８を介して電界効果トランジスタＱ３のゲートに入力
されている。トランジスタＱ８は、クロック非反転入力
ＥＰによって制御される。クロック反転入力ＥＮに高レ
ベルを与えると、ＮチャネルトランジスタＱ９がオンし
、電界効果トランジスタＱ３のゲート入力ＩＰが反転入
力ＩＮと同レベルになり、オフセットサンプリングを実
行できる。これと反対に、クロック反転入力ＥＮに低レ
ベルを与えクロック非反転入力ＥＰに高レベルを与える
と、トランジスタＱ９がオフしＣ８がオンして、非反転
入力Ｖｘが電界効果トランジスタＱ３のゲートに人力さ
れて、比較可能状態となる。電界効果トランジスタＱ２
およびＣ３のドレインはそれぞれ、第２の差動対をなす
Ｐチャネル電界効果トランジスタＱ６およびＣ７を通じ
て、電源電圧Ｖ６６に接続されている。トランジスタＱ
２のドレインとトランジスタＱ６との接続中点から非反
転出力ＤＰが導出され、同様にトランジスタＱ３のドレ
インとトランジスタＱ７との接続中点から反転出力ＤＮ
が導出されている。 電界効果トランジスタＱ６のゲートが、スイッチ手段で
あるＰチャネル電界効果トランジスタＱ４を介して、当
該トランジスタＱ６とトランジスタＱ２のドレインとの
接続中点に、接続されている。また、電界効果トランジ
スタＱ７のゲートが、スイッチ手段であるＰチャネル電
界効果トランジスタＱ５を介して、当該トランジスタＱ
７とトランジスタＱ３のドレインとの接続中点に、接続
されている。ＰチャネルトランジスタＱ４、Ｃ５は、ク
ロック非反転入力ＥＰからゲート人力を得て、トランジ
スタＱ８と同期して、オンオフ制御される。 電界効果トランジスタＱ３のドレインがコンデンサＣＩ
を介して電界効果トランジスタＱ６のゲートに、また電
界効果トランジスタＱ２のトレインがコンデンサＣ２を
介して電界効果トランジスタＱ７のゲートに、それぞれ
正帰還接続されている。 以下に動作について説明する。 非反転入力ＥＰに低レベルを与え反転入力ＥＮに高レベ
ルを与えたとき（第３図３Ａのａ参照）に、トランジス
タＱ９がオンして、ＩＮとＩＰが同レベルとなり入力差
電圧が零になって、オフセットサンプリング可能状態と
なる。出力ＤＰおよびＤＮがそれぞれＰチャネルトラン
ジスタＱ４およびＣ５を通じてコンデンサＣＩおよびＣ
２の一方の端子に接続されているので、ＤＰおよびＤＮ
は、ドレイン電流とＰチャネル負荷トランジスタとによ
って決定される成る電圧にクランプされる。もし回路内
にオフセット電圧が無いと仮定すると、ＤＰとＤＮとは
同レベルになり、２個のコンデンサには電荷が蓄えられ
ない、しかしながら実際には、回路内に必ず非整合が存
するので、ＤＰとＤＮの電圧に差異が生ずる。そして、
この電位差（ΔＶ）が２個のコンデンサに蓄えられる（
第３図３Ｅ参照）０例えば、入力差電圧が零のときにＤ
ＮがＤＰより高くなる傾向があるとすると、コンデンサ
ＣＩのＱ３側端子に正の電荷が蓄えられ、コンデンサＣ
２のＱ２側端子に負の電荷が蓄えられる。 次に、ＥＰに高レベル、ＥＮに低レベルを与えること（
第３図３Ａのｂ参照）により、Ｐチャネルトランジスタ
Ｑ４、Ｃ５，ＮチャネルトランジスタＱ９をオフし、ト
ランジスタＱ８をオンすると、反転入力ＩＮ、非反転入
力ＶＸ（→ＩＰ）がそれぞれ、差動対トランジスタＱ２
，３に供給され比較される。比較状態の初期の時点にお
いては、ＥＰ低レベルであったときのオフセットサンプ
リング時の出力電圧差ΔＶがそのまま残存する０次に、
反転入力ＩＮと非反転入力ｖｘとの間の差電圧によって
生じた差動対トランジスタＱ２とＣ３とのドレイン電流
差によって、ＤＰおよびＤＮの電圧が変化し始める。Ｐ
チャネルトランジスタＱ６、Ｃ７は、クランピングトラ
ンジスタＱ４、Ｃ５のオフにより、ゲインが高くなる。 これらの負荷トランジスタＱ６．Ｑ７の電流差が、コン
デンサＣ２、Ｃ１を介して互いのトランジスタＱ７．Ｑ
６のゲートに差電圧をもたらす、このような正帰還ルー
プによって、従来のラッチングコンパレータと同様に出
力電圧差が増大される０本発明のラッチングコンパレー
タの場合には、ＤＮおよびＤＰの電圧が回路の非整合に
よるオフセット定常状態から正しい方向に変化する。 第３図に示すようにＤＮ−ＤＰ＝ΔＶの残存状態から比
較が開始する場合において、ＩＰに低レベル、ＩＮに高
レベルが与えられたとき（第３図３Ｅのｂ参照）の動作
について説明する。ＩＰが低レベルなので、Ｎチャネル
トランジスタＱ３はオフ方向になり抵抗が増し、そのド
レイン電流が減少して、もともとわずかに高かったＤＮ
の電圧がより上昇する。それにより電荷量が増加するコ
ンデンサＣ１を介して、Ｐチャネルトランジスタロ６の
ゲート電圧が上がる。そのためトランジスタＱ６がオフ
方向に働き、その抵抗が増し電流が減少して、もともと
わずかに低かったＤＰの電圧がより降下する。それによ
り電荷量が増加するコンデンサＣ２を介して、Ｐチャネ
ルトランジスタＱ７のゲート電圧が下がる。そのためト
ランジスタＱ７がオン方向に働き電流が増大して、ＤＮ
の電圧がさらに上昇する。このＤＮの電圧上昇が。 コンデンサＣＩを介してトランジスタＱ６のゲート電圧
を上げオフ方向にして、ＤＰの電圧をさらに降下させる
。このような正帰還ループの動作により、ラッチングコ
ンパレータの出力が生じる。 次に、上記とは逆にＩＰに高レベル、ＩＮに低レベルが
与えられて比較動作が開始するとき（第３図３ＥのＣ参
照）の動作について説明する。ＩＰが高レベルなので、
ＮチャネルトランジスタＱ３はオン方向になり抵抗が減
って、そのドレイン電流を増大させる方向に働く、それ
により、もともとわずかに高かったトランジスタＱ３の
トレイン電圧が下がる方向に働き、電荷量を蓄えていた
コンデンサＣＩを介して、Ｐチャネルトランジスタロ６
のゲート電圧がわずかに下がる。そのためトランジスタ
Ｑ６がオン方向に動き、その抵抗が減り電流が増大して
、もともと低かったＤＰの電圧がわずかに上昇する。電
荷量を蓄えていたコンデンサＣ２を介して、Ｐチャネル
トランジスタＱ７のゲート電圧が上がる。そのためトラ
ンジスタＱ７がオフ方向に働き電流が絞られ、ＤＮの電
圧が降下する。このＤＮの電圧降下が、コンデンサＣＩ
を介してトランジスタＱ６のゲート電圧を下げオン方向
にして、ＤＰの電圧をさらに上昇させる。このような正
帰還ループの動作によりＤＮおよびＤＰの電圧が正しい
方向に動き、ラッチングコンパレータの出力が生じる。 【発明の効果】 本発明に従ったラッチングコンパレータは、上述のとお
り構成されているので、タイコストを増大させることな
く、簡便にオフセット電圧を補償することができる。Ｄ
ＰとＤＮとを相互に短絡させていないので、オフセット
情報をコンデンサに蓄えることができる。そのコンデン
サな差動増幅器の出力側に差動的に置いたので容量を非
常に小さくでき（例えば０．１〜０．２ｐＦ） 、素子
面積を増大させず、周波数特性を落とさずに、オフセッ
ト電圧を補償できる。
第１図は、本発明に従ったラッチングコンパレータの一
実施例の回路図である。 第２図は、従来のラッチングコンパレータの回路図であ
る。 第３図は、理想的整合回路（３Ｃ）、第２図の従来の回
路（３Ｄ）および本発明の実施例の回路（３Ｅ）の動作
を示すタイミングチャートである。 【符号の説明１ Ｑｌ−Ｑ９−・・電界効果トランジスタＣ１，Ｃ２・・
・コンデンサ ＩＮ・・・反転入力 ＶＸ・・・非反転入力 ＤＮ・・・反転出力 ＤＰ・・・非反転出力 ＥＰ、ＥＮ・・・クロック入力 ＢＩ−一・バイアス電圧入力 出願人 日本モトローラ株式会社 代理人 弁理士 大貫進介 阜Ｊ図 、４７２図
実施例の回路図である。 第２図は、従来のラッチングコンパレータの回路図であ
る。 第３図は、理想的整合回路（３Ｃ）、第２図の従来の回
路（３Ｄ）および本発明の実施例の回路（３Ｅ）の動作
を示すタイミングチャートである。 【符号の説明１ Ｑｌ−Ｑ９−・・電界効果トランジスタＣ１，Ｃ２・・
・コンデンサ ＩＮ・・・反転入力 ＶＸ・・・非反転入力 ＤＮ・・・反転出力 ＤＰ・・・非反転出力 ＥＰ、ＥＮ・・・クロック入力 ＢＩ−一・バイアス電圧入力 出願人 日本モトローラ株式会社 代理人 弁理士 大貫進介 阜Ｊ図 、４７２図
Claims (1)
- 【特許請求の範囲】 ソースがともに共通の定電流源（Ｑ１）に接続され、ド
レインがそれぞれ第２および第１の出力端（ＤＰ、ＤＮ
）に接続された、第１の差動対をなす第１および第２の
電界効果トランジスタ（Ｑ２、Ｑ３）； ソースがともに電源端子（Ｖ＿ｄ＿ｄ）に接続され、ド
レインがそれぞれ前記第１および第２の電界効果トラン
ジスタ（Ｑ２、Ｑ３）のドレインに接続された、第２の
差動対をなす第３および第４の電界効果トランジスタ（
Ｑ６、Ｑ７）； 前記第１の電界効果トランジスタ（Ｑ２）のゲートに接
続され、かつ第１のスイッチ手段（Ｑ９）を介して前記
第２の電界効果トランジスタ（Ｑ３）のゲートに接続さ
れた第１の入力端（ＩＮ）；ならびに 第２のスイッチ手段（Ｑ８）を介して前記第２の電界効
果トランジスタ（Ｑ３）のゲートに接続された第２の入
力端（ＶＸ）； から成り、 前記第３の電界効果トランジスタ（Ｑ６）のゲートが第
３のスイッチ手段（Ｑ４）を介して前記第１の電界効果
トランジスタ（Ｑ２）のドレインに、前記第４の電界効
果トランジスタ（Ｑ７）のゲートが第４のスイッチ手段
（Ｑ５）を介して前記第２の電界効果トランジスタ（Ｑ
３）のドレインに、それぞれ接続され；かつ 前記第２の電界効果トランジスタ（Ｑ３）のドレインが
第１のコンデンサ（Ｃ１）を介して前記第３の電界効果
トランジスタ（Ｑ６）のゲートに、前記第１の電界効果
トランジスタ（Ｑ２）のドレインが第２のコンデンサ（
Ｃ２）を介して前記第４の電界効果トランジスタ（Ｑ７
）のゲートに、それぞれ正帰還接続された； ことを特徴とするオフセット電圧を補償したラッチング
コンパレータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294510A JPH02142214A (ja) | 1988-11-24 | 1988-11-24 | オフセット電圧を補償したラッチングコンパレータ |
| US07/438,910 US5017805A (en) | 1988-11-24 | 1989-11-17 | Offset cancel latching comparator |
| EP89312182A EP0370814B1 (en) | 1988-11-24 | 1989-11-23 | Offset cancel latching comparator |
| DE68920964T DE68920964T2 (de) | 1988-11-24 | 1989-11-23 | Verriegelungskomparator mit Unterdrückung der Nullpunktabweichung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63294510A JPH02142214A (ja) | 1988-11-24 | 1988-11-24 | オフセット電圧を補償したラッチングコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02142214A true JPH02142214A (ja) | 1990-05-31 |
Family
ID=17808711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294510A Pending JPH02142214A (ja) | 1988-11-24 | 1988-11-24 | オフセット電圧を補償したラッチングコンパレータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5017805A (ja) |
| EP (1) | EP0370814B1 (ja) |
| JP (1) | JPH02142214A (ja) |
| DE (1) | DE68920964T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012205043A (ja) * | 2011-03-25 | 2012-10-22 | Sony Corp | 差動増幅器及びアナログ／デジタル変換器 |
Families Citing this family (16)
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| US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
| JPH03173289A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 最大値／最小値回路 |
| JPH04211508A (ja) * | 1990-06-15 | 1992-08-03 | Toshiba Corp | 積分回路 |
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Citations (2)
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| JPS58218222A (ja) * | 1982-06-12 | 1983-12-19 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
| JPS62269512A (ja) * | 1986-05-19 | 1987-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 電圧比較器 |
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| US3849673A (en) * | 1973-11-09 | 1974-11-19 | Bell Telephone Labor Inc | Compensated igfet flip-flop amplifiers |
| US4247791A (en) * | 1978-04-03 | 1981-01-27 | Rockwell International Corporation | CMOS Memory sense amplifier |
| JPS62252597A (ja) * | 1986-04-24 | 1987-11-04 | Sony Corp | センスアンプ |
| JPS62273694A (ja) * | 1986-05-22 | 1987-11-27 | Sony Corp | センスアンプ |
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1988
- 1988-11-24 JP JP63294510A patent/JPH02142214A/ja active Pending
-
1989
- 1989-11-17 US US07/438,910 patent/US5017805A/en not_active Expired - Fee Related
- 1989-11-23 EP EP89312182A patent/EP0370814B1/en not_active Expired - Lifetime
- 1989-11-23 DE DE68920964T patent/DE68920964T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0370814A3 (en) | 1991-06-12 |
| DE68920964T2 (de) | 1995-09-28 |
| EP0370814A2 (en) | 1990-05-30 |
| EP0370814B1 (en) | 1995-02-01 |
| US5017805A (en) | 1991-05-21 |
| DE68920964D1 (de) | 1995-03-16 |
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