JP2010206356A - Ａｄ変換器及び比較回路 - Google Patents

Abstract

【課題】大振幅の入力信号が入力された後における小振幅入力に対する応答特性を向上させ、かつ、消費電力を低減することができるＡＤ変換器及び比較回路を提供する。
【解決手段】コンパレータ１８の前段に設けられたプリアンプ１７は、ソースがそれぞれ異なる電流源に接続された一対のトランジスタＭＮ１，ＮＭ２と、当該トランジスタＭＮ１，ＮＭ２のソース間に設けられた第１のリセットスイッチＳＷ１とを備える。アンプモードでは、第１のリセットスイッチＳＷ１によりトランジスタＭＮ１，ＮＭ２のソース間を短絡することでトランジスタＭＮ１，ＮＭ２を差動対として用いて差動増幅器を構成する一方、リセットモードでは、第１のリセットスイッチＳＷ１によりトランジスタＭＮ１，ＮＭ２のソース間を開放することでトランジスタＭＮ１，ＮＭ２のそれぞれでソースフォロアを構成する。
【選択図】図４

Description

本発明は、ＡＤ（アナログ−デジタル）変換器及び比較回路に関する。詳しくは、プリアンプを前段に設けたコンパレータを備えるＡＤ変換器及び比較回路に関する。

従来より、入力信号の電圧と基準電圧とを比較して論理レベルの信号を出力する比較回路を備えたＡＤ変換器が広く用いられている。この比較回路には、入力信号の電圧と基準電圧との比較結果に応じた論理レベルの信号を出力するコンパレータに加え、その前段に、入力信号の電圧と基準電圧との差分を増幅するプリアンプが設けられる。

上述したＡＤ変換器では、プリアンプに大振幅信号が入力されると、当該プリアンプが飽和状態になり、どちらか一方に完全に張り付いた状態となる。その飽和状態から小振幅信号が入力されると、プリアンプの増幅処理が飽和状態から始まるため、その応答が遅れてしまう。

そこで、プリアンプでのアンプ（増幅）動作の前にこのプリアンプをリセットし、大振幅の入力信号が入力された後における小振幅入力に対する応答が遅れることを抑制する技術が提案されている。具体的には、プリアンプにリセット動作を行うためのリセットスイッチを設け、このリセットスイッチに入力されるリセット制御クロックに応じて、プリアンプをリセットしている。

例えば、特許文献１の従来技術には、プリアンプを構成する一対のトランジスタのドレイン間にリセットスイッチを設けたＡＤ変換器が開示されている。このＡＤ変換器では、リセットスイッチにある制御信号が入力されたとき、上記一対のトランジスタのドレイン間を短絡させてプリアンプをリセットする。一方、リセットスイッチに他の制御信号が入力されたとき、上記一対のトランジスタのドレイン間を開放してプリアンプのリセットを解除してアンプ動作させる。これにより、ＡＤ変換器では、入力信号に対して出力信号の応答が遅れることなく、プリアンプを高速動作させている。

特開２００９−２１６６７号公報

特許文献１に記載のＡＤ変換器では、一対のトランジスタのドレイン間にリセットスイッチを設けているため、プリアンプの出力インピーダンスに対してリセットスイッチのインピーダンスを十分に小さくする必要がある。リセットスイッチのインピーダンスを小さくするためにはリセットスイッチのチップサイズをある程度大きくする必要がある。しかし、リセットスイッチのチップサイズを大きくすると、プリアンプでの消費電力が増加して、結果的に、ＡＤ変換器の総合的な消費電力が大きくなる。

そこで、本発明は、上述の点に鑑み、大振幅の入力信号が入力された後における小振幅入力に対する応答特性を向上させ、かつ、消費電力を低減することができるＡＤ変換器及び比較回路を提供することを目的とする。

上記目的を達成するために、請求項１に係る発明は、複数の基準電圧と入力信号の電圧とを比較して出力する比較部を備え、前記比較部は、複数のコンパレータと、当該複数のコンパレータの前段に設けられた複数のプリアンプとを備えており、前記プリアンプは、ソースがそれぞれ異なる電流源に接続された一対のトランジスタと、当該トランジスタのソース間に設けられた第１のリセットスイッチとを備え、前記第１のリセットスイッチにより前記ソース間を短絡することで前記一対のトランジスタを差動対として差動増幅器を構成する一方、前記第１のリセットスイッチにより前記ソース間を開放することで前記一対のトランジスタのそれぞれでソースフォロアを構成し、基準電圧と入力信号の電圧とを比較する毎に前記第１のリセットスイッチの短絡動作と開放動作を繰り返して行うＡＤ変換器とした。

また、請求項２に係る発明は、請求項１に記載のＡＤ変換器において、前記一対のトランジスタのドレイン間に第２のリセットスイッチを設け、前記第１のリセットスイッチの短絡動作時に前記第２のリセットスイッチにより前記ドレイン間を開放し、前記第１のリセットスイッチの開放動作時に前記第２のリセットスイッチにより前記ドレイン間を短絡することとした。

また、請求項３に係る発明は、請求項１又は請求項２に記載のＡＤ変換器において、前記プリアンプ間の出力電圧を補間する複数の抵抗を備え、前記複数のコンパレータは、前記プリアンプの出力電圧を入力する第１コンパレータと、前記プリアンプ間の出力電圧を補間した電圧を入力する第２コンパレータとから構成され、前記第２コンパレータの正入力と負入力との間に第３のリセットスイッチを設け、前記第１のリセットスイッチの短絡動作時に前記第３のリセットスイッチにより前記正入力と前記負入力との間を開放し、前記第１のリセットスイッチの開放動作時に前記第３のリセットスイッチにより前記正入力と前記負入力との間を短絡することとした。

また、請求項４に係る発明は、請求項１〜３のいずれか１項に記載のＡＤ変換器において、前記複数のコンパレータの各々は、それぞれのドレインが互いのゲートに接続された一対の第２トランジスタと、各第２トランジスタのドレインにドレインが接続され、ソースがそれぞれ異なる電流源に接続された一対の第３トランジスタと、当該第３トランジスタのソース間に設けられた第４のリセットスイッチとを備え、前記第４のリセットスイッチにより前記第３トランジスタのソース間を短絡することでコンパレータとしての機能を動作させる一方、前記第４のリセットスイッチにより前記第３トランジスタのソース間を開放することでコンパレータとしての機能を停止するようにしており、前記第１のリセットスイッチの短絡動作時に前記第４のリセットスイッチにより前記第３トランジスタのソース間を短絡し、前記第１のリセットスイッチの開放動作時に前記第４のリセットスイッチにより前記第３トランジスタのソース間を開放することとした。

また、請求項５に係る発明は、コンパレータと、当該コンパレータの前段に設けられた複数のプリアンプとを備え、前記プリアンプは、ソースがそれぞれ異なる電流源に接続された一対のトランジスタと、当該トランジスタのソース間に設けられた第１のリセットスイッチとを備え、前記第１のリセットスイッチにより前記ソース間を短絡することで前記一対のトランジスタを差動対として差動増幅器を構成する一方、前記第１のリセットスイッチにより前記ソース間を開放することで前記一対のトランジスタのそれぞれでソースフォロアを構成し、基準電圧と入力信号の電圧とを比較する毎に前記第１のリセットスイッチの短絡と開放を繰り返して行う比較回路とした。

また、請求項６に記載の発明は、請求項５に記載の比較回路において、前記一対のトランジスタのドレイン間に第２のリセットスイッチを設け、前記第１のリセットスイッチの短絡動作時に前記第２のリセットスイッチにより前記ドレイン間を開放し、前記第１のリセットスイッチの開放動作時に前記第２のリセットスイッチにより前記ドレイン間を短絡することとした。

また、請求項７に記載の発明は、請求項５又は請求項６に記載の比較回路において、前記コンパレータは、それぞれのドレインが互いのゲートに接続された一対の第２トランジスタと、各第２トランジスタのドレインにドレインが接続され、ソースがそれぞれ異なる電流源に接続された一対の第３トランジスタと、当該第３トランジスタのソース間に設けられた第４のリセットスイッチとを備え、前記第４のリセットスイッチにより前記第３トランジスタのソース間を短絡することでコンパレータとしての機能を動作させる一方、前記第４のリセットスイッチにより前記第３トランジスタのソース間を開放することでコンパレータとしての機能を停止するようにしており、前記第１のリセットスイッチの短絡動作時に前記第３のリセットスイッチにより前記第３トランジスタのソース間を短絡し、前記第１のリセットスイッチの開放動作時に前記第３のリセットスイッチにより前記第３トランジスタのソース間を開放することとした。

本発明のＡＤ変換器及び比較回路によれば、プリアンプは、ソースがそれぞれ異なる電流源に接続された一対のトランジスタと、当該トランジスタのソース間に設けられた第１のリセットスイッチとを備えている。また、第１のリセットスイッチを短絡することで一対のトランジスタを差動対として差動増幅器を構成する一方、第１のリセットスイッチを開放することで一対のトランジスタのそれぞれでソースフォロアを構成している。さらに、基準電圧と入力信号の電圧とを比較する毎に第１のリセットスイッチの短絡動作と開放動作を繰り返して行うようにしている。これにより、大振幅入力後の小振幅入力特性の応答速度をさらに高速化することができ、かつ、消費電力を低減することができる。

本発明の第１の実施形態に係るＡＤ変換器の概略構成を示す図である。 本発明の第１の実施形態に係る比較回路の概略構成を示す図である。 本発明の第１の実施形態に係るＡＤ変換器の動作概要を示す図である。 （ａ）は従来のプリアンプの回路構成を示す図、（ｂ）は本発明の第１の実施形態におけるプリアンプの回路構成を示す図である。 本発明の第１の実施形態に係るコンパレータの変換特性を示す図である。 本発明の第１の実施形態に係るコンパレータの回路構成を示す図である。 本発明の第２の実施形態に係る比較回路の概略構成を示す図である。 本発明の第２の実施形態に係るプリアンプの回路構成を示す図である。 本発明の第３の実施形態に係る比較回路の概略構成を示す図である。 本発明の第３の実施形態に係るコンパレータの回路構成を示す図である。 本発明の第４の実施形態に係るＡＤ変換器の概略構成を示す図である。 本発明の第４の実施形態に係る比較部の概略構成を示す図である。

以下、発明を実施するための形態（以下、「実施形態」とする）を説明する。

本実施形態に係るＡＤ変換器は、アナログ信号をデジタル信号に変換するものであり、複数の基準電圧と入力信号の電圧とを比較して出力する比較部を備えている。また、比較部は、複数の比較回路を備えて構成されており、この比較回路は、コンパレータと、当該コンパレータの前段に設けられたプリアンプとを備えている。

プリアンプは、ソースがそれぞれ異なる電流源に接続された一対のトランジスタと、当該トランジスタのソース間に設けられた第１のリセットスイッチとを備えて構成されている。第１のリセットスイッチにより前記トランジスタのソース間を短絡することでプリアンプは一対のトランジスタを差動対として差動増幅器を構成する。一方で、第１のリセットスイッチにより前記トランジスタのソース間を開放することでプリアンプは一対のトランジスタのそれぞれでソースフォロアを構成する。そして、本実施形態に係る比較回路では、基準電圧と入力信号の電圧とを比較する毎に第１のリセットスイッチの短絡動作と開放動作を繰り返して行うようにしている。

従って、リセット動作時にはプリアンプは一対のソースフォロアを構成し、入力信号の増幅が行われず、一対のトランジスタのドレインには一定の電圧が出力されることになる。すなわち、プリアンプの出力はその動作点の電圧Ｖｃｏｍとなる。この電圧Ｖｃｏｍは、例えば、トランジスタのドレイン側に接続された負荷を抵抗Ｒ_Ｌとし、電流原の電流値を０．５Ｉｃｃすると、プリアンプの動作点として最適な電圧Ｖｃｏｍ＝Ｒ_Ｌ * ０．５Ｉｃｃとなり、増幅時には速やかに差動増幅回路して機能する。

その結果、出力信号の応答の遅延を抑制することができ、大振幅入力後の小振幅入力特性の応答速度を高速化することができる。

しかも、従来のようにプリアンプの出力間にリセットスイッチを設けるものではないことから、プリアンプの出力インピーダンスとの関係を考慮する必要がない。そのため、リセットスイッチをトランジスタで構成したときに、トランジスタのチップサイズを大きくする必要が無く、回路面積の増大や消費電力の増加を抑制することが可能となる。

また、本実施形態に係るＡＤ変換器は、プリアンプを構成する一対のトランジスタのドレイン間に、第２のリセットスイッチを設けている。第１のリセットスイッチの短絡動作時に第２のリセットスイッチの開放動作を行う一方、第１のリセットスイッチの開放動作時に第２のリセットスイッチの短絡動作を行う。

プリアンプのリセット動作時に第２のリセットスイッチの短絡動作によって一対のトランジスタのドレイン間が短絡されるため、プリアンプのリセットをさらに高速に行うことができ、大振幅入力後の小振幅入力特性の応答速度をさらに高速化することができる。

しかも、プリアンプのリセット動作時には第１のリセットスイッチが開放されてソースフォロアが構成されることから、一対のトランジスタのドレイン間を第２のリセットスイッチで短絡しても、第２のリセットスイッチにはほとんど電流が流れない。そのため、従来のプリアンプに比べ、消費電力の増加も抑制できる。

また、プリアンプ間の出力電圧を補間する複数の抵抗を設けて、ＡＤ変換器を抵抗補間型で構成する場合、複数のコンパレータは、プリアンプの出力電圧を入力する第１コンパレータと、プリアンプ間の出力電圧を補間した電圧を入力する第２コンパレータとから構成されることになる。

第１コンパレータには、プリアンプの出力に第２のリセットスイッチが設けられるため、その正入力と負入力との間にリセットスイッチが存在する。一方で、第２コンパレータの正入力と負入力との間にリセットスイッチが存在しない。

そこで、第２コンパレータの正入力と負入力との間に第３のリセットスイッチを設ける。そして、第１のリセットスイッチの開放動作時に第３のリセットスイッチにより第２コンパレータの正入力と負入力との間を短絡してコンパレータをリセットする。一方、第１のリセットスイッチの短絡動作時に第３のリセットスイッチにより第２コンパレータの正入力と負入力との間を開放してコンパレータとして動作させる。

第１及び第２コンパレータは、それぞれのドレインが互いのゲートに接続された一対の第２トランジスタと、各第２トランジスタのドレインにドレインが接続され、ソースがそれぞれ異なる電流源に接続された一対の第３トランジスタを設けている。また、コンパレータを構成する第３トランジスタのソース間に第４のリセットスイッチを設けている。

第４のリセットスイッチを短絡することでコンパレータとしての機能を動作させる一方、第４のリセットスイッチを開放することでコンパレータとしての機能を停止させるようにしている。そして、プリアンプに設けられた第１のリセットスイッチの短絡動作時に第４のリセットスイッチを短絡動作させ、第１のリセットスイッチの開放動作時に第４のリセットスイッチを開放動作させるようにしている。

このようにコンパレータを構成することで、プリアンプと同様に入力信号に対する出力信号の応答遅延を抑制することができる。しかも、第４のリセットスイッチをトランジスタで構成した場合にも、コンパレータの出力インピーダンスに応じてトランジスタのチップサイズを大きくする必要が無く、回路面積の増大や消費電力の増加を抑制することが可能となる。

以下、発明のいくつかの実施形態を図面に基づいてさらに詳細に説明する。なお、説明は以下の順番で行うこととする。
１．第１の実施形態（第１のリセットスイッチを有する比較回路を備えたＡＤ変換器）
２．第２の実施形態（第１及び第２のリセットスイッチを有する比較回路を備えたＡＤ変換器）
３．第３の実施形態（第４のリセットスイッチを有する比較回路を備えたＡＤ変換器）
４．第４の実施形態（第３のリセットスイッチを有する比較回路を備えたＡＤ変換器）

［１．第１の実施形態］

以下、本発明の第１の実施形態に係るＡＤ変換器について図面を参照して具体的に説明する。図１は第１の実施形態に係るＡＤ変換器の概略構成を示す図、図２は第１の実施形態に係る比較回路の概略構成を示す図、図３は第１の実施形態に係るＡＤ変換器の動作概要を示す図である。

図１に示すように、本実施形態に係るＡＤ変換器１は、サンプルホールド（Ｔ／Ｈ）回路１１、基準電圧発生回路１２、比較部１３、エンコーダ１４及びタイミング発生器１５を有する構成となっている。また、比較部１３は複数の比較回路１６を有している。

サンプルホールド回路１１は、タイミング発生器１５から出力されるサンプルホールド制御クロックＣＫＴＨに基づいて、入力されるアナログ信号（入力アナログ信号）の電圧Ｖinをサンプリングし、そのサンプル値を一定期間ホールドし、このホールドした電圧（以下、「ホールド電圧」と呼ぶ。）Ｖhとして出力する。

例えば、図３（ａ），（ｂ）に示すように、サンプルホールド制御クロックＣＫＴＨがＨレベルのときにサンプルホールド回路１１はトラックモード（Track-mode）となって、サンプルホールド回路１１に入力されたアナログ信号電圧Ｖinをそのまま出力する。一方、サンプルホールド制御クロックＣＫＴＨがＬレベルのときにサンプルホールド回路１１はホールドモード（Hold-mode）となる。このとき、サンプルホールド回路１１に入力されたアナログ信号電圧Ｖinの電圧レベルをホールドし、このホールドした電圧（ホールド電圧）Ｖhを出力する。

基準電圧発生回路１２は、直列に接続された複数の分圧用抵抗（ラダー抵抗）から構成され、これらの分圧用抵抗により所定電圧（ＶＲＴ−ＶＲＢ間の電圧）を分圧し、電圧が異なる複数の基準電圧Ｖrefを発生する。

比較回路１６は、図２に示すように、コンパレータ１８と、このコンパレータ１８の前段に設けられたプリアンプ１７とを備えて構成されている。なお、１つのコンパレータ１８に対して直列に接続した複数段のプリアンプ１７を設けるようにしてもよい。

プリアンプ１７は、ホールド電圧Ｖhを増幅させるものであり、後述するように、一対のトランジスタＭＮ１，ＭＮ２と、この一対のトランジスタＭＮ１，ＭＮ２のソース間に設けられた第１のリセットスイッチＳＷ１とを備えて構成されている。

プリアンプ１７の第１入力端（正相入力ＶＩＮ）には、サンプルホールド回路１１のホールド電圧Ｖhが入力される。一方、プリアンプ１７の第２入力端（逆相入力ＸＶＩＮ）には、基準電圧発生回路１２が発生する複数の基準電圧Ｖrefが入力される。

また、第１のリセットスイッチＳＷ１には、タイミング発生器１５により発生される後述するリセット制御クロックＸＣＫＲが入力される。そして、第１のリセットスイッチＳＷ１は、リセット制御クロックＸＣＫＲに応じて、一対のトランジスタのソース間を短絡したり、開放したりする。これにより、プリアンプ１７は、アンプモード（Amp-mode）時には差動対として差動増幅器を構成し、リセットモード（Reset-mode）時には一対のソースフォロアを構成する。

コンパレータ１８は、例えば、図３（ｅ），（ｆ）に示すように、タイミング発生器１５から出力される後述するラッチ制御クロックＣＫＭＣＬの立ち上がりエッジで比較モード（Latch-mode）になってプリアンプ１７の出力に応じた比較結果をラッチして出力する。また、コンパレータ１８はリセットモード（Reset-mode）時にリセットされ、ラッチ状態が解除される。

エンコーダ１４は、コンパレータ１８による比較結果に基づいたエンコードを行って、入力信号の電圧Ｖinをホールドしたホールド電圧Ｖhに対応するデジタル信号Ｄ（０）〜Ｄ（ｎ−１）を出力するものである。また、タイミング発生器１５は、マスタクロックＭＣＬＫを入力し、上述した所定周期の制御クロックＣＫＴＨ，ＸＣＫＲ，ＣＫＭＣＬを出力する。

以下、本実施形態に係る比較回路１６の回路構成をさらに具体的に説明する。
まず、プリアンプ１７の回路構成について説明し、続いてコンパレータ１８の回路構成について説明する。

［１．１．プリアンプの回路構成］
プリアンプの回路構成の一例について図面を参照して具体的に説明する。図４（ａ）はプリアンプ１７に相当する従来のプリアンプ１０７の回路構成を示す図、図４（ｂ）は本実施形態に係るプリアンプ１７の回路構成を示す図である。

［１．１．１．従来のプリアンプ１０７の回路構成］
まず、従来のプリアンプの回路構成について説明する。図４（ａ）に示すように、プリアンプ１７に相当する従来のプリアンプ１０７は、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２により構成される一対のトランジスタを備えている。一方のＮＭＯＳトランジスタＭＮ１０１のドレインは負荷抵抗Ｒ_Ｌを介して電源電位ＶＤＤに接続され、他方のＮＭＯＳトランジスタＭＮ１０２のドレインは負荷抵抗Ｒ_Ｌを介して電源電位ＶＤＤに接続されている。

ＮＭＯＳトランジスタＭＮ１０１のソースとＮＭＯＳトランジスタＭＮ１０２のソースは共通の定電流源Ｉ１００を介して基準電位ＶＳＳに接続されている。また、一対のトランジスタのドレイン間、すなわち、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２のドレイン間には、第１のリセットスイッチＳＷ１に相当するリセットスイッチＳＷ１００が設けられている。このリセットスイッチＳＷ１００はＰＭＯＳトランジスタＭＰ１０１により構成される。

リセットスイッチＳＷ１００には、リセット制御クロックＸＣＫＲが入力される。例えば、リセットスイッチＳＷ１００に、Ｌレベルのリセット制御クロックＸＣＫＲが入力されると、リセットスイッチＳＷ１００はリセットモードとなり、一対のトランジスタＭＮ１０１，ＭＮ１０２のソース間を短絡する。一方、リセットスイッチＳＷ１００に、Ｈレベルのリセット制御クロックＸＣＫＲが入力されると、リセットスイッチＳＷ１００はアンプモードとなり、一対のトランジスタＭＮ１０１，ＭＮ１０２のソース間を開放する。

上述のとおり、リセットスイッチＳＷ１００は一対のトランジスタＭＮ１０１，ＭＮ１０２のドレイン間に設けられ、かつ、一対のトランジスタのドレインはそれぞれ負荷抵抗Ｒ_Ｌを介して電源電位ＶＤＤに接続されている。

ＰＭＯＳトランジスタは電子の移動度が小さいため、リセットスイッチＳＷ１００をＰＭＯＳトランジスタで構成すると、そのチップサイズをある程度大きくしなければ短絡動作時のインピーダンス（ＯＮ抵抗）を小さくすることができない。プリアンプ１０７において、大振幅の入力信号が入力されて生じたオフセットをキャンセルするリセット動作を高速に行うためには、リセットスイッチＳＷ１００の短絡動作時のインピーダンスを負荷抵抗Ｒ_Ｌよりも十分小さくする必要がある。

従って、リセットスイッチＳＷ１００をＰＭＯＳトランジスタＭＰ１０１により構成することで、リセットスイッチＳＷ１００のチップサイズがかなり大きくなってしまう。これにより、プリアンプ１０７の消費電力が大きくなってしまい、ＡＤ変換器として総合的に消費電力が大きくなってしまう。

かかる問題を解決するために、本実施形態では、以下に説明するように、一対のトランジスタＭＮ１，ＭＮ２のソース間に第１のリセットスイッチＳＷ１を設け、しかも第１のリセットスイッチＳＷ１をＮＭＯＳトランジスタＭＮ３により構成している。

［１．１．２．プリアンプ１７の回路構成］
本実施形態のプリアンプ１７は、図４（ｂ）に示すように、ＮＭＯＳトランジスタＭＮ１，ＭＮ２により構成される一対のトランジスタを備えている。一方のＮＭＯＳトランジスタＭＮ１のドレインは負荷抵抗Ｒ_Ｌを介して電源電位ＶＤＤに接続され、そのソースは定電流源Ｉ１を介して基準電位ＶＳＳに接続されている。また、他方のＮＭＯＳトランジスタＭＮ２のドレインは負荷抵抗Ｒ_Ｌを介して電源電位ＶＤＤに接続され、そのソースは上述の定電流源Ｉ１とは異なる定電流源Ｉ２を介して基準電位ＶＳＳに接続されている。なお、定電流源Ｉ１，Ｉ２の電流値はそれぞれ同一（ここでは、０．５Ｉｃｃ）である。

一方のＮＭＯＳトランジスタＭＮ１のゲートは、プリアンプ１７の第１入力端（正相入力ＶＩＮ）として機能し、このゲートには、サンプルホールド回路１１から出力されるホールド電圧Ｖhが入力される。他方のＮＭＯＳトランジスタＭＮ２のゲートは、プリアンプ１７の第２入力端（逆相入力ＸＶＩＮ）として機能し、このゲートには、基準電圧発生回路１２により発生される基準電圧Ｖrefが入力される。

さらに、プリアンプ１７は、一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース間に第１のリセットスイッチＳＷ１を設けている。この第１のリセットスイッチＳＷ１は、ＮＭＯＳトランジスタＭＮ３により構成されている。

第１のリセットスイッチＳＷ１には、リセット制御クロックＸＣＫＲが入力される。例えば、サンプルホールド回路１１がトラッキングモードのとき（図３（ｂ）参照）、第１のリセットスイッチＳＷ１には、Ｌレベルのリセット制御クロックＸＣＫＲが入力される（図３（ｃ）参照）。このとき、プリアンプ１７はリセットモードとなり、第１のリセットスイッチＳＷ１によりＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース間が開放される。これにより、プリアンプ１７はＮＭＯＳトランジスタＭＮ１と定電流源Ｉ１とを備えた第１のソースフォロアと、ＮＭＯＳトランジスタＭＮ２と定電流源Ｉ２とを備えた第２のソースフォロアとを構成する。

一方、サンプルホールド回路１１がホールドモードのとき（図３（ｂ）参照）、第１のリセットスイッチＳＷ１には、Ｈレベルのリセット制御クロックＸＣＫＲが入力される（図３（ｃ）参照）。このとき、プリアンプ１７はアンプモードとなり、第１のリセットスイッチＳＷ１により一対のトランジスタＭＮ１，ＭＮ２のソース間が短絡される。これにより、プリアンプ１７は差動増幅器を構成する。

上述のとおり、プリアンプ１７では、一対のトランジスタＭＮ１，ＭＮ２のソース間に第１のリセットスイッチＳＷ１を設け、リセットモード時には一対のトランジスタＭＮ１，ＭＮ２のソース間を開放するようにしている。これにより、プリアンプ１７では、大振幅入力後の小振幅入力特性の応答速度を高速化している。

ここで、図５を参照して、従来のプリアンプ１０７と本実施形態のプリアンプ１７の特性を比較する。なお、図５の横軸は時間軸である。

従来のプリアンプ１０７では、図５（ｂ）に示すように、ＡポイントからＢポイントまでのタイミングで、大振幅の信号が入力されると飽和し、張り付いた状態となる。従来のプリアンプ１０７は、その後Ｂポイントのタイミングで、次の入力信号が入力されると、一方に張り付いた状態から次の入力信号に対する応答が始まるが、Ｃポイントのタイミングでは、次の入力信号に対する応答が完了していない。そのため、図５（ｄ）に示すように、コンパレータからの出力は、Ｈレベルとなったままとなり、誤った信号を出力してしまう。

一方、本実施形態のプリアンプ１７では、図５（ａ）に示すように、リセットモード時にリセット制御信号ＸＣＫＲに応じてリセットされることから、ＡポイントからＢポイントまでのタイミングでは一定電圧（電圧Ｖｒｅｆ）となる。プリアンプ１７は、その後Ｂポイントのタイミングで、次の入力信号（ホールド電圧Ｖｈ）が入力されると、その信号に応じた応答が電圧Ｖｒｅｆから始まることから、Ｃポイントのタイミングでは、図５（ｆ）に示すように、次の入力信号に対する応答が完了する。このように、プリアンプ１７では、大振幅の信号が入力された場合であっても、次の入力信号に対する応答が遅延することを抑制している。

また、プリアンプ１７では、リセットモード時において、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース間が開放され、プリアンプ１７が一対のソースフォロアとして機能する。そのため、一対のトランジスタＭＮ１，ＭＮ２のドレインから入力信号が増幅されて出力されず、一対のトランジスタＭＮ１，ＭＮ２のドレインはコモン出力（Ｖｃｏｍ）となりプリアンプの動作点として最適な電圧Ｖｃｏｍ＝Ｒ_Ｌ×０．５Ｉｃｃとなる。従って、プリアンプ１７は、アンプモード時には速やかに差動増幅器として機能することになる。

また、第１のリセットスイッチＳＷ１をＮＭＯＳトランジスタＭＮ３により構成しているため、従来のようにＰＭＯＳトランジスタを用いる場合に比べてチップサイズが大きくならない。しかも、第１のリセットスイッチＳＷ１は一対のトランジスタＭＮ１，ＭＮ２のドレイン間に接続されていないため、リセットモード時の第１のリセットスイッチＳＷ１のインピーダンス（トランジスタＭＮ３のＯＮ抵抗）を考慮する必要がない。

なお、従来のプリアンプでは入力のドレイン側にカスコードトランジスタを接続し、ソース側にリセットスイッチを設けたものもあるが、近年のナノＣＭＯＳ回路では低電圧のために不適である。一方、本実施形態のプリアンプ１７では一対のトランジスタＭＮ１，ＭＮ２のドレイン側にカスコードトランジスタを接続する必要がないことから低電圧化に適しており、ナノＣＭＯＳ回路での適用が容易である。

［２．コンパレータの回路構成］
次に、コンパレータ１８の回路構成の一例について図面を参照して具体的に説明する。図６は本実施形態に係るコンパレータ１８の回路構成を示す図である。

図６に示すように、コンパレータ１８は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２により構成される一対の第２トランジスタと、ＮＭＯＳトランジスタＭＮ４，ＭＮ５により構成される一対の第３トランジスタとを備えている。このコンパレータ１８は、カスコード接続されたＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４と、同じくカスコード接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ５との組からなる差動対を構成している。

差動対の一方を構成するＰＭＯＳトランジスタＭＰ１のソースは電源電位ＶＤＤに接続され、そのドレインはＮＭＯＳトランジスタＭＮ４のドレインに接続されている。また、差動対の他方を構成するＰＭＯＳトランジスタＭＰ２のソースは電源電位ＶＤＤに接続され、そのドレインはＮＭＯＳトランジスタＭＮ５のドレインに接続されている。また、ＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５のソースは、共通する定電流源Ｉ３を介して基準電位ＶＳＳに接続されている。

また、一対の第２トランジスタを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２のそれぞれのドレインは、互いのゲートに接続されている。ＮＭＯＳトランジスタＭＮ４のゲートには、プリアンプ１７の出力電圧Ｖｏｐが入力され、ＮＭＯＳトランジスタＭＮ５のゲートには、プリアンプ１７の出力電圧Ｖｏｎが入力される。

また、一対の第３トランジスタのドレイン間には第５のリセットスイッチＳＷ５としてのＰＭＯＳトランジスタＭＰ３が設けられている。すなわち、第５のリセットスイッチＳＷ５は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ４の接続点であるカスコード接続部と、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ５のカスコード接続部との間に設けられている。

この第５のリセットスイッチＳＷ５には、ラッチ制御クロックＣＫＭＣＬが入力される。そして、リセットモード時には第５のリセットスイッチＳＷ５によりＮＭＯＳトランジスタＭＮ４，ＭＮ５のドレイン間が短絡されて、コンパレータ１８がリセット状態になる。一方、ラッチモード時には第５のリセットスイッチＳＷ５によりＮＭＯＳトランジスタＭＮ４，ＭＮ５のドレイン間が開放されて、コンパレータ１８は、プリアンプ１７の出力電圧Ｖｏｐ，Ｖｏｎとを比較して、当該比較結果に応じた論理レベルの信号が出力される。

以上のように、本実施形態に係るＡＤ変換器１によれば、プリアンプ１７を構成する一対のトランジスタＭＮ１，ＭＮ２のソース間に第１のリセットスイッチＳＷ１を設け、リセット制御クロックＸＣＫＲに応じて一対のトランジスタＭＮ１，ＭＮ２のソース間を短絡したり、開放したりしている。これにより、大振幅の入力信号が入力された後における小振幅入力特性をさらに向上させ、より高速な回路動作を可能となり、しかも、ＡＤ変換器の総合的な消費電力を低減している。

［２．第２の実施形態］
次に、第２の実施形態に係るＡＤ変換器について説明する。第２の実施形態に係るＡＤ変換器の比較回路は、リセット動作をさらに高速にするものであり、プリアンプを構成する一対のトランジスタＭＮ１，ＭＮ２のドレイン間に第２のリセットスイッチＳＷ２を設けるようにしたものである。図７に第２の実施形態に係る比較回路２６の回路構成を示し、図８に第２の実施形態に係るプリアンプ２７の回路構成を示す。なお、上述したプリアンプ１７と同様のものは同一の符号を付して説明を省略する。

第２の実施形態に係る比較回路２６は、図７に示すように、プリアンプ２７とコンパレータ１８を備えて構成されている。

プリアンプのゲインＧａｉｎは、トランスコンダクタンス（ｇｍ）×負荷抵抗（Ｒ_Ｌ）であるため、リセット動作を高速にするためには負荷抵抗（Ｒ_Ｌ）を小さくする必要がある。ところが、負荷抵抗（Ｒ_Ｌ）を小さくすることは、変換精度にも関わるため設計の複雑さが発生する。

そこで、第２の実施形態に係るプリアンプ２７は、上述したプリアンプ１７に対してさらに第２のリセットスイッチＳＷ２を設けるようにしている。すなわち、図８に示すように、プリアンプ２７では、一対のトランジスタＭＮ１，ＭＮ２のソース間に設けられる第１のリセットスイッチＳＷ１に加え、そのドレイン間に第２のリセットスイッチＳＷ２としてＰＭＯＳトランジスタＭＰ４が設けられている。

第２のリセットスイッチＳＷ２には、リセット制御クロックＸＣＫＲが入力され、このリセット制御クロックＸＣＫＲに応じて一対のトランジスタＭＮ１，ＭＮ２のドレイン間が短絡されたり、開放されたりする。

ＮＭＯＳトランジスタＭＮ１，ＭＮ２のドレイン間を短絡することで、プリアンプ２７のリセット動作を高速にし、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のドレイン間を開放することで、プリアンプ２７のアンプ動作を行わせている。

第２の実施形態に係るプリアンプ２７では、第１のリセットスイッチＳＷ１が設けられていることから、第２のリセットスイッチＳＷ２としてのＰＭＯＳトランジスタＭＰ４のチップサイズをかなり小さくすることができる。

すなわち、第１のリセットスイッチＳＷ１がない場合には、リセットモード時でも、プリアンプ２７は差動増幅器として機能しているため入力信号を、常に増幅しながら出力することになる。そのため、第２のリセットスイッチＳＷ２に対して入力信号の周波数よりも広帯域な周波数特性が要求され、第２のリセットスイッチＳＷ２のインピーダンスを小さくすることが必要になる。一方、第２の実施形態に係るプリアンプ２７では、リセットモード時には、一対のソースフォロアとして機能しているため、入力信号に対する応答は、入力トランジスタのドレイン側に出力されることなく、ソース側に出力される。これにより、入力信号の周波数に関係なく、第２のリセットスイッチＳＷ２を設定することができるため、第３のリセットスイッチのチップサイズを小さくすることができる。

以上説明したように、第２の実施形態に係るＡＤ変換器によれば、リセット動作をさらに高速にすることができる。

［３．第３の実施形態］
次に、本発明の第３の実施形態に係るＡＤ変換器について説明する。この第３の実施形態に係るＡＤ変換器の比較回路は、リセット動作をさらに高速にするものであり、コンパレータを構成する一対の第３トランジスタのソース間に第４のリセットスイッチＳＷ４を設けるようにしたものである。本発明の第３の実施形態に係る比較回路３６は、図９に示すように、プリアンプ１７とコンパレータ２８を備えて構成されている。なお、プリアンプは第１の実施形態のプリアンプ１７と同様の構成であるが、第２の実施形態のプリアンプ２７と同様の構成としてもよい。

以下、第３の実施形態に係る比較回路３６を構成するコンパレータ２８の回路構成を具体的に説明する。図１０は、本実施形態に係るコンパレータ２８の回路構成を示す図である。なお、上述したコンパレータ１８と同様の箇所は同一の符号を付して説明を省略する。

コンパレータ２８は、一対のＮＭＯＳトランジスタＭＮ４，ＭＮ５のドレイン間に設けられる第５のリセットスイッチＳＷ５に加え、さらに第４のリセットスイッチＳＷ４を設けるようにしたものである。具体的には、コンパレータ２８では、図１０に示すように、一対のＮＭＯＳトランジスタＭＮ４，ＭＮ５のソース間に第４のリセットスイッチＳＷ４としてＮＭＯＳトランジスタＭＮ６が接続されている。

第４のリセットスイッチＳＷ４には、ラッチ制御クロックＣＫＭＣＬが入力され、このリセット制御クロックＣＫＭＣＬに応じて一対のトランジスタＭＮ４，ＭＮ５のソース間が短絡されたり、開放されたりする。

一対のトランジスタＭＮ４，ＭＮ５のソース間を短絡することで、コンパレータ２８のリセット動作をさらに高速にし、ＮＭＯＳトランジスタＭＮ４，ＭＮ５のソース間を開放することで、コンパレータ２８の比較動作を行わせている。なお、第４のリセットスイッチＳＷ４によるリセット動作の高速化は、第１のリセットスイッチＳＷ１によるリセット動作の高速化と同様の原理であり、これにより、消費電力の増加や実装面積の増加を抑制することができる。

以上説明したように、一対のＮＭＯＳトランジスタＭＮ４，ＭＮ５のソース間に第４のリセットスイッチＳＷ４を設けるようにしたので、大振幅入力後の小振幅入力特性の応答速度をさらに高速化することができる。

［４．第４の実施形態］
本発明の第４の実施形態に係るＡＤ変換器は、比較部をプリアンプ、補間回路及びコンパレータを備えて構成するようにしたものであり、補間回路により各プリアンプの出力電圧を補間するようにして、プリアンプの数を低減させたものである。

以下、第４の実施の形態に係るＡＤ変換器１´について図面を参照して具体的に説明する。図１１は第４の実施形態に係るＡＤ変換器の概略構成を示す図、図１２は第４の実施形態に係る比較部の概略構成を示す図、図１３は第４の実施形態に係るプリアンプの回路構成を示す図である。

図１１に示すように、本実施形態に係るＡＤ変換器１´は、サンプルホールド回路１１、基準電圧発生回路１２、比較部２３、エンコーダ２４及びタイミング発生器１５を有する構成となっている。また、比較部２３は、プリアンプ２７、補間回路１９及びコンパレータ２８を複数有している。なお、サンプルホールド回路１１、基準電圧発生回路１２及びタイミング発生器１５は第１の実施形態と同様の構成であり、ここでは説明を省略する。また、サンプルホールド回路１１、比較部２３、エンコーダ２４及びタイミング発生器１５を制御する各制御クロックＣＫＴＨ，ＸＣＫＲ，ＣＫＭＣＬについても、上述の実施形態と同様であり、ここでは説明を省略する。なお、コンパレータは第３の実施形態のコンパレータ２８と同様の構成であるが、第１の実施形態のコンパレータ１８と同様の構成としてもよい。

補間回路１９は、プリアンプ２７の出力電圧間を補間した補間電圧を生成する複数の抵抗Ｒａ（以下、「補間抵抗Ｒａ」という。）を有している。すなわち、入力する基準電圧Ｖrefのレベルが互いに連続（以下、単に「互いに近接」と呼ぶ。）するプリアンプ２７の出力部間それぞれに、各出力部と補間抵抗Ｒａを介して接続される補間ノードを設ける。これにより、互いに近接する２つのプリアンプ１７の出力電圧を補間した補間電圧がそれぞれの補間ノードから出力される。

プリアンプ２７の出力は、正相出力と逆相出力からなる差動出力であり、プリアンプ２７の出力部間の補間は、正相出力同士及び逆相出力同士で行われる。従って、補間回路１９が生成する補間電圧は、プリアンプ２７の正相出力の正相補間電圧と、プリアンプ２７の逆相出力の逆相補間電圧とが含まれる差動補間電圧となる。

ところで、補間部の応答は、補間ノードにリセットスイッチＳＷが設けられていない場合には、補間抵抗Ｒａとその負荷容量に依存する。そのため、補間ノードの応答が遅れてしまいＡＤ変換の精度の悪化を招いてしまう。

そこで、本実施形態に係る補間回路１９では、図１２に示すように、補間ノードに第３のリセットスイッチＳＷ３を設けている。すなわち、複数のコンパレータ２８のうち補間ノードに接続された第２コンパレータ２８Ｂの前段に第３のリセットスイッチＳＷ３を設けて、補間ノードの応答を高速にしている。なお、プリアンプ２７の出力電圧が入力される第１コンパレータ２８Ａの前段（プリアンプ２７内）には上述したように第２のリセットスイッチＳＷ２が設けられており、応答の高速化が図られている。

第２及び第３のリセットスイッチＳＷ２，ＳＷ３は、サンプルホールド回路１１がトラックモードのときに、短絡動作するリセットモードとなるようにリセット制御クロックＸＣＫＲの電圧がＬレベルとなる。一方、サンプルホールド回路１１がホールドモードのときに、第２及び第３のリセットスイッチＳＷ２，ＳＷ３が開放動作するアンプモードとなるようにリセット制御クロックＸＣＫＲの電圧がＨレベルとなる。

従って、サンプルホールド回路１１がホールドモードを開始したときに、コンパレータ１８における出力部間の電圧がゼロクロスポイントから入力信号の電圧Ｖinに追従して変化することになる。そのため、第３のリセットスイッチＳＷ３がないときに比べ、大振幅入力後の小振幅入力に対する応答性を向上させることができる。なお、本実施形態においては、一つのプリアンプ２７を複数のコンパレータ２８して比較回路を構成している。

以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。

１，１´ ＡＤ変換器
１１ サンプルホールド回路
１２ 基準電圧発生回路
１３，２３ 比較部
１４，２４ エンコーダ
１５ タイミング発生器
１６ 比較回路
１７，２７ プリアンプ
１８，２８ コンパレータ
２８Ａ 第１コンパレータ
２８Ｂ 第２コンパレータ
１９ 補間回路
ＳＷ１ 第１のリセットスイッチ
ＳＷ２ 第２のリセットスイッチ
ＳＷ３ 第３のリセットスイッチ
ＳＷ４ 第４のリセットスイッチ
ＳＷ５ 第５のリセットスイッチ
Ｒａ 補間抵抗
Ｒ_Ｌ 負荷抵抗

Claims (7)

1. 複数の基準電圧と入力信号の電圧とを比較して出力する比較部を備え、
   前記比較部は、
   複数のコンパレータと、当該複数のコンパレータの前段に設けられた複数のプリアンプとを備えており、
   前記プリアンプは、
   ソースがそれぞれ異なる電流源に接続された一対のトランジスタと、当該トランジスタのソース間に設けられた第１のリセットスイッチとを備え、前記第１のリセットスイッチにより前記ソース間を短絡することで前記一対のトランジスタを差動対として差動増幅器を構成する一方、前記第１のリセットスイッチにより前記ソース間を開放することで前記一対のトランジスタのそれぞれでソースフォロアを構成し、
   基準電圧と入力信号の電圧とを比較する毎に前記第１のリセットスイッチの短絡動作と開放動作を繰り返して行うＡＤ変換器。
2. 前記一対のトランジスタのドレイン間に第２のリセットスイッチを設け、前記第１のリセットスイッチの短絡動作時に前記第２のリセットスイッチにより前記ドレイン間を開放し、前記第１のリセットスイッチの開放動作時に前記第２のリセットスイッチにより前記ドレイン間を短絡する請求項１に記載のＡＤ変換器。
3. 前記プリアンプ間の出力電圧を補間する複数の抵抗を備え、
   前記複数のコンパレータは、前記プリアンプの出力電圧を入力する第１コンパレータと、前記プリアンプ間の出力電圧を補間した電圧を入力する第２コンパレータとから構成され、
   前記第２コンパレータの正入力と負入力との間に第３のリセットスイッチを設け、前記第１のリセットスイッチの短絡動作時に前記第３のリセットスイッチにより前記正入力と前記負入力との間を開放し、前記第１のリセットスイッチの開放動作時に前記第３のリセットスイッチにより前記正入力と前記負入力との間を短絡する請求項１又は２に記載のＡＤ変換器。
4. 前記複数のコンパレータの各々は、
   それぞれのドレインが互いのゲートに接続された一対の第２トランジスタと、各第２トランジスタのドレインにドレインが接続され、ソースがそれぞれ異なる電流源に接続された一対の第３トランジスタと、当該第３トランジスタのソース間に設けられた第４のリセットスイッチとを備え、前記第４のリセットスイッチにより前記第３トランジスタのソース間を短絡することでコンパレータとしての機能を動作させる一方、前記第４のリセットスイッチにより前記第３トランジスタのソース間を開放することでコンパレータとしての機能を停止するようにしており、前記第１のリセットスイッチの短絡動作時に前記第４のリセットスイッチにより前記第３トランジスタのソース間を短絡し、前記第１のリセットスイッチの開放動作時に前記第４のリセットスイッチにより前記第３トランジスタのソース間を開放する請求項１〜３のいずれか１項に記載のＡＤ変換器。
5. コンパレータと、当該コンパレータの前段に設けられた複数のプリアンプとを備え、
   前記プリアンプは、
   ソースがそれぞれ異なる電流源に接続された一対のトランジスタと、当該トランジスタのソース間に設けられた第１のリセットスイッチとを備え、前記第１のリセットスイッチにより前記ソース間を短絡することで前記一対のトランジスタを差動対として差動増幅器を構成する一方、前記第１のリセットスイッチにより前記ソース間を開放することで前記一対のトランジスタのそれぞれでソースフォロアを構成し、基準電圧と入力信号の電圧とを比較する毎に前記第１のリセットスイッチの短絡と開放を繰り返して行う比較回路。
6. 前記一対のトランジスタのドレイン間に第２のリセットスイッチを設け、前記第１のリセットスイッチの短絡動作時に前記第２のリセットスイッチにより前記ドレイン間を開放し、前記第１のリセットスイッチの開放動作時に前記第２のリセットスイッチにより前記ドレイン間を短絡する請求項５に記載の比較回路。
7. 前記コンパレータは、
   それぞれのドレインが互いのゲートに接続された一対の第２トランジスタと、各第２トランジスタのドレインにドレインが接続され、ソースがそれぞれ異なる電流源に接続された一対の第３トランジスタと、当該第３トランジスタのソース間に設けられた第４のリセットスイッチとを備え、前記第４のリセットスイッチにより前記第３トランジスタのソース間を短絡することでコンパレータとしての機能を動作させる一方、前記第４のリセットスイッチにより前記第３トランジスタのソース間を開放することでコンパレータとしての機能を停止するようにしており、前記第１のリセットスイッチの短絡動作時に前記第３のリセットスイッチにより前記第３トランジスタのソース間を短絡し、前記第１のリセットスイッチの開放動作時に前記第３のリセットスイッチにより前記第３トランジスタのソース間を開放する請求項５又は６に記載の比較回路。

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