WO2020090400A1 - 固体撮像素子及び電子機器 - Google Patents
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Abstract
本開示の固体撮像素子は、光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部(2)と、入力端子に画素信号及び閾値信号がそれぞれ入力され、画素信号と閾値信号との差を増幅して差動信号として出力するとともに、入力された第1制御信号(SEN)に基づいて動作停止状態とされるプリアンプ部(13)と、差動信号と比較基準信号との比較を行い比較結果データを出力するコンパレータ部(14)と、プリアンプ部(13)の入力端子をコンパレータ部(14)の入力端子に接続する複数のスイッチング素子を有し、動作停止状態において入力される第2制御信号(STM、SEL1~SEL8)に基づいてスイッチング素子を接続状態とするプリアンプスルー回路(SWGTM、SWT1~SWT8、SWTN、SWS1~SWS8)と、を備えるので、プリアンプ部に要求される特性が緩和できる条件では消費電力を抑制できる。
Description
本開示は、固体撮像素子及び電子機器に関する。
近年、半導体微細加工技術を応用したCMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。
これらの固体撮像素子においては、各画素内に設けられた光電変換素子としてのフォトダイオードにおいて、被写体から入射した光が光電変換され、得られた電荷の量に対応する電圧信号が増幅トランジスタ及び垂直信号線を介して読み出されてコンパレータを有するA/D変換器によりアナログ/ディジタル(A/D)変換されて撮像データとして出力される。
ところで、CMOS等の撮像素子を用いた撮像装置において、逐次変換型のA/D変換を行う場合に、逐次変換型のA/D変換回路に用いられるコンパレータには、電力効率の良いダイナミックコンパレータが用いられるのが一般的である。
しかしながら、ダイナミックコンパレータは、キックバックノイズ量が大きく、撮像素子のように多数のA/D変換回路を用いて同時に動作させる場合には、電源、グランド、リファレンスなどの共通インピーダンスによりストリーキングが発生する虞があった。
ストリーキングを抑制するための技術としては、例えば、特許文献1記載の技術が提案されている。
ストリーキングを抑制するための技術としては、例えば、特許文献1記載の技術が提案されている。
ところで、ダイナミックコンパレータの前段にプリアンプを設け、高分解能を実現しようとする場合には、プリアンプに要求されるリニアリティやノイズ特性は、高い水準となり、これを実現するためのプリアンプは、消費電力が大きなものとなる。
本開示は、このような状況に鑑みてなされたものであり、ダイナミックコンパレータの前段に設けられるプリアンプが不要な場合には、プリアンプの入出力をショート、パワーダウンを行い、ダイナミックコンパレータで直接比較を行うことで、消費電力の低減を図ることが可能な固体撮像素子及び電子機器を提供することを目的としている。
本開示は、このような状況に鑑みてなされたものであり、ダイナミックコンパレータの前段に設けられるプリアンプのリニアリティやノイズ特性および間欠率を使用用途に応じて変更することで、消費電力の低減を図ることが可能な固体撮像素子及び電子機器を提供することを目的としている。
上記目的を達成するために、本開示の固体撮像素子は、光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、入力端子に画素信号及び閾値信号がそれぞれ入力され、画素信号と閾値信号との差を増幅して差動信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、差動信号の比較を行い比較結果データを出力するコンパレータ部と、プリアンプ部の入力端子をコンパレータ部の入力端子に接続する複数のスイッチング素子を有し、動作停止状態において入力される第2制御信号に基づいてスイッチング素子を接続状態とするプリアンプスルー回路と、を備える。
本開示によれば、プリアンプ部は、入力された第1制御信号に基づいて動作停止状態とされ、このとき、プリアンプスルー回路は、動作停止状態において入力される第2制御信号に基づいてスイッチング素子を接続状態とするので、プリアンプ部を用いずにコンパレータ部を動作させることができ、消費電力を抑制できる。
本開示によれば、プリアンプ部に要求されるリニアリティやノイズなどの特性が緩和出来る条件では、プリアンプ部の電流を削減することで消費電力を抑制することができる。また、A/D変換に必要なビット数が少ない条件では変換回数を削減することが出来るため、間欠率を上げることで消費電力を抑制することが出来る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同様の部位には同一の符号を付することにより重複する説明を省略する。
(1)第1実施形態
[電子機器の構成例]
図1は、実施形態における電子機器の一構成例を示すブロック図である。
電子機器100は、大別すると、固体撮像素子1、画像処理部8及び制御部9を備えている。
固体撮像素子1は、画素アレイ部2、行走査回路3、A/D変換部4、タイミング制御部5、列走査回路6及び信号処理部7を備えている。
[電子機器の構成例]
図1は、実施形態における電子機器の一構成例を示すブロック図である。
電子機器100は、大別すると、固体撮像素子1、画像処理部8及び制御部9を備えている。
固体撮像素子1は、画素アレイ部2、行走査回路3、A/D変換部4、タイミング制御部5、列走査回路6及び信号処理部7を備えている。
上記構成において、画素アレイ部2は、複数の走査線と、複数の信号線とが設けられており、各走査線と各信号線の交差部には、それぞれ画素回路が配置されて、二次元格子状に複数の画素回路が設けられている。
行走査回路3は、タイミング制御部5の制御下で、複数の走査線のうちいずれかの走査線をアクティブ状態とし、当該アクティブ状態とした走査線に対応する画素アレイ部2を構成している一行分の画素回路を駆動して画素信号を出力させるものである。
行走査回路3は、タイミング制御部5の制御下で、複数の走査線のうちいずれかの走査線をアクティブ状態とし、当該アクティブ状態とした走査線に対応する画素アレイ部2を構成している一行分の画素回路を駆動して画素信号を出力させるものである。
一方、A/D変換部4は、複数の後述するA/D変換器を有し、入力された画素信号に対応する電圧のA/D変換を行い、画素データを信号処理部7に出力する。
タイミング制御部5は、制御部9の制御下で行走査回路3、A/D変換部4および列走査回路6のそれぞれが動作するタイミングを制御する。
列走査回路6は、タイミング制御部5の制御下で、行走査回路3及びA/D変換部4の動作に同期して動作し、A/D変換部4において信号線ごとにA/D変換されたデータを画素データとして順次信号処理部7に転送する。
列走査回路6は、タイミング制御部5の制御下で、行走査回路3及びA/D変換部4の動作に同期して動作し、A/D変換部4において信号線ごとにA/D変換されたデータを画素データとして順次信号処理部7に転送する。
信号処理部7は、複数の画素データにより構成される画像データに対し自動ゲイン制御、ノイズキャンセル等の処理を行って外部の画像処理部8に出力する。
画像処理部8は、制御部9の制御下で画像データに対し、様々な画像処理を実行する。
この画像処理においては、例えば、デモザイク処理やホワイトバランス処理などが実行される。
そして、画像処理後の画像データは、外部の画像メモリ等の記録装置に送信される。
画像処理部8は、制御部9の制御下で画像データに対し、様々な画像処理を実行する。
この画像処理においては、例えば、デモザイク処理やホワイトバランス処理などが実行される。
そして、画像処理後の画像データは、外部の画像メモリ等の記録装置に送信される。
以上の説明においては、画像処理部8を固体撮像素子1外に配置していたが、この画像処理部8を固体撮像素子1の内部に設けることも可能である。
また、固体撮像素子1内の回路のそれぞれは、単一の半導体基板に配置してもよいし、積層した複数の半導体基板に分散して配置してもよい。
[A/D変換器の構成例]
図2は、第1実施形態のA/D変換器の構成例を説明する図である。
A/D変換器10は、大別すると、図2に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13、コンパレータ部14、逐次変換ロジック部15、カラムインタフェース部16、クロック生成/ロジック制御ブロック17、プリアンプスルースイッチ群SWGTM、SWTNを備えている。
図2は、第1実施形態のA/D変換器の構成例を説明する図である。
A/D変換器10は、大別すると、図2に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13、コンパレータ部14、逐次変換ロジック部15、カラムインタフェース部16、クロック生成/ロジック制御ブロック17、プリアンプスルースイッチ群SWGTM、SWTNを備えている。
ローカル参照電圧生成部11は、基準電圧TGRVから複数種類のローカル基準参照信号(ローカル基準参照電圧)VRT0,VRT1,VRT2,VRC,VRB2,VRB1,VRB0を生成し、出力する。
この場合において、ローカル基準参照信号VRCの電圧をVRC(=中心電圧)とし、所定の参照電圧をVREFとすると、ローカル基準参照信号VRT0,VRT1,VRT2,VRB2,VRB1,VRB0の電圧は、例えば、以下に示すように設定されている。
VRT0=VRC+VREF/2
VRT1=VRC+VREF/8
VRT2=VRC+VREF/32
VRB2=VRC-VREF/32
VRB1=VRC-VREF/8
VRB0=VRC-VREF/2
VRT0=VRC+VREF/2
VRT1=VRC+VREF/8
VRT2=VRC+VREF/32
VRB2=VRC-VREF/32
VRB1=VRC-VREF/8
VRB0=VRC-VREF/2
DA変換部12は、ローカル参照電圧生成部11が生成した複数種類のローカル基準参照信号Srefを用い、後述の逐次変換ロジック部15の制御下で制御データDSARのディジタル/アナログ(D/A)変換を行って閾値電圧信号Sthを出力する。
プリアンプ部13は、画素アレイ部2から複数の画素信号入力端子TV1~TV8からカップリングコンデンサを介して入力された画素信号SV1~SV8及び閾値電圧信号Sthの差動電圧を増幅し、出力信号ラインOUTP、OUTNに増幅作動信号を出力する。
コンパレータ部14は、プリアンプ出力信号OUTP、OUTNを比較し、比較結果データDCMPを出力する。
逐次変換ロジック部15は、クロック生成/ロジック制御ブロック17の制御下で比較結果データDCMPからデジタル/アナログ変換部の制御データDSARを出力する。また逐次変換ロジック部15は、入力された比較結果データDCMPを記憶し、記憶した比較結果データDCMPに基づいて画素信号のアナログ/ディジタル(A/D)変換結果である画素データを出力する。
カラムインタフェース部16は、画素信号TV1~TV8のアナログ/ディジタル(A/D)変換結果である画素データDV1~DV8を所定の出力タイミングにおいて出力端子TDOUTから出力する。
クロック生成/ロジック制御ブロック17は、コンパレータ部14への比較信号CLKの供給及びプリアンプ部13へイネーブル信号SENの供給を行う。また、クロック生成/ロジック制御ブロック17は、プリアンプスルーモードの切り替えを行うための制御信号STM、SEL1~SEL8の供給を行う。ここで、イネーブル信号SENは、第1制御信号として機能し、スルーモード制御信号STMおよび画素選択信号SEL1~SEL8は、第2制御信号として機能している。
プリアンプスルースイッチ群SWGTMは、スルーモード制御信号STMおよび画素選択信号SEL1~SEL8を使用して、信号入力端子TV1~TV8からカップリングコンデンサを介して入力された画素信号SV1~SV8をプリアンプ部13を介さずに直接コンパレータ部14に導くための複数のスイッチング素子SWT1~SWT8、SWS1~SWS8を備えている。
上記構成において、スルーモード制御信号STMは、複数のスイッチング素子SWT1~SWT8、SWTNにそれぞれ出力されている。
上記構成において、スルーモード制御信号STMは、複数のスイッチング素子SWT1~SWT8、SWTNにそれぞれ出力されている。
また、プリアンプスルースイッチ群SWGTMは、プリアンプ部13を後述するプリアンプスルーモードで動作させる場合に、対応する選択信号SEL1~SEL8が入力されて排他的にオン状態(閉状態)とされ、入力された画素信号SV1~SV8のうちのいずれかをプリアンプ部13を介さずに直接コンパレータ部14に順次導くための複数のスイッチング素子SWS1~SWS8を備えている。
ここで、プリアンプスルースイッチ群SWGTM、複数のスイッチング素子SWT1~SWT8、SWTN及び複数のスイッチング素子SWS1~SWS8は、プリアンプスルー回路を構成している。
ここで、プリアンプスルースイッチ群SWGTM、複数のスイッチング素子SWT1~SWT8、SWTN及び複数のスイッチング素子SWS1~SWS8は、プリアンプスルー回路を構成している。
図2においては、複数のスイッチング素子SWT1~SWT8は、画素信号入力端子SV1~SV8からそれぞれプリアンプ部13に向かう信号ラインから離間した位置に図示されている。しかしながら、実際には、スイッチング素子SWT1~SWT8のバイパス用配線の配線容量の影響を低減するため、プリアンプ部13に向かう信号ラインの近傍に設けられている。
同様に複数のスイッチング素子SWS1~SWS8も出力信号ラインOUTPから離間した位置に図示されているが、実際には、スイッチング素子SWS1~SWS8のバイパス用配線の配線容量の影響を低減するため、出力信号ラインOUTPに近接して配置されている。
なお、以上の説明では、プリアンプスルースイッチ群SWGTMとしてスイッチング素子SWT1~SWT8、SWTN及びスイッチング素子SWS1~SWS8の双方を備えていたが、スイッチング素子SWT1~SWT8あるいはスイッチング素子SWS1~SWS8のいずれか一方のみを設け、プリアンプ部13を後述するプリアンプスルーモードで動作させる場合に、設けられている複数のスイッチング素子を順次排他的にオン状態(閉状態)とすることにより同様の効果を得ることも可能である。
また、以上の説明では、プリアンプ部13の閾値電圧端子側には、プリアンプスルースイッチとして一つのスイッチング素子SWTNを設けていたが、これに代えて、2個の直列接続したスイッチング素子を設け、上述した理由と同様に、配線容量をより低減するように構成することも可能である。
リセットスイッチ群SWGRTは、プリアンプ入力電圧を初期電圧VSET(=リセット信号入力端子TRSTから入力されるリセット信号SRSTの電位レベル)とする複数のスイッチング素子を備えている。
[第1実施形態のプリアンプ部及びコンパレータ部の詳細構成]
図3は、第1実施形態のプリアンプ部及びコンパレータ部の一例の詳細構成図である。
図3においては、プリアンプ部13は、PMOS入力型の場合を示している。
プリアンプ部13は、電源ラインAVDにソース端子Sが接続され、ゲート端子Gがドレイン端子Dに接続されダイオード接続とされたPチャネルMOSトランジスタTR11と、電源ラインAVDにソース端子Sが接続され、ゲート端子GがPチャネルMOSトランジスタTR11のゲート端子Gに接続され、PチャネルMOSトランジスタTR11とカレントミラー回路として機能するPチャネルMOSトランジスタTR12と、一端がPチャネルMOSトランジスタTR11のドレイン端子Dに接続され、他端がグランドラインAVSに接続された定電流源CCと、を備えている。
図3は、第1実施形態のプリアンプ部及びコンパレータ部の一例の詳細構成図である。
図3においては、プリアンプ部13は、PMOS入力型の場合を示している。
プリアンプ部13は、電源ラインAVDにソース端子Sが接続され、ゲート端子Gがドレイン端子Dに接続されダイオード接続とされたPチャネルMOSトランジスタTR11と、電源ラインAVDにソース端子Sが接続され、ゲート端子GがPチャネルMOSトランジスタTR11のゲート端子Gに接続され、PチャネルMOSトランジスタTR11とカレントミラー回路として機能するPチャネルMOSトランジスタTR12と、一端がPチャネルMOSトランジスタTR11のドレイン端子Dに接続され、他端がグランドラインAVSに接続された定電流源CCと、を備えている。
また、プリアンプ部13は、ゲート端子Gに画素信号SVXが入力され、ソース端子がPチャネルMOSトランジスタTR12のドレイン端子に接続されたPチャネルMOSトランジスタTR13と、ソース端子SがPチャネルMOSトランジスタTR13のドレイン端子Dに接続され、ゲート端子Gに動作電圧BIASが入力されて、カスコード回路として機能するPチャネルMOSトランジスタTR14と、一端がPチャネルMOSトランジスタTR14のドレイン端子Dに接続され他端がグランドラインAVSに接続された負荷抵抗R1と、を備えている。
さらに、プリアンプ部13は、ゲート端子Gに閾値電圧信号Sthが入力され、ソース端子SがPチャネルMOSトランジスタTR12のドレイン端子Dに接続されたPチャネルMOSトランジスタTR15と、ソース端子SがPチャネルMOSトランジスタTR15のドレイン端子Dに接続され、ゲート端子Gに動作電圧BIASが入力されて、カスコード回路として機能するPチャネルMOSトランジスタTR16と、一端がPチャネルMOSトランジスタTR16のドレイン端子Dに接続され他端がグランドラインAVSに接続された負荷抵抗R2と、を備えている。
また、プリアンプ部13は、PチャネルMOSトランジスタTR15に初期電圧VSETを印加するためのPチャネルMOSトランジスタTR17と、PチャネルMOSトランジスタTR13に初期電圧VSETを印加するためのPチャネルMOSトランジスタTR18と、を備えている。
また、プリアンプ部13は、プリアンプスルーモード時のために以下のスイッチング素子SW1~SW10を備えている。
具体的には、プリアンプ部13は、PチャネルMOSトランジスタTR11のゲート端子G及びPチャネルMOSトランジスタTR12のゲート端子Gをプリアンプスルーモード時に電源ラインAVDに接続するためのスイッチング素子SW1と、PチャネルMOSトランジスタTR11のドレイン端子Dと定電流源CCとを切り離すためのスイッチング素子SW2と、PチャネルMOSトランジスタTR12のドレイン端子DとPチャネルMOSトランジスタTR13、TR15のソース端子Sとを切り離すためのスイッチング素子SW3と、を備えている。
さらに、プリアンプ部13は、PチャネルMOSトランジスタTR13、TR15のソース端子SをグランドラインAVSに接続するためのスイッチング素子SW4と、PチャネルMOSトランジスタTR13、TR15のドレイン端子DをグランドラインAVSに接続するためのスイッチング素子SW5、SW6と、を備えている。
さらにまた、プリアンプ部13は、PチャネルMOSトランジスタTR13のゲート端子Gをコンパレータ部14の一方の入力端子に接続するためのスイッチング素子SW7と、PチャネルMOSトランジスタTR15のゲート端子Gをコンパレータ部14の他方の入力端子に接続するためのスイッチング素子SW8と、PチャネルMOSトランジスタTR14のドレイン端子Dと負荷抵抗R1とを切り離すためのスイッチング素子SW9と、PチャネルMOSトランジスタTR16のドレイン端子Dと負荷抵抗R2とを切り離すためのスイッチング素子SW10と、を備えている。
また、PチャネルMOSトランジスタTR13、PチャネルMOSトランジスタTR14、PチャネルMOSトランジスタTR15、PチャネルMOSトランジスタTR16、負荷抵抗R1及び負荷抵抗R2は、差動アンプDAを構成している。
図4は、第1実施形態のプリアンプ部及びコンパレータ部の他の一例の詳細構成図である。
図4においては、プリアンプ部13がNMOS入力型の場合を示している。
プリアンプ部13は、グランドラインAVSにソース端子Sが接続され、ゲート端子Gがドレイン端子Dにダイオード接続されたNチャネルMOSトランジスタTR11Xと、グランドラインAVSにソース端子Sが接続され、ゲート端子GがNチャネルMOSトランジスタTR11Xのゲート端子Gに接続され、NチャネルMOSトランジスタTR11Xとカレントミラー回路として機能するNチャネルMOSトランジスタTR12Xと、一端がNチャネルMOSトランジスタTR11Xのドレイン端子Dに接続され、他端が電源ラインAVDに接続された定電流源CCと、を備えている。
図4においては、プリアンプ部13がNMOS入力型の場合を示している。
プリアンプ部13は、グランドラインAVSにソース端子Sが接続され、ゲート端子Gがドレイン端子Dにダイオード接続されたNチャネルMOSトランジスタTR11Xと、グランドラインAVSにソース端子Sが接続され、ゲート端子GがNチャネルMOSトランジスタTR11Xのゲート端子Gに接続され、NチャネルMOSトランジスタTR11Xとカレントミラー回路として機能するNチャネルMOSトランジスタTR12Xと、一端がNチャネルMOSトランジスタTR11Xのドレイン端子Dに接続され、他端が電源ラインAVDに接続された定電流源CCと、を備えている。
また、プリアンプ部13は、ゲート端子Gに画素信号SVXが入力され、ソース端子SがNチャネルMOSトランジスタTR12Xのドレイン端子Dに接続されたNチャネルMOSトランジスタTR13Xと、ソース端子SがNチャネルMOSトランジスタTR13Xのドレイン端子Dに接続され、ゲート端子Gに動作電圧BIASが入力されて、カスコード回路として機能するNチャネルMOSトランジスタTR14Xと、一端がNチャネルMOSトランジスタTR14Xのドレイン端子Dに接続され他端が電源ラインAVDに接続された負荷抵抗RX1と、を備えている。
さらに、プリアンプ部13は、ゲート端子Gに閾値電圧信号Sthが入力され、ソース端子SがNチャネルMOSトランジスタTR12Xのドレイン端子Dに接続されたNチャネルMOSトランジスタTR15Xと、ソース端子SがNチャネルMOSトランジスタTR15Xのドレイン端子Dに接続され、ゲート端子Gに動作電圧BIASが入力されて、カスコード回路として機能するNチャネルMOSトランジスタTR16Xと、一端がNチャネルMOSトランジスタTR16Xのドレイン端子Dに接続され他端が電源ラインAVDに接続された負荷抵抗RX2と、を備えている。
また、プリアンプ部13は、NチャネルMOSトランジスタTR13Xに初期電圧VSETを印加するためのPチャネルMOSトランジスタTR18Xと、PチャネルMOSトランジスタTR15Xに初期電圧VSETを印加するためのPチャネルMOSトランジスタTR17Xと、を備えている。
また、プリアンプ部13は、プリアンプスルーモード時のために以下のスイッチング素子SW11~SW20を備えている。
また、プリアンプ部13は、プリアンプスルーモード時のために以下のスイッチング素子SW11~SW20を備えている。
具体的には、プリアンプ部13は、NチャネルMOSトランジスタTR11Xのゲート端子G及びNチャネルMOSトランジスタTR12Xのゲート端子Gをプリアンプスルーモード時にグランドラインAVSに接続するためのスイッチング素子SW11と、NチャネルMOSトランジスタTR11Xのドレイン端子Dと定電流源CCとをプリアンプスルーモード時に切り離すためのスイッチング素子SW12と、NチャネルMOSトランジスタTR12Xのドレイン端子DとNチャネルMOSトランジスタTR15Xのソース端子Sとをプリアンプスルーモード時に切り離すためのスイッチング素子SW13と、を備えている。
さらに、プリアンプ部13は、NチャネルMOSトランジスタTR13Xのソース端子SとNチャネルMOSトランジスタTR15Xのソース端子Sとをプリアンプスルーモード時に電源ラインAVDに接続するためのスイッチング素子SW14と、NチャネルMOSトランジスタTR13Xのドレイン端子Dをプリアンプスルーモード時に電源ラインAVDに接続するためのスイッチング素子SW15と、NチャネルMOSトランジスタTR15Xのドレイン端子Dをプリアンプスルーモード時に電源ラインAVDに接続するためのスイッチング素子SW16と、を備えている。
さらにまた、プリアンプ部13は、NチャネルMOSトランジスタTR13Xのゲート端子Gをコンパレータ部14の一方の入力端子に接続するためのスイッチング素子SW17と、NチャネルMOSトランジスタTR15Xのゲート端子Gをコンパレータ部14の他方の入力端子に接続するためのスイッチング素子SW18と、NチャネルMOSトランジスタTR14Xのドレイン端子Dと負荷抵抗RX1とをプリアンプスルーモード時に切り離すためのスイッチング素子SW19と、NチャネルMOSトランジスタTR16Xのドレイン端子Dと負荷抵抗RX2とをプリアンプスルーモード時に切り離すためのスイッチング素子SW20と、を備えている。
また、NチャネルMOSトランジスタTR13X、NチャネルMOSトランジスタTR14X、NチャネルMOSトランジスタTR15X、NチャネルMOSトランジスタTR16X、負荷抵抗RX1及び負荷抵抗RX2は、差動アンプDAXを構成している。
図5は、第1実施形態のプリアンプ部の2つの画素信号に対応した詳細構成図である。
図5においては、プリアンプ部13Aは、PMOS入力型の場合を示している。この例では理解の容易と図示の簡略化のため、画素信号が画素信号SV1および画素信号SV2の2系統のみを示している。
図5において、プリアンプ部13と同様の部分には同一の符号を付すものとする。
図5においては、プリアンプ部13Aは、PMOS入力型の場合を示している。この例では理解の容易と図示の簡略化のため、画素信号が画素信号SV1および画素信号SV2の2系統のみを示している。
図5において、プリアンプ部13と同様の部分には同一の符号を付すものとする。
プリアンプ部13Aは、電源ラインAVDにソース端子Sが接続され、ゲート端子Gがドレイン端子Dに接続されダイオード接続とされたPチャネルMOSトランジスタTR11と、電源ラインAVDにソース端子Sが接続され、ゲート端子GがPチャネルMOSトランジスタTR11のゲート端子Gに接続され、PチャネルMOSトランジスタTR11と共働してカレントミラー回路として機能するPチャネルMOSトランジスタTR12と、一端がPチャネルMOSトランジスタTR11のドレイン端子Dに接続され、他端がグランドラインAVSに接続された定電流源CCと、を備えている。
また、プリアンプ部13Aは、ゲート端子Gに画素信号SV1が入力され、ソース端子SがPチャネルMOSトランジスタTR12のドレイン端子Dに接続されたPチャネルMOSトランジスタTR131と、ゲート端子Gに画素信号SV2が入力され、ソース端子SがPチャネルMOSトランジスタTR12のドレイン端子Dに接続されたPチャネルMOSトランジスタTR132と、ソース端子SがPチャネルMOSトランジスタTR131のドレイン端子DもしくはPチャネルMOSトランジスタTR132のドレイン端子Dに接続され、ゲート端子Gにバイアス電流制御用信号BIASが入力されて、カスコード回路として機能するPチャネルMOSトランジスタTR14と、一端がPチャネルMOSトランジスタTR14のドレイン端子Dに接続され他端がグランドラインAVSに接続された負荷抵抗R1と、を備えている。
さらに、プリアンプ部13Aは、ゲート端子Gに閾値電圧信号Sthが入力され、ソース端子SがPチャネルMOSトランジスタTR12のドレイン端子Dに接続されたPチャネルMOSトランジスタTR15と、ソース端子SがPチャネルMOSトランジスタTR15のドレイン端子Dに接続され、ゲート端子Gにバイアス電流制御用信号BIASが入力されて、カスコード回路として機能するPチャネルMOSトランジスタTR16と、一端がPチャネルMOSトランジスタTR16のドレイン端子Dに接続され他端がグランドラインAVSに接続された負荷抵抗R2と、を備えている。
また、プリアンプ部13Aは、PチャネルMOSトランジスタTR15に初期電圧VSETを印加するためのPチャネルMOSトランジスタTR17と、PチャネルMOSトランジスタTR131に初期電圧VSETを印加するためのPチャネルMOSトランジスタTR181と、NチャネルMOSトランジスタTR132に初期電圧VSETを印加するためのPチャネルMOSトランジスタTR182と、を備えている。
また、プリアンプ部13Aは、プリアンプスルーモード時のために以下のスイッチング素子SW1~SW6、SW71、SW72、SW8~SW10を備えている。
具体的には、プリアンプ部13Aは、PチャネルMOSトランジスタTR11のゲート端子G及びPチャネルMOSトランジスタTR12のゲート端子Gをプリアンプスルーモード時に電源ラインAVDに接続するためのスイッチング素子SW1と、PチャネルMOSトランジスタTR11のドレイン端子Dと定電流源CCとをプリアンプスルーモード時に切り離すためのスイッチング素子SW2と、PチャネルMOSトランジスタTR12のドレイン端子DとPチャネルMOSトランジスタTR15、TR131、TR132のソース端子Sとをプリアンプスルーモード時に切り離すためのスイッチング素子SW3と、を備えている。
さらに、プリアンプ部13Aは、PチャネルMOSトランジスタTR131、TR132のソース端子SとPチャネルMOSトランジスタTR15のソース端子Sとをプリアンプスルーモード時にグランドラインAVSに接続するためのスイッチング素子SW4と、PチャネルMOSトランジスタTR131、TR132のドレイン端子Dをプリアンプスルーモード時にグランドラインAVSに接続するためのスイッチング素子SW5と、PチャネルMOSトランジスタTR15のドレイン端子Dをプリアンプスルーモード時にグランドラインAVSに接続するためのスイッチング素子SW6と、を備えている。
さらにまた、プリアンプ部13Aは、PチャネルMOSトランジスタTR131のゲート端子Gをコンパレータ部14の一方の入力端子に接続するためのスイッチング素子SW71、SW25と、PチャネルMOSトランジスタTR132のゲート端子Gをコンパレータ部14の一方の入力端子に接続するためのスイッチング素子SW72、SW26と、PチャネルMOSトランジスタTR15のゲート端子Gをコンパレータ部14の他方の入力端子に接続するためのスイッチング素子SW8と、PチャネルMOSトランジスタTR14のドレイン端子Dと負荷抵抗R1をプリアンプスルーモード時に切り離すためのスイッチング素子SW9と、PチャネルMOSトランジスタTR16のドレイン端子Dと負荷抵抗R2をプリアンプスルーモード時に切り離すためのスイッチング素子SW10と、を備えている。
本例においても、PチャネルMOSトランジスタTR131あるいはPチャネルMOSトランジスタTR132のうち接続されたいずれか一方、PチャネルMOSトランジスタTR14、PチャネルMOSトランジスタTR15、PチャネルMOSトランジスタTR16、負荷抵抗R1及び負荷抵抗R2は、差動アンプDAを構成している。
[コンパレータ部の回路構成例]
次にコンパレータ部14の回路構成例について説明する。
コンパレータ部14は、図3に示したように、大別すると、増幅部(増幅段)14A、ラッチ部14Bを備えている。
次にコンパレータ部14の回路構成例について説明する。
コンパレータ部14は、図3に示したように、大別すると、増幅部(増幅段)14A、ラッチ部14Bを備えている。
増幅部14Aは、ソース端子Sがディジタル電源DVDに接続され、ゲート端子Gがクロック信号ラインCLKに接続されたPチャネルMOSトランジスタTR21と、ドレイン端子DがPチャネルMOSトランジスタTR21のドレイン端子Dに接続され、ゲート端子Gが正側入力端子INPに接続されたNチャネルMOSトランジスタTR22と、ソース端子Sがディジタル電源DVDに接続され、ゲート端子Gがクロック信号ラインCLKに接続されたPチャネルMOSトランジスタTR23と、ドレイン端子DがPチャネルMOSトランジスタTR23のドレイン端子Dに接続され、ゲート端子Gが負側入力端子INNに接続されたNチャネルMOSトランジスタTR24とドレイン端子DがNチャネルMOSトランジスタTR22のソース端子S及びNチャネルMOSトランジスタTR24のソース端子Sに共通接続され、ゲート端子Gがクロック信号ラインCLKに接続され、ソース端子SがディジタルグランドDVSに接続されたNチャネルMOSトランジスタTR25と、を備えている。
また、増幅部14AはCMOSインバータを構成しているPチャネルMOSトランジスタTR31、NチャネルMOSトランジスタTR32及びCMOSインバータを構成しているPチャネルMOSトランジスタTR33、NチャネルMOSトランジスタTR34を備えており、これらが共働することにより、信号の増幅を行っている。
ラッチ部14Bは、ソース端子Sがディジタル電源DVDに接続され、ゲート端子Gがクロック信号ラインCLKに接続されたPチャネルMOSトランジスタTR41と、ソース端子Sがディジタル電源DVDに接続され、ドレイン端子DがPチャネルMOSトランジスタTR41のドレイン端子Dに接続されたPチャネルMOSトランジスタTR42と、ドレイン端子DがPチャネルMOSトランジスタTR41のドレイン端子D及びPチャネルMOSトランジスタTR42のドレイン端子Dに接続され、ゲート端子GがPチャネルMOSトランジスタTR31のソース端子S及びNチャネルMOSトランジスタTR32のドレイン端子Dに接続されたNチャネルMOSトランジスタTR43と、ドレイン端子DがNチャネルMOSトランジスタTR43のソース端子Sに接続され、ソース端子SがディジタルグランドDVSに接続され、ゲート端子GがPチャネルMOSトランジスタTR42のゲート端子Gに接続されたNチャネルMOSトランジスタTR44と、を備えている。
また、ラッチ部14Bは、ソース端子Sがディジタル電源DVDに接続され、ゲート端子Gがクロック信号ラインCLKに接続されたPチャネルMOSトランジスタTR45と、ソース端子Sがディジタル電源DVDに接続され、ドレイン端子DがPチャネルMOSトランジスタTR45のドレイン端子Dに接続され、ゲート端子GがPチャネルMOSトランジスタTR42のドレイン端子D及びNチャネルMOSトランジスタTR43のドレイン端子Dに接続されたPチャネルMOSトランジスタTR46と、ドレイン端子DがPチャネルMOSトランジスタTR45のドレイン端子D及びPチャネルMOSトランジスタTR46のドレイン端子Dに接続され、ゲート端子Gがインバータを構成しているPチャネルMOSトランジスタTR33のソース端子S及びNチャネルMOSトランジスタTR34のドレインDに接続されたNチャネルMOSトランジスタTR47と、ドレイン端子DがNチャネルMOSトランジスタTR47のソース端子Sに接続され、ソース端子SがディジタルグランドDVSに接続され、ゲート端子GがPチャネルMOSトランジスタTR46のゲート端子Gに接続されたNチャネルMOSトランジスタTR48と、を備えている。
[A/D変換器の通常動作時の概要動作]
ここで、A/D変換器10の通常動作時の概要動作について説明する。
A/D変換器10は、A/D変換結果となる画素データの最上位ビットから最下位ビットまで逐次比較を行うことにより、全ビットの値(“1”又は“0”)を設定している。
まず、逐次変換ロジック部15は、初期値としてすべての電圧をセンター電圧(VRC)に設定する。
ここで、A/D変換器10の通常動作時の概要動作について説明する。
A/D変換器10は、A/D変換結果となる画素データの最上位ビットから最下位ビットまで逐次比較を行うことにより、全ビットの値(“1”又は“0”)を設定している。
まず、逐次変換ロジック部15は、初期値としてすべての電圧をセンター電圧(VRC)に設定する。
プリアンプ部13は、画素信号入力端子TVX(X=1~8)から入力された画素信号SVX及び閾値電圧信号Sthの差分を増幅し、差動信号OUTP、OUTNを生成し、コンパレータ部14に出力する。
コンパレータ部14は、差動信号OUTP、OUTNの電圧を比較し、比較結果データDCMPXを逐次変換ロジック部15に出力する。
コンパレータ部14は、差動信号OUTP、OUTNの電圧を比較し、比較結果データDCMPXを逐次変換ロジック部15に出力する。
逐次変換ロジック部15は、比較結果データDCMPの結果に応じてDA変換部12の制御データDSARを生成し、比較結果データDCMPを記憶する。
DA変換部12は、ローカル参照電圧生成部11が生成した複数種類のローカル基準電圧VRT0~VRT2、VRC、VRB0~VRB2を用い、入力された制御データDSARのディジタル/アナログ(D/A)変換を行って閾値電圧信号Sthをプリアンプ部13に出力する。
以下、同様にして最上位ビット(MSB)~最下位ビット(LSB)まで逐次比較を行い、逐次変換ロジック部15は、各ビットの値を確定し記憶することとなる。
そして、全てのビットの値が確定すると、記憶したデータをA/D変換結果データDV1~DV8として出力端子TDOUTから出力することとなる。
そして、全てのビットの値が確定すると、記憶したデータをA/D変換結果データDV1~DV8として出力端子TDOUTから出力することとなる。
[A/D変換器のプリアンプスルーモード時の概要動作]
次にA/D変換器のプリアンプスルーモード時の概要動作について説明する。
まず、プリアンプスルーモードについて説明する。
上記A/D変換器10の構成において、低分解能時(低画素時)においては、1LSBの値が大きくなり、量子化誤差やストリーキング特性に対する要求が緩和されるので、プリアンプ部13を用いなくてもコンパレータ部14は、十分な性能を発揮できる。低消費電力化の観点から画素信号入力端子TV1~TV8から入力された画素信号SV1~SV8および閾値電圧Sthを増幅せずにそのままコンパレータ部14にバイパスする構成を採る。
この結果、画素信号SV1~SV8および閾値電圧Sthのバイパス時には、プリアンプ部13の動作を停止するパワーダウンモードに移行することで、撮像素子1、ひいては、電子機器100全体の消費電力の低減が図れる。
次にA/D変換器のプリアンプスルーモード時の概要動作について説明する。
まず、プリアンプスルーモードについて説明する。
上記A/D変換器10の構成において、低分解能時(低画素時)においては、1LSBの値が大きくなり、量子化誤差やストリーキング特性に対する要求が緩和されるので、プリアンプ部13を用いなくてもコンパレータ部14は、十分な性能を発揮できる。低消費電力化の観点から画素信号入力端子TV1~TV8から入力された画素信号SV1~SV8および閾値電圧Sthを増幅せずにそのままコンパレータ部14にバイパスする構成を採る。
この結果、画素信号SV1~SV8および閾値電圧Sthのバイパス時には、プリアンプ部13の動作を停止するパワーダウンモードに移行することで、撮像素子1、ひいては、電子機器100全体の消費電力の低減が図れる。
具体的には、スイッチング素子SWT1~SWT8及びスイッチング素子SWS1~SWS8のうち1つの組み合わせをオン状態(閉状態)とすることで、画素信号入力端子TV1~TV8から入力された画素信号SV1~SV8がプリアンプ部13をバイパス可能な信号経路を形成する。
また閾値電圧Sthについてはスイッチング素子SWTNをオン状態(閉状態)とすることで、プリアンプ部13をバイパス可能な信号経路を形成する。
プリアンプ部13をバイパス時はプリアンプ部13を電気的に遮断することで、スイッチング素子SWT1~SWT8及びスイッチング素子SWS1~SWS8を介した信号経路並びにスイッチング素子SWTNを介した信号経路のみが有効となり、画素信号入力端子TV1~TV8から入力された画素信号SV1~SV8および閾値電圧Sthはプリアンプ部13を介さず、そのままコンパレータ部14にバイパスされる。A/D変換を実行する部分のみバイパス経路をオン状態(閉状態)とする。
プリアンプ部13をバイパス時はプリアンプ部13を電気的に遮断することで、スイッチング素子SWT1~SWT8及びスイッチング素子SWS1~SWS8を介した信号経路並びにスイッチング素子SWTNを介した信号経路のみが有効となり、画素信号入力端子TV1~TV8から入力された画素信号SV1~SV8および閾値電圧Sthはプリアンプ部13を介さず、そのままコンパレータ部14にバイパスされる。A/D変換を実行する部分のみバイパス経路をオン状態(閉状態)とする。
[プリアンプスルーモード時のプリアンプ部の内部動作]
ここで、プリアンプスルーモード時におけるプリアンプ部13の内部動作について図3を用いて説明する。
ここで、プリアンプスルーモード時におけるプリアンプ部13の内部動作について図3を用いて説明する。
プリアンプスルーモードにおいては、スイッチング素子SW1をオン状態(閉状態)として、PチャネルMOSトランジスタTR11のゲート端子G及びPチャネルMOSトランジスタTR12のゲート端子を電源ラインAVDに接続する。
これと並行して、スイッチング素子SW2をオフ状態(開状態)として、PチャネルMOSトランジスタTR11のドレイン端子Dと定電流源CCとを切り離し、スイッチング素子SW3をオフ状態(開状態)として、PチャネルMOSトランジスタTR12のドレイン端子DとPチャネルMOSトランジスタTR15のソース端子Sとを切り離す。
これらの結果、プリアンプ部13へ電源を供給する電流源を切り離して、定常電流を流さない状態とする。
さらにスイッチング素子SW4、SW5およびSW6をオン状態(閉状態)として、PチャネルMOSトランジスタTR13のソース端子Sとドレイン端子D、PチャネルMOSトランジスタTR15のソース端子Sとドレイン端子DをグランドラインAVSに接続する。このときグランドラインAVSはグランドとして機能し、入力トランジスタとして機能しているPチャネルMOSトランジスタTR13及びPチャネルMOSトランジスタ15はドレイン端子D及びソース端子Sはグランドに共通接続されるので、ゲート端子Gの電圧に拘わらずPチャネルMOSトランジスタTR13及びPチャネルMOSトランジスタ15はオフ状態となる。
続いて、PチャネルMOSトランジスタTR14及びPチャネルMOSトランジスタTR16のゲート端子Gをそれぞれ電源ラインAVDとすることで、PチャネルMOSトランジスタTR14及びPチャネルMOSトランジスタTR16を双方ともオフ状態とする。
さらに、スイッチング素子SW9をオフ状態(開状態)として、PチャネルMOSトランジスタTR14のドレイン端子Dと負荷抵抗R1とを切り離し、スイッチング素子SW10をオフ状態(開状態)として、PチャネルMOSトランジスタTR16のドレイン端子Dと負荷抵抗R2とを切り離してプリアンプ部13の出力をハイインピーダンス状態とする。
そして、スイッチング素子SW7をオン状態(閉状態)として、PチャネルMOSトランジスタTR13のゲート端子Gをコンパレータ部14の一方の入力端子に接続し、スイッチング素子SW8をオン状態(閉状態)として、PチャネルMOSトランジスタTR15のゲート端子Gをコンパレータ部14の他方の入力端子に接続して、プリアンプ部13の入出力をスルー状態とする。
これらの結果、コンパレータ部14は、単独で動作可能な状態となる。
すなわち、上記構成において、プリアンプ部13のパワーダウンを行い、画素信号SVXおよび閾値電圧Sthをプリアンプ部13をバイパスし、コンパレータ部14に直接入力を行っているのである。
すなわち、上記構成において、プリアンプ部13のパワーダウンを行い、画素信号SVXおよび閾値電圧Sthをプリアンプ部13をバイパスし、コンパレータ部14に直接入力を行っているのである。
以上の説明のように、本第1実施形態の電子機器100によれば、量子化誤差やストリーキング特性が厳しくない、低画素時において、プリアンプ部13の入出力をスルーし、プリアンプ部13のパワーダウンを行うことで、消費電力の低減を図ることができる。
(2)第2実施形態
次に第2実施形態について説明する。
第2実施形態のA/D変換器10Aが第1実施形態のA/D変換器10と異なる点は、プリアンプ部13をスルーすること無く、プリアンプ部13の動作期間を短くして低消費電力化を実現している点である。
具体的には、低画素時(低ビットモード時)はA/Dのビット数が少なくなるため、逐次比較変換方式では変換器の変換回数を減らすことが出来、高画素時と比較すると実効的動作時間が短く出来る点である。
次に第2実施形態について説明する。
第2実施形態のA/D変換器10Aが第1実施形態のA/D変換器10と異なる点は、プリアンプ部13をスルーすること無く、プリアンプ部13の動作期間を短くして低消費電力化を実現している点である。
具体的には、低画素時(低ビットモード時)はA/Dのビット数が少なくなるため、逐次比較変換方式では変換器の変換回数を減らすことが出来、高画素時と比較すると実効的動作時間が短く出来る点である。
[A/D変換器の構成例]
図6は、第2実施形態のA/D変換器の構成例を説明する図である。
図6において、図2の第1実施形態のA/D変換器10と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
図6は、第2実施形態のA/D変換器の構成例を説明する図である。
図6において、図2の第1実施形態のA/D変換器10と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
A/D変換器10Aは、大別すると、図6に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13、コンパレータ部14、逐次変換ロジック部15、カラムインタフェース部16、クロック生成/ロジック制御ブロック17及びリセットスイッチ群SWGRTを備えている。
上記構成において、A/D変換器10Aが、第1実施形態のA/D変換器10と異なる点は、クロック生成/ロジック制御ブロック17によるプリアンプ部13に対するイネーブル期間(イネーブル信号SEN=“H”の期間)を高ビットモード時と低画素モード時とで異ならせ、低画素モード時にイネーブル期間を短くしている。またコンパレータ部14へのCLK数を低減している点である。
また、逐次変換ロジック部15からDA変換部12への制御ロジックDSARについても比較回数削減分削減される。
また、逐次変換ロジック部15からDA変換部12への制御ロジックDSARについても比較回数削減分削減される。
[第2実施形態のA/D変換器の動作]
次に第2実施形態のA/D変換器の動作について図を参照して説明する。
図7は、第2実施形態の動作説明図である。
本第2実施形態においては、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。説明簡略化のため、図7では高ビットモードはコンパレータ部14の比較回数を10回、低画素モードはコンパレータ部14の比較回数を7回で表されるものとしている。
次に第2実施形態のA/D変換器の動作について図を参照して説明する。
図7は、第2実施形態の動作説明図である。
本第2実施形態においては、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。説明簡略化のため、図7では高ビットモードはコンパレータ部14の比較回数を10回、低画素モードはコンパレータ部14の比較回数を7回で表されるものとしている。
[高ビットモード時]
図7(a)は、高ビットモードの動作タイミングチャートである。
まず、高ビットモード時の動作について説明する。
図7(a)は、高ビットモードの動作タイミングチャートである。
まず、高ビットモード時の動作について説明する。
高ビットモード時においては、図7(a)に示すように、イネーブル信号SEN=“H”にし、プリアンプ部13が起動後、コンパレータ部14で10回比較を行うことでAD変換を完了する。そのタイミングでイネーブル信号SEN=“L”とすることでプリアンプ部13はパワーダウンモードに入る。
従って、高ビットモードにおいては、プリアンプの起動時間+コンパレータ部14の10回の比較時間が1回の画素信号の変換時間となる。
[低画素モード時]
次に、低画素モード時の動作について説明する。
図7(b)は、低画素モードの動作タイミングチャートである。
次に、低画素モード時の動作について説明する。
図7(b)は、低画素モードの動作タイミングチャートである。
低画素モード時においては、図7(b)に示すように、イネーブル信号SEN=“H”にし、プリアンプ部13が起動後、コンパレータ部14で7回比較を行うことでAD変換を完了する。そのタイミングでイネーブル信号SEN=“L”とすることでプリアンプ部13はパワーダウンモードに入る。
以上の説明のように、低画素モードにおいては、高ビットモードと比較してコンパレータ部14の比較回数を削減することが可能となり、これにより図7(b)に実線(低画素モード)及び破線(高ビットモード)で違いを示すように、プリアンプ部13の動作期間も低減することが可能となり、プリアンプ部13における消費電力も低減させることができる。
(3)第3実施形態
次に第3実施形態について説明する。
第3実施形態のA/D変換器10Bが第1実施形態のA/D変換器10と異なる点は、プリアンプ部13をスルーすること無く、画素加算モード時にn個(nは、2以上の自然数)の画素信号を加算するための画素加算スイッチを設け、n個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を1/nとする点である。
次に第3実施形態について説明する。
第3実施形態のA/D変換器10Bが第1実施形態のA/D変換器10と異なる点は、プリアンプ部13をスルーすること無く、画素加算モード時にn個(nは、2以上の自然数)の画素信号を加算するための画素加算スイッチを設け、n個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を1/nとする点である。
[A/D変換器の構成例]
図8は、第3実施形態のA/D変換器の構成例を説明する図である。
図8において、図2の第1実施形態のA/D変換器10と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
図8は、第3実施形態のA/D変換器の構成例を説明する図である。
図8において、図2の第1実施形態のA/D変換器10と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
A/D変換器10Bは、大別すると、図8に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13、コンパレータ部14、逐次変換ロジック部15、カラムインタフェース部16、クロック生成/ロジック制御ブロック17、画素加算スイッチSWP1~SWP4及びリセットスイッチ群SWGRTを備えている。
上記構成において、画素加算スイッチSWP1~SWP4は、それぞれ対応する二つ(n=2に相当)の画素信号を加算して1つの画素信号とみなして処理を行わせるためのものであり、クロック生成/ロジック制御ブロック17により制御がなされる。
より具体的には、画素加算スイッチSWP1は、オン状態となると、画素信号SV1の電圧と画素信号SV2の電圧との加算電圧をプリアンプ部13の画素信号SV1の入力端子に印加することとなる。
また、画素加算スイッチSWP2は、オン状態となると、画素信号SV3の電圧と画素信号SV4の電圧との加算電圧をプリアンプ部13の画素信号SV3の入力に印加することとなる。
また、画素加算スイッチSWP3は、オン状態となると、画素信号SV5の電圧と画素信号SV6の電圧との加算電圧をプリアンプ部13の画素信号SV5の入力端子に印加することとなる。
また、画素加算スイッチSWP4は、オン状態となると、画素信号SV7の電圧と画素信号SV8の電圧との加算電圧をプリアンプ部13の画素信号SV7の入力に印加することとなる。
[第3実施形態のA/D変換器の動作]
次に第3実施形態のA/D変換器の動作について図を参照して説明する。
図9は、第3実施形態の動作説明図である。
この図9においても、横軸は時間軸である。
次に第3実施形態のA/D変換器の動作について図を参照して説明する。
図9は、第3実施形態の動作説明図である。
この図9においても、横軸は時間軸である。
また、本第3実施形態においては、動作モードとして通常モード及び画素加算モードの二つがあるので、それらについて順次説明する。
この場合において、通常モードでは、画素単位で画素信号のA/D変換処理を行うのに対し、画素加算モードでは、複数画素(本第3実施形態では、2画素)単位で画素信号のA/D変換処理を行っている。
この場合において、通常モードでは、画素単位で画素信号のA/D変換処理を行うのに対し、画素加算モードでは、複数画素(本第3実施形態では、2画素)単位で画素信号のA/D変換処理を行っている。
[通常モード時]
まず、通常モードモード時の動作について説明する。
図9(a)の破線部分は、通常モードにおけるプリアンプイネーブル信号SENのタイミングチャートを示しており、図9(c)は、第3実施形態のA/D変換処理のクロック信号CLKのタイミングチャートを示している。
まず、通常モードモード時の動作について説明する。
図9(a)の破線部分は、通常モードにおけるプリアンプイネーブル信号SENのタイミングチャートを示しており、図9(c)は、第3実施形態のA/D変換処理のクロック信号CLKのタイミングチャートを示している。
通常モード時においては、図9(a)において破線で示すように、イネーブル信号SEN=“H”とされると、プリアンプ部13を起動し、その後、AD変換を8回(ADC1~ADC7)行い、イネーブル信号SEN=“L”とすることでプリアンプ部13はパワーダウンモードに入る。
従って、通常モードにおいては、ADC1~ADC7までの8回のAD期間においてプリアンプ部13をそれぞれ起動させることとなる。
[画素加算モード時]
次に、画素加算モード時の動作について説明する。
図9(a)(b)実線は、画素加算モードの動作タイミングチャートである。
画素加算モード時においては、画素加算スイッチSWP1~SWP4は、全てオン状態とされる。
次に、画素加算モード時の動作について説明する。
図9(a)(b)実線は、画素加算モードの動作タイミングチャートである。
画素加算モード時においては、画素加算スイッチSWP1~SWP4は、全てオン状態とされる。
この結果、プリアンプ部13の画素信号SV1の入力端子には、画素信号SV1の電圧と画素信号SV2の電圧との加算電圧が印加され、プリアンプ部13の画素信号SV3の入力端子には、画素信号SV3の電圧と画素信号SV4の電圧との加算電圧が印加され、プリアンプ部13の画素信号SV5の入力端子には、画素信号SV5の電圧と画素信号SV6の電圧の加算電圧が印加され、プリアンプ部13の画素信号SV7の入力端子には、画素信号SV7の電圧と画素信号SV8の電圧との加算電圧が印加されることとなる。
画素加算モード時においては、図9(a)において、実線で示すようにイネーブル信号SEN=“H”とされると、プリアンプ部13を起動し、その後AD変換を4回(ADC1~ADC4)行い、イネーブル信号SEN=“L”とすることでプリアンプ部13はパワーダウンモードに入る。
すなわち、画素加算モードにおいては、通常モード時と比較してADの変換回数が半分となるため、プリアンプ部13の起動回数は、通常モード時の半分となり、およそ半分の時間しかプリアンプ部13は動作を行わないので、プリアンプ部13の消費電力量を半減(低減)することが可能となる。同様に逐次変換ブロックの電力も半減(低減)することが可能となる。
以上の説明のように、画素加算モードにおいては、対応する4個の加算電圧に対応する4つの画素データDV1、DV3、DV5、DV7が出力され、処理時間及び消費電力を通常モード時の半分程度とすることが可能となる。
すなわち、本第3実施形態によれば、複数画素をグルーピングして、n個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を1/nとし、消費電力もおよそ1/nとして固体撮像素子1の消費電力の低減化が図れる。
すなわち、本第3実施形態によれば、複数画素をグルーピングして、n個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を1/nとし、消費電力もおよそ1/nとして固体撮像素子1の消費電力の低減化が図れる。
(4)第4実施形態
次に第4実施形態について説明する。
第4実施形態のA/D変換器10Cが第1実施形態のA/D変換器10と異なる点は、プリアンプ部13をスルーすることが無い点と、低画素モード時(低ビットモード時)には、1LSBの値が大きくなり量子化誤差が大きくなるために、プリアンプのリニアリティやノイズ特性を緩和し、消費電力の低減を図る点と、である。
次に第4実施形態について説明する。
第4実施形態のA/D変換器10Cが第1実施形態のA/D変換器10と異なる点は、プリアンプ部13をスルーすることが無い点と、低画素モード時(低ビットモード時)には、1LSBの値が大きくなり量子化誤差が大きくなるために、プリアンプのリニアリティやノイズ特性を緩和し、消費電力の低減を図る点と、である。
[A/D変換器の構成例]
図10は、第4実施形態のA/D変換器の構成例を説明する図である。
A/D変換器10Cは、大別すると、図10に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13A、コンパレータ部14、逐次変換ロジック部15、カラムインタフェース部16、クロック生成/ロジック制御ブロック17及びリセットスイッチ群SWGRTを備えている。
図10は、第4実施形態のA/D変換器の構成例を説明する図である。
A/D変換器10Cは、大別すると、図10に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13A、コンパレータ部14、逐次変換ロジック部15、カラムインタフェース部16、クロック生成/ロジック制御ブロック17及びリセットスイッチ群SWGRTを備えている。
上記A/D変換器10Cの構成において図2の第1実施形態のA/D変換器10と異なる点は、プリアンプスルースイッチ群SWGTMを設けていない点と、プリアンプ部13Aに供給するプリアンプ電流を低減(例えば、半減)出来る点であるので、他の部分についての説明は援用するものとする。
[第4実施形態のA/D変換器の動作]
次に第4実施形態のA/D変換器の動作について図11を参照して説明する。
図11は、第4実施形態の動作説明図である。
本第4実施形態においても、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。
次に第4実施形態のA/D変換器の動作について図11を参照して説明する。
図11は、第4実施形態の動作説明図である。
本第4実施形態においても、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。
[高ビットモード時]
図11(a)は、高ビットモードの動作タイミングチャートである。
まず、高ビットモード時の動作について説明する。
図11(a)は、高ビットモードの動作タイミングチャートである。
まず、高ビットモード時の動作について説明する。
高ビットモード時においては、図11(a)に示すように、イネーブル信号SEN=“H”にし、プリアンプ部13が起動後、コンパレータ部14で10回比較を行うことでAD変換を完了する。そのタイミングでイネーブル信号SEN=“L”とすることでプリアンプ部13はパワーダウンモードに入る。
[低画素モード時]
次に、低画素モード時の動作について説明する。
図11(b)は、低画素モードの動作タイミングチャートである。
低画素モードでは1LSBの値が大きくなり量子化誤差が大きくなるために、プリアンプに要求されるリニアリティやノイズ特性は緩和される。従ってプリアンプ部13の電流は高ビットモードの状態よりも低減することが可能となる。
低画素モード時においては、図11(b)に示すように、イネーブル信号SEN=“H”とされると、プリアンプ部13に高ビットモードの状態よりも電流値が低い低画素モード電流が供給される。
次に、低画素モード時の動作について説明する。
図11(b)は、低画素モードの動作タイミングチャートである。
低画素モードでは1LSBの値が大きくなり量子化誤差が大きくなるために、プリアンプに要求されるリニアリティやノイズ特性は緩和される。従ってプリアンプ部13の電流は高ビットモードの状態よりも低減することが可能となる。
低画素モード時においては、図11(b)に示すように、イネーブル信号SEN=“H”とされると、プリアンプ部13に高ビットモードの状態よりも電流値が低い低画素モード電流が供給される。
低画素モード時においては、図11(b)に示すように、イネーブル信号SEN=“H”にし、プリアンプ部13が起動後、コンパレータ部14で10回比較を行うことでAD変換を完了する。そのタイミングでイネーブル信号SEN=“L”とすることでプリアンプ部13はパワーダウンモードに入る。
高ビットモードと異なる点は、プリアンプ起動時の電流が高ビットモード時の電流と比較して低減していること、である。これにより低消費電力化が可能となる。
高ビットモードと異なる点は、プリアンプ起動時の電流が高ビットモード時の電流と比較して低減していること、である。これにより低消費電力化が可能となる。
以上の説明のように、第4実施形態によれば、低画素モードにおいては、1LSBの値が大きくなり量子化誤差が大きくなるために、プリアンプ部13に要求されるリニアリティやノイズ特性を緩和し、プリアンプ部13を流れるプリアンプ電流を低減することで、プリアンプ部13の消費電力を減少することが可能となり、ひいては、電子機器100の消費電力を低減できる。
(5)第5実施形態
次に第5実施形態について説明する。
図12は、第5実施形態のA/D変換器の構成例を説明する図である。
図12において、図2の第1実施形態と異なる点は、画素加算スイッチSWP1~SWP4を備えた点である。すなわち、本第5実施形態は、第1実施形態と第3実施形態を組み合わせた実施形態となっている。
次に第5実施形態について説明する。
図12は、第5実施形態のA/D変換器の構成例を説明する図である。
図12において、図2の第1実施形態と異なる点は、画素加算スイッチSWP1~SWP4を備えた点である。すなわち、本第5実施形態は、第1実施形態と第3実施形態を組み合わせた実施形態となっている。
より詳細には、画素信号SV1、SV2のプリアンプスルー用にスイッチング素子SWT1、SWS1およびSWT2およびSWS2が設けられている。また画素信号SV1と画素信号SV2の画素加算用にスイッチング素子SWP1が設けられている。
同様に、画素信号SV3、SV4のプリアンプスルー用にスイッチング素子SWT3、SWS3およびSWT4およびSWS4が設けられている。また画素信号SV3と画素信号SV4の画素加算用にスイッチング素子SWP2が設けられている。
さらに、画素信号SV5、SV6のプリアンプスルー用にスイッチング素子SWT5、SWS5およびSWT6およびSWS6が設けられている。また画素信号SV5と画素信号SV6の画素加算用にスイッチング素子SWP3が設けられている。
さらにまた、画素信号SV7、SV8のプリアンプスルー用にスイッチング素子SWT7、SWS7およびSWT8およびSWS8が設けられている。また画素信号SV7と画素信号SV8の画素加算用にスイッチング素子SWP4が設けられている。
本第5実施形態によれば、画素信号SV1~SV8のプリアンプスルー時(バイパス時)には、プリアンプ部13を動作停止状態とするパワーダウンモードに移行することで、撮像素子1ひいては、電子機器100全体の消費電力の低減が図れる。また画素加算モードにおいては、対応する4個の加算電圧に相当する画素信号に対応する4つの画素データDV1、DV3、DV5、DV7が出力され、処理時間を半分にすることで消費電力を通常モード半分程度とすることが可能となる。
すなわち、本第5実施形態によれば、複数画素をグルーピングして、n個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を1/nとし、消費電力もおよそ1/nとして固体撮像素子1のより一層の消費電力の低減化が図れる。
(6)第6実施形態
次に第6実施形態について説明する。
図13は、本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
間接光飛行時間(Indirect-Time of Flight)型距離センサ100は、センサチップ101およびセンサチップ101に積層された回路チップ102を備えている。
次に第6実施形態について説明する。
図13は、本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
間接光飛行時間(Indirect-Time of Flight)型距離センサ100は、センサチップ101およびセンサチップ101に積層された回路チップ102を備えている。
画素アレイ部112は、センサチップ101上に二次元のグリッドパターンでアレイ状に配置された複数の画素(pixel)111を有している。ここで、画素アレイ部112は、行列上に配置されていても良く、また、複数の列信号線を含んでも良い。それぞれの列信号線はそれぞれの画素に接続されている。
回路チップ102には、垂直駆動回路113、カラム信号処理部114、タイミング調整回路115および出力回路116が配置されている。
回路チップ102には、垂直駆動回路113、カラム信号処理部114、タイミング調整回路115および出力回路116が配置されている。
垂直駆動回路113は、画素を駆動し、カラム信号処理部114に画素信号を出力するように構成されている。
カラム信号処理部114は、入力された画素信号に対して、A/D変換処理を実施し、A/D変換処理した画素データを出力回路116に出力する。
出力回路116は、カラム信号処理部114からの画素データに対して、CDS(Correlated Double Sampling)処理などを実行し、後段の信号処理回路に画素データを出力する。
カラム信号処理部114は、入力された画素信号に対して、A/D変換処理を実施し、A/D変換処理した画素データを出力回路116に出力する。
出力回路116は、カラム信号処理部114からの画素データに対して、CDS(Correlated Double Sampling)処理などを実行し、後段の信号処理回路に画素データを出力する。
タイミング制御回路115は、それぞれの垂直駆動回路113の駆動タイミングを制御するように構成されている。カラム信号処理部114、出力回路116は、タイミング制御回路115が出力した垂直同期信号と同期して動作している。
ここで、画素アレイ部112を構成している画素111について詳細に説明する。
図14は、本技術の形態における画素の一構成例を示す回路図である。
画素111は、フォトダイオード121、二つの転送トランジスタ122,123、二つのリセットトランジスタ124、125、2つのタップ(浮遊拡散層126、127)、二つの増幅トランジスタ128、129及び二つの選択トランジスタ130,131を備える。
図14は、本技術の形態における画素の一構成例を示す回路図である。
画素111は、フォトダイオード121、二つの転送トランジスタ122,123、二つのリセットトランジスタ124、125、2つのタップ(浮遊拡散層126、127)、二つの増幅トランジスタ128、129及び二つの選択トランジスタ130,131を備える。
フォトダイオード121は、受光した光を光電変換して電荷を生成するものである。このフォトダイオード121は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード121を配置する表面照射型の構成を用いることもできる。
転送トランジスタ122及び転送トランジスタ123は、垂直駆動回路113からの転送信号TRGに従ってフォトダイオード121からTAPA126、TAPB127にそれぞれシーケンシャルに電荷を転送するものである。TAPA126およびTAPB127は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
オーバーフロートランジスタ132は、フォトダイオード121の電荷をシーケンシャルに高電位側電源VDDに排出するトランジスタで、フォトダイオード121をリセットする機能を持つ。
リセットトランジスタ124、125は、垂直駆動回路113からのリセット信号RSTpに従ってTAPA126、TAPB127のそれぞれから電荷を引き抜いて、電荷量を初期化するものである。
増幅トランジスタ128、129は、TAPA126、TAPB127の電圧をそれぞれ増幅するものである。選択トランジスタ130、131は、垂直駆動回路113からの選択信号SELpに従って、増幅された電圧の信号を画素信号としてふたつの垂直信号線(例えば、VSL1、VSL2)を介してカラム信号処理部114へ出力するものである。垂直信号線および垂直信号線VSL2は、カラム信号処理部114内の一つのA/D変換器10の入力に接続されている。
増幅トランジスタ128、129は、TAPA126、TAPB127の電圧をそれぞれ増幅するものである。選択トランジスタ130、131は、垂直駆動回路113からの選択信号SELpに従って、増幅された電圧の信号を画素信号としてふたつの垂直信号線(例えば、VSL1、VSL2)を介してカラム信号処理部114へ出力するものである。垂直信号線および垂直信号線VSL2は、カラム信号処理部114内の一つのA/D変換器10の入力に接続されている。
なお、画素111の回路構成は、光電変換により画素信号を生成することができるものであれば、図15に例示した構成に限定されない。
本第6実施形態によれば、各実施形態と同様に、間接光飛行時間型距離センサにおいても消費電力を低減することが可能となる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も採ることができる。
(1)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号及び前記第2信号が第1入力端子及び第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた固体撮像素子。
(2)
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
(1)記載の固体撮像素子。
(3)
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第2スイッチング素子を備えている、
(1)又は(2)記載の固体撮像素子。
(4)
前記第2スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
(3)記載の固体撮像素子。
(5)
前記比較結果データに基づいて、前記画素信号のA/D変換結果である画素データを確定する逐次変換ブロック部を備えている、
(1)~(4)のいずれかに記載の固体撮像素子。
(6)
前記第1制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
(1)~(5)のいずれかに記載の固体撮像素子。
(7)
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子を備えている、
(1)~(6)のいずれかに記載の固体撮像素子。
(8)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた固体撮像素子。
(9)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
固体撮像素子。
(10)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記比較結果データに基づいて、前記画素信号のA/D変換結果である画素データを確定する逐次変換ブロック部と、を備え、
前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
固体撮像素子。
(11)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた、電子機器。
(12)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた、電子機器。
(13)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
(14)
前記固体撮像素子は、入力された制御信号に基づいて、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続する複数のスイッチング素子を有するプリアンプスルー回路を備えた、
(13)記載の電子機器。
(15)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
(16)
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号としてそれぞれ出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
前記比較結果データに基づいて、前記第1入力信号のA/D変換結果データを確定する逐次変換ブロック部と、
を備えたA/D変換器。
(17)
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の対応する前記入力端子に近接して配置されている、
(16)記載のA/D変換器。
(18)
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第2スイッチング素子を備えている、
(16)又は(17)記載のA/D変換器。
(19)
前記第2スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
(16)~(18)のいずれかに記載のA/D変換器。
(1)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号及び前記第2信号が第1入力端子及び第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた固体撮像素子。
(2)
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
(1)記載の固体撮像素子。
(3)
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第2スイッチング素子を備えている、
(1)又は(2)記載の固体撮像素子。
(4)
前記第2スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
(3)記載の固体撮像素子。
(5)
前記比較結果データに基づいて、前記画素信号のA/D変換結果である画素データを確定する逐次変換ブロック部を備えている、
(1)~(4)のいずれかに記載の固体撮像素子。
(6)
前記第1制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
(1)~(5)のいずれかに記載の固体撮像素子。
(7)
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子を備えている、
(1)~(6)のいずれかに記載の固体撮像素子。
(8)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた固体撮像素子。
(9)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
固体撮像素子。
(10)
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記比較結果データに基づいて、前記画素信号のA/D変換結果である画素データを確定する逐次変換ブロック部と、を備え、
前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
固体撮像素子。
(11)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた、電子機器。
(12)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた、電子機器。
(13)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
(14)
前記固体撮像素子は、入力された制御信号に基づいて、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続する複数のスイッチング素子を有するプリアンプスルー回路を備えた、
(13)記載の電子機器。
(15)
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
(16)
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号としてそれぞれ出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
前記比較結果データに基づいて、前記第1入力信号のA/D変換結果データを確定する逐次変換ブロック部と、
を備えたA/D変換器。
(17)
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の対応する前記入力端子に近接して配置されている、
(16)記載のA/D変換器。
(18)
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第2スイッチング素子を備えている、
(16)又は(17)記載のA/D変換器。
(19)
前記第2スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
(16)~(18)のいずれかに記載のA/D変換器。
2 画素アレイ部
4 A/D変換部
8 画像処理部
9 制御部
10 A/D変換器
11 ローカル参照電圧生成部
12 DA変換部
13、13A プリアンプ部
14 コンパレータ部
15 逐次変換ロジック部
DA 差動アンプ
SV1~SV8 画素信号
SEV 判別結果信号
SEL1~SEL8 画素選択信号(第2制御信号)
SEN イネーブル信号(第1制御信号)
STM スルーモード制御信号(第2制御信号)
SW1~SW10 スイッチング素子(第2スイッチング素子)
SWT1~SWT8 スイッチング素子
4 A/D変換部
8 画像処理部
9 制御部
10 A/D変換器
11 ローカル参照電圧生成部
12 DA変換部
13、13A プリアンプ部
14 コンパレータ部
15 逐次変換ロジック部
DA 差動アンプ
SV1~SV8 画素信号
SEV 判別結果信号
SEL1~SEL8 画素選択信号(第2制御信号)
SEN イネーブル信号(第1制御信号)
STM スルーモード制御信号(第2制御信号)
SW1~SW10 スイッチング素子(第2スイッチング素子)
SWT1~SWT8 スイッチング素子
Claims (12)
- 光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号と前記閾値信号との差を増幅して差動信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記差動信号と比較基準信号との比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた固体撮像素子。 - 前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
請求項1記載の固体撮像素子。 - 前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第2スイッチング素子を備えている、
請求項1記載の固体撮像素子。 - 前記第2スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
請求項3記載の固体撮像素子。 - 前記比較結果データに基づいて、前記画素信号のA/D変換結果である画素データを確定する逐次変換ブロック部を備えている、
請求項1記載の固体撮像素子。 - 前記第1制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
請求項1記載の固体撮像素子。 - 光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、複数の前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第1信号及び第2信号として出力するプリアンプ部と、
複数の前記第1信号が複数の第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた固体撮像素子。 - 光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
固体撮像素子。 - 光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子から入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記比較結果データに基づいて、前記画素信号のA/D変換結果である画素データを確定する逐次変換ブロック部と、を備え、
前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
固体撮像素子。 - 複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第1信号及び第2信号として出力するとともに、入力された第1制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第2制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた、電子機器。 - 複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、
複数の前記第1入力端子を、n個毎に互いに接続し、互いに接続されたn個の前記第1入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた、電子機器。 - 複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第1信号及び第2信号として出力するプリアンプ部と、
前記第1信号が第1入力端子から入力され、前記第2信号が第2入力端子からそれぞれ入力され、前記第1信号及び前記第2信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
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Legal Events
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ENP | Entry into the national phase |
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122 | Ep: pct application non-entry in european phase |
Ref document number: 19879962 Country of ref document: EP Kind code of ref document: A1 |