JP2011124786A - 固体撮像素子 - Google Patents

Abstract

【課題】画素からの信号又はこれに応じた信号を増幅する増幅部の占有面積を抑えつつ、前記増幅部のゲインの絶対値を小さくする。
【解決手段】固体撮像素子１は、入射光を光電変換する画素と、前記画素からの信号又はこれに応じた信号が入力され、制御信号に応じてスイッチトキャパシタアンプ動作及びボルテージフォロワ動作を選択的に行い、両動作に共用される演算増幅器ＯＰ１を有する増幅回路ＡＰと、を備える。
【選択図】図２

Description

本発明は、固体撮像素子に関するものである。

下記特許文献１には、画素アレイのカラムごとに、画素からの信号を増幅するカラムアンプが設けられた固体撮像素子が開示されている。この固体撮像素子では、前記カラムアンプは、画素からの信号が入力されるスイッチトキャパシタアンプと、前記スイッチトキャパシタアンプの出力部に入力部が接続されたバッファとから構成されている。

前記スイッチトキャパシタアンプは、演算増幅器と、前記演算増幅器の非反転入力端子に接続された入力容量と、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に接続されたスイッチと、前記反転入力端子と前記出力端子との間に接続される帰還容量とから構成されている。前記スイッチトキャパシタアンプのゲインの絶対値は、入力容量の容量値を帰還容量の容量値で割った値となる。

特開２００８−３４９７４号公報

前述したような固体撮像素子では、カラムアンプのゲインを切り替えることにより基本感度から高感度まで幅の広い感度に対応できる。例えば、ゲインの絶対値を２、４、８、１６倍の４通りとし、ＩＳＯ１００を基本感度とした場合、可能な感度はＩＳＯ１００、２００、４００、８００となる。また、ＩＳＯ２００を基本感度とすれば高感度側はＩＳＯ１６００まで可能となる。しかし、カラムアンプのゲインには限界があるため、例えば３２倍以上にまでゲイン性能を拡張することは容易ではない。このため、最小ゲインを例えば２より小さくできればＩＳＯレンジを広げるのに都合がよい。

また、最小ゲインが比較的大きく例えば２倍のカラムアンプでは、画素アンプのダイナミックレンジを有効に生かしきれない場合がある。

そこで、絶対値の小さいゲイン（例えば２よりも小さいゲイン）を得ることができるカラムアンプが要請される。

しかし、前記従来の固体撮像素子では、カラムアンプのゲインの絶対値は前記スイッチトキャパシタアンプのゲインの絶対値となるため、カラムアンプのゲインの絶対値を小さくしようとすると、前記帰還容量の容量値を大きくする必要がある。したがって、帰還容量の占有面積が増大し、ひいてはカラムアンプの占有面積が増大してしまう。カラムアンプは垂直信号線毎に設置され、例えば数千ブロックが並列に並ぶため、カラムアンプの占有面積の増大は致命的な欠点となる。

本発明は、このような事情に鑑みてなされたもので、画素からの信号又はこれに応じた信号を増幅する増幅部の占有面積を抑えつつ、前記増幅部のゲインの絶対値を小さくすることができる固体撮像素子を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、入射光を光電変換する画素と、前記画素からの信号又はこれに応じた信号が入力され、制御信号に応じてスイッチトキャパシタアンプ動作及びボルテージフォロワ動作を選択的に行い、両動作に共用される演算増幅器を有する増幅回路と、を備えたものである。

第２の態様による固体撮像素子は、前記第１の態様において、前記増幅回路は、前記画素からの前記信号又はこれに応じた前記信号が一方電極に印加される入力容量と、前記入力容量の他方電極と前記演算増幅器の反転入力端子との間に接続された第１のスイッチと、前記他方電極と前記演算増幅器の非反転入力端子との間に接続された第２のスイッチと、第１の基準電位と前記非反転入力端子との間に接続された第３のスイッチと、第２の基準電位と前記非反転入力端子との間に接続された第４のスイッチと、前記演算増幅器の出力端子と前記反転入力端子との間をオンオフする帰還スイッチと、前記出力端子と前記反転入力端子との間に少なくとも一時的に固定又は可変の容量値を形成する帰還容量形成回路と、を有するものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記増幅回路の出力部に入力部が接続されたスイッチトキャパシタ回路を備え、前記スイッチトキャパシタ回路は、前記増幅回路の前記ボルテージフォロワ動作時に前記増幅回路の出力を一時的に保持しその保持電荷による信号を極性反転して出力する極性反転用容量を、有するものである。

本明細書において、スイッチトキャパシタ回路は、１つ以上のスイッチと１つ以上のキャパシタとの組み合わせ回路をいう。

第４の態様による固体撮像素子は、前記第３の態様において、前記極性反転用容量は、前記帰還容量形成回路の少なくとも一部を構成する容量と兼用されたものである。

第５の態様による固体撮像素子は、前記第３又は第４の態様において、前記スイッチトキャパシタ回路は、前記演算増幅器の前記出力端子と前記スイッチトキャパシタ回路の出力部との間に接続された第５のスイッチと、前記演算増幅器の前記出力端子と第１の基準電位との間に直列接続された第６及び第７のスイッチと、前記スイッチトキャパシタ回路の前記出力部と第２の基準電位との間に直列接続された第８及び第９のスイッチと、を有し、前記極性反転用容量は、前記第６及び第７のスイッチ間のノードと前記第８及び第９のスイッチ間のノードとの間に接続されたものである。

第６の態様による固体撮像素子は、前記第３乃至第５のいずれかの態様において、前記スイッチトキャパシタ回路は、前記極性反転用容量からの信号出力時に、前記極性反転用容量の保持電荷を前記極性反転用容量との間で再配分して、前記スイッチトキャパシタ回路の出力のレベル調整を行う電荷再配分用容量を、有するものである。

第７の態様による固体撮像素子は、前記第６の態様において、前記電荷再配分用容量は、前記帰還容量形成回路の少なくとも一部を構成する容量と兼用されたものである。

第８の態様による固体撮像素子は、前記第６又は第７の態様において、前記スイッチトキャパシタ回路は、前記スイッチトキャパシタ回路の出力部と第１の基準電位との間に直列接続された第１０及び第１１のスイッチを有し、前記電荷再配分用容量は、前記第１１のスイッチに並列接続されるものである。

第９の態様による固体撮像素子は、前記第２乃至第８のいずれかの態様において、前記スイッチトキャパシタ回路の出力部に入力部が接続されたバッファを備えたものである。

本発明によれば、画素からの信号又はこれに応じた信号を増幅する増幅部の占有面積を抑えつつ、前記増幅部のゲインの絶対値を小さくすることができる固体撮像素子を提供することができる。

本発明の第１の実施の形態による固体撮像素子を示す回路図である。 図１中の１つの増幅部を示す回路図である。 図２中の演算増幅器並びに図１中のバイアス切替回路及びバイアス回路の内部回路の例と、それらの間の接続関係とを示す回路図である。 増幅部が各動作モードを行う場合の固体撮像素子の読み出し動作を示すタイミングチャートである。 第２の動作モード時の図２中の各ノード等の信号パスレベルを模式的に示すダイヤグラムである。 本発明の第２の実施の形態による固体撮像素子の１つの増幅部を示す回路図である。 本発明の第３の実施の形態による固体撮像素子を示す回路図である。

以下、本発明による固体撮像素子について、図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による固体撮像素子１を示す回路図である。本実施形態による固体撮像素子１は、２次元状に配置された複数の画素１１と、垂直走査回路１２と、水平走査回路１３と、画素１１の各列に対応して設けられ対応する列の画素１１の出力信号が供給される垂直信号線１４と、各垂直信号線１４に接続された定電流源１５と、各垂直信号線１４に対応して設けられ垂直信号線１４の信号を入力電圧Ｖｉｎとして受けて出力電圧Ｖｏｕｔを出力する増幅部１６と、制御信号φＢＥＮＢに応じたバイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮを増幅部１６に供給するバイアス切替回路１７と、電流源用バイアス電圧Ｂ１，Ｂ２を増幅部１６に供給するバイアス回路１８と、サンプリング部１９と、水平信号線２０Ｎ，２０Ｓと、出力アンプＡＰＮ，ＡＰＳと、水平信号線２０Ｎ，２０Ｓをそれぞれ所定タイミングで所定電位ＶｒｅｆにリセットするためのトランジスタＲＴＨＮ，ＲＴＨＳとを有している。水平走査回路１３は、列毎に水平走査信号φＨを出力する。図１において、ＶＤＤは画素部の電源電位である。

各画素１１は、一般的なＣＭＯＳ型固体撮像素子と同様に、光電変換部としてのフォトダイオードＰＤと、電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセット部としてのリセットトランジスタＲＥＳと、当該画素１１を選択するための選択部としての選択トランジスタＳＥＬとを有している。

転送トランジスタＴＸ、リセットトランジスタＲＥＳ、選択トランジスタＳＥＬのゲートは、行方向に配置される画素１１に共通に接続され、行毎に、垂直走査回路１２からの駆動信号φＴＸ、φＲＥＳ、φＳＥＬが供給される。

図２は、図１中の１つの増幅部１６を示す回路図である。ただし、図２において、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮ，Ｂ１，Ｂ２の接続先の図示は省略している。この点は、後述する図３に示している。

各増幅部１６は、画素１１からの信号が入力電圧Ｖｉｎとして入力される増幅回路ＡＰを備えている。増幅回路ＡＰは、制御信号に応じてスイッチトキャパシタアンプ動作及びボルテージフォロワ動作を選択的に行い、両動作に共用される演算増幅器ＯＰ１を有している。なお、本発明では、垂直信号線１４と増幅部１６の入力部との間に、バッファ等の信号処理部を介在させ、増幅回路ＡＰの入力部に、垂直信号線１４の信号（画素１１からの信号）に応じた信号が入力されるようにしてもよい。

本実施の形態では、増幅回路ＡＰは、入力電圧Ｖｉｎが一方電極に印加される入力容量Ｃｉと、入力容量Ｃｉの他方電極と演算増幅器ＯＰ１の反転入力端子（−入力端子）との間に接続された第１のスイッチＳＷ１と、前記他方電極と演算増幅器ＯＰ１の非反転入力端子（＋入力端子）との間に接続された第２のスイッチＳＷ２と、第１の基準電位Ｖｒｅｆ１と演算増幅器ＯＰ１の＋入力端子との間に接続された第３のスイッチＳＷ３と、第２の基準電位Ｖｒｅｆ２と演算増幅器ＯＰ１の＋入力端子との間に接続された第４のスイッチＳＷ４と、演算増幅器ＯＰ１の出力端子と演算増幅器ＯＰ１の−入力端子との間をオンオフする帰還スイッチＦＢＳＷと、演算増幅器ＯＰ１の出力端子と演算増幅器ＯＰ１の−入力端子との間に少なくとも一時的に固定又は可変の容量値を形成する帰還容量形成回路ＦＢＣと、を有している。演算増幅器ＯＰ１の出力端子が、増幅回路ＡＰの出力部となっている。基準電位Ｖｒｅｆ１，Ｖｒｅｆ２は、信号のダイナミックレンジを確保するべく、基準電位Ｖｒｅｆ２が基準電位Ｖｒｅｆ１に比べて電源電圧ＶＤＤに近い値となるように定められ、後述する図５に示すように、Ｖｒｅｆ１＜Ｖｒｅｆ２とされている。なお、以下の説明では、入力容量Ｃｉの容量値も同じ符号Ｃｉで示すものとする。この点は、後述する各容量についても同様である。

スイッチＳＷ１〜ＳＷ４，ＦＢＳＷは、例えばＭＯＳトランジスタで構成され、対応する制御信号（その制御信号の符号は、スイッチの符号にφを付したものとしている。）に応じてオンオフする。ここでは、スイッチＳＷ１〜ＳＷ４，ＦＢＳＷは、対応する制御信号がＨ（ハイレベル）の場合にオンし、対応する制御信号がＬ（ローレベル）の場合にオフするものとする。これらの点は、後述する各種のスイッチについても同様である。

本実施の形態では、帰還容量形成回路ＦＢＣは、公知のスイッチトキャパシタアンプと同様に、スイッチＣｆＳＷ１〜ＣｆＳＷ３及び容量Ｃｆ１〜Ｃｆ３で構成され、スイッチＣｆＳＷ１〜ＣｆＳＷ３のオンオフ状態に応じた可変の容量値を形成するようになっている。もっとも、帰還容量形成回路ＦＢＣは、例えば、演算増幅器ＯＰ１の出力端子と演算増幅器ＯＰ１の−入力端子との間に接続された単一の容量のみで構成し、固定の容量値を形成するようにしてもよい。

各増幅部１６は、増幅回路ＡＰの他に、増幅回路ＡＰの出力部に入力部が接続されたスイッチトキャパシタ回路ＳＣと、スイッチトキャパシタ回路ＳＣの出力部に入力部が接続されたバッファを構成する演算増幅器ＯＰ２と、を備えている。

スイッチトキャパシタ回路ＳＣは、増幅回路ＡＰのボルテージフォロワ動作時に増幅回路ＡＰの出力を一時的に保持しその保持電荷による信号を極性反転して出力する極性反転用容量Ｃｓと、極性反転用容量Ｃｓからの信号出力時に、極性反転用容量Ｃｓの保持電荷を極性反転用容量Ｃｓとの間で再配分して、スイッチトキャパシタ回路ＳＣの出力のレベル調整を行う電荷再配分用容量Ｃｒと、を有している。

また、スイッチトキャパシタ回路ＳＣは、演算増幅器ＯＰ１の出力端子とスイッチトキャパシタ回路ＳＣの出力部との間に接続された第５のスイッチＳＷ５と、演算増幅器ＯＰ１の出力端子と第１の基準電位Ｖｒｅｆ１との間に直列接続された第６及び第７のスイッチＳＷ６，ＳＷ７と、スイッチトキャパシタ回路ＳＣの出力部と第２の基準電位Ｖｒｅｆ２との間に直列接続された第８及び第９のスイッチＳＷ８，ＳＷ９と、を有している。極性反転用容量Ｃｓは、第６及び第７のスイッチＳＷ６，ＳＷ７間のノードと第８及び第９のスイッチＳＷ８，ＳＷ９間のノードとの間に接続されている。

さらに、スイッチトキャパシタ回路ＳＣは、スイッチトキャパシタ回路ＳＣの出力部と第１の基準電位Ｖｒｅｆ１との間に直列接続された第１０及び第１１のスイッチＳＷ１０，ＳＷ１１を有している。電荷再配分用容量Ｃｒは、第１１のスイッチＳＷ１１に並列接続されている。

演算増幅器ＯＰ２の出力端子と演算増幅器ＯＰ２の−入力端子との間が接続され、演算増幅器ＯＰ２がバッファとしてのボルテージフォロワを構成している。演算増幅器ＯＰ２の−入力端子に、スイッチトキャパシタ回路ＳＣの出力部が接続されている。このボルテージフォロワに代えて、他の構成のバッファ（例えば、ソースフォロワ）を採用してもよい。

図３は、図２中の演算増幅器ＯＰ１，ＯＰ２並びに図１中のバイアス切替回路１７及びバイアス回路１８の内部回路の例と、それらの間の接続関係とを示す回路図である。

演算増幅器ＯＰ１は、ＰＭＯＳトランジスタＴ１〜Ｔ４及びＮＭＯＳトランジスタＴ５〜Ｔ１０で構成されている。演算増幅器ＯＰ２は、ＰＭＯＳトランジスタＴ１１，Ｔ１２及びＮＭＯＳトランジスタＴ１３〜Ｔ１６で構成されている。演算増幅器ＯＰ１は、演算増幅器ＯＰ２のような一般的な構成に対し、トランジスタＴ３〜Ｔ６が追加されたいわゆるダブルカスケードタイプの構成を有している。図３において、ＩＮ−Ｐ１，ＩＮ−Ｎ１，ＯＵＴ１は、演算増幅器ＯＰ１の＋入力端子、−入力端子及び出力端子をそれぞれ示している。また、ＩＮ−Ｐ２，ＩＮ−Ｎ２，ＯＵＴ２は、演算増幅器ＯＰ２の＋入力端子、−入力端子及び出力端子をそれぞれ示している。

本実施の形態では、演算増幅器ＯＰ１がダブルカスケードタイプの構成を有しているため、スイッチトキャパシタアンプ動作及びボルテージフォロワ動作を適切に実現するべく、バイアス切替回路１７が設けられている。バイアス切替回路１７は、スイッチＳＷ２１〜ＳＷ２４及び反転回路ＮＯＴで構成されている。バイアス切替回路１７は、スイッチトキャパシタアンプ動作時に、制御信号φＢＥＮＢがＨとされ、演算増幅器ＯＰ１のＰＭＯＳトランジスタＴ３，Ｔ４のゲートに、バイアス電圧ＢＩＡＳ１をバイアス電圧ＢＩＡＳＰとして供給するとともに、演算増幅器ＯＰ１のＮＭＯＳトランジスタＴ５，Ｔ６のゲートに、バイアス電圧ＢＩＡＳ２をバイアス電圧ＢＩＡＳＮとして供給する。また、バイアス切替回路１７は、ボルテージフォロワ動作時に、制御信号φＢＥＮＢがＬとされ、演算増幅器ＯＰ１のＰＭＯＳトランジスタＴ３，Ｔ４のゲートに、接地電圧をバイアス電圧ＢＩＡＳＰとして供給するとともに、演算増幅器ＯＰ１のＮＭＯＳトランジスタＴ５，Ｔ６のゲートに、電源電圧ＶＤＤをバイアス電圧ＢＩＡＳＮとして供給し、トランジスタＴ３〜Ｔ６を単なる抵抗と等価な状態とする。

なお、演算増幅器ＯＰ１として、ダブルカスケードタイプの構成を採用せずに、演算増幅器ＯＰ２と同様の構成を採用してもよい。この場合、バイアス切替回路１７は不要である。

演算増幅器ＯＰ１では、カスケード接続された２つのトランジスタＴ９，Ｔ１０によってコモン電流源が構成されている。同様に、演算増幅器ＯＰ２では、カスケード接続された２つのトランジスタＴ１５，Ｔ１６によってコモン電流源が構成されている。バイアス回路１８は、ＮＭＯＳトランジスタＴ１７〜Ｔ１９及び定電流源ＣＣ１，ＣＣ２で構成されている。バイアス回路１８は、トランジスタＴ９，Ｔ１５のゲートにバイアス電圧Ｂ２を供給するとともに、トランジスタＴ１０，Ｔ１６のゲートにバイアス電圧Ｂ１を供給する。なお、演算増幅器ＯＰ１，ＯＰ２のコモン電流源は、カスケード接続による構成に限らない。

図１に示すように、各サンプリング部１９は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施の形態では、第１の容量ＣＳは、光信号を蓄積する容量である。第２の容量ＣＮは、前記光信号から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部１９は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部１９は、対応する増幅部１６の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路１３からの水平走査信号φＨに従って水平信号線２０Ｎ，２０Ｓへ供給する。水平信号線２０Ｎ，２０Ｓに出力された光信号及び差分用信号はそれぞれそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、外部信号処理部（図示せず）へ出力される。図面には示していないが、この外部信号処理部は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。このサンプリング部１９は、増幅部１６のオフセットを取り除くために設けられている。

本実施の形態では、増幅部１６は、第１乃至第３の動作モードを行う。第１の動作モードは、増幅部１６のゲインの絶対値を１よりも大きくする場合の動作モードである。第２の動作モードは、増幅部１６のゲインの絶対値を１よりも小さくする場合の動作モードである。第３の動作モードは、増幅部１６のゲインの絶対値を１にする場合の動作モードである。

第１の動作モード時には、所望のゲインに応じて、制御信号φＣｆＳＷ１〜φＣｆＳＷ３が設定されて、帰還容量形成回路ＦＢＣの容量値が設定される。以下の説明では、帰還容量形成回路ＦＢＣの容量値をＣｆとする。

第１の動作モード時には、制御信号φＳＷ１，φＳＷ３，φＳＷ５，φＳＷ７，φＳＷ９，φＳＷ１１がＨに維持され、これらに対応するスイッチがオン状態に保たれる。また、第１の動作モード時には、制御信号φＳＷ２，φＳＷ４，φＳＷ６，φＳＷ８，φＳＷ１０がＬに維持され、これらに対応するスイッチがオフ状態に保たれる。さらに、第１の動作モード時には、制御信号φＢＥＮＢは、Ｈに維持される。また、第１の動作モード時には、制御信号φＦＢＳＷは、後述するように所定のタイミングでＨとＬとの間で切り替えられる。これにより、第１の動作モード時には、増幅回路ＡＰは一般的なスイッチトキャパシタアンプと同じ回路状態となってスイッチトキャパシタアンプ動作を行う。また、極性反転用容量Ｃｓによる増幅回路ＡＰの出力の保持及びその極性反転の動作と、電荷再配分用容量Ｃｒの電荷再配分による出力レベル調整動作は行われない。よって、スイッチトキャパシタアンプ動作による増幅回路ＡＰの出力が、スイッチＳＷ５、及び、演算増幅器ＯＰ２によるボルテージフォロワを経由して、増幅部１６の出力電圧Ｖｏｕｔとして出力される。

ここで、第１の動作モード時の増幅回路ＡＰのスイッチトキャパシタアンプ動作について説明する。第１の動作モード時には、制御信号φＦＢＳＷがＨとなると、帰還スイッチＦＢＳＷがオンして演算増幅器ＯＰ１の−入力端子と出力端子との間が短絡し、演算増幅器ＯＰ１の出力端子が第１の基準電位Ｖｒｅｆ１にクランプされる。その後、制御信号φＦＢＳＷがＬにされて帰還スイッチＦＢＳＷがオフし、スイッチＣｆＳＷ１〜ＣｆＳＷ３のうちのいずれか１つ以上がオンしている状態で、垂直信号線１４の電圧ＶｉｎがΔＶだけ変化すると、演算増幅器ＯＰ１の出力端子の信号は、｛Ｖｒｅｆ１−（Ｃｉ／Ｃｆ）×ΔＶ｝となる。このように、帰還スイッチＦＢＳＷがオフすると、増幅回路ＡＰのゲインとして、入力容量Ｃｉの容量値と帰還容量形成回路ＦＢＣの容量値Ｃｆの比で反転ゲイン（−Ｃｉ／Ｃｆ）が得られる。

第１の動作モード時には、増幅回路ＡＰの出力が、スイッチＳＷ５、及び、演算増幅器ＯＰ２によるボルテージフォロワを経由して、増幅部１６の出力電圧Ｖｏｕｔとして出力されるので、結局、増幅部１６の全体のゲインとして、（−Ｃｉ／Ｃｆ）が得られる。例えば、単位容量値をＣとしたとき、Ｃｉ＝８Ｃ、Ｃｆ１＝２Ｃ、Ｃｆ２＝Ｃｆ３＝Ｃとすれば、第１の動作モード時には、スイッチＣｆＳＷ１〜ＣｆＳＷ３のオンオフ状態に応じて、増幅部１６の全体のゲインとして、−２倍、−４倍、−８倍のゲインが得られる。

図４（ａ）は、増幅部１６が第１の動作モードを行う場合の固体撮像素子１の読み出し動作を示すタイミングチャートである。本実施の形態では、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素１１のフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、１行ずつ順次選択され、各１行について順次同じ動作が行われていく。この点は、増幅部１６が第２の動作モードや第３の動作モードを行う場合も同様である。図４（ａ）は、主として、ｎ行目の画素１１が選択され、引き続いてｎ＋１行目の画素１１が選択された場合の動作を示している。

図４（ａ）において、期間Ｔ１は、ｎ行目の画素１１の出力の水平ブランキング期間である。期間Ｔ１において、垂直走査回路１２によりｎ行目の画素１１が選択され、ｎ行目のリセットパルスφＲＥＳ（ｎ）がＬに変化し、ｎ行目のリセットトランジスタＲＥＳがオフする。また、期間Ｔ１において、ｎ行目の選択パルスφＳＥＬ（ｎ）がハイレベルに変化し、ｎ行目の選択トランジスタＳＥＬがオンする。ｎ行目の選択トランジスタＳＥＬのオンにより、ｎ行目の増幅トランジスタＡＭＰのソースは垂直信号線１４に接続される。そして、ｎ行目の増幅トランジスタＡＭＰは、定電流源１５によってソースフォロア回路として動作する。

期間Ｔ１が開始した時点ｔ１の後、期間ｔ６−ｔ７が開始する時点ｔ６までの期間においては、ｎ行目の選択トランジスタＳＥＬがオンし、同時にｎ行目のリセットトランジスタＲＥＳがオフすることで、ｎ行目の画素１１の増幅トランジスタＡＭＰのゲート電圧が、フローティング状態となり、ｎ行目の画素１１のリセットレベルが垂直信号線１４に現われる。このとき、期間Ｔ１が開始した後の期間ｔ２−ｔ３では、制御信号φＦＢＳＷがＨとなって帰還スイッチＦＢＳＷがオンすることにより、垂直信号線１４のリセットレベルを入力の基準とした状態で、演算増幅器ＯＰ１の出力端子のレベルが第１の基準電位Ｖｒｅｆ１にクランプされる。そして、期間Ｔ１中の期間ｔ４−ｔ５において、制御信号φＴＶＮがＨに変化し、入力スイッチＴＶＮがオンする。これにより、ｎ行目の画素１１のリセット信号が、容量ＣＮに蓄積される。この動作は、ｎ行目の各列の画素に対して同時並列に実行される。

次に、期間Ｔ１中の期間ｔ６−ｔ７において、ｎ行目の転送パルスφＴＸ（ｎ）がＨに変化し、ｎ行目の転送トランジスタＴＸがオンする。ｎ行目の転送トランジスタＴＸのオンにより、ｎ行目の画素１１のフォトダイオードＰＤで光電変換され蓄積されていた信号電荷が、対応するフローティングディフュージョンＦＤに転送される。これによって、フローティングディフュージョンＦＤの電圧は転送されてきた電荷量に応じた電圧となり、この電圧が増幅トランジスタＡＭＰのゲート電極に印加される。その結果、ｎ行目の画素１１の光情報を含んだレベルが、垂直信号線１４に現れる。このとき、演算増幅器ＯＰ１の出力端子（したがって、演算増幅器ＯＰ２の出力端子）にはＶｒｅｆ１を基準として光信号による変化分がゲイン（−Ｃｉ／Ｃｆ）で反転増幅された電圧として現れる。先に説明したように、このゲイン（−Ｃｉ／Ｃｆ）は、制御信号φＣｆＳＷ１〜φＣｆＳＷ３によって設定される。期間ｔ６−ｔ８の後の期間ｔ８−ｔ９において、制御信号φＴＶＳがＨに変化し、入力スイッチＴＶＳがオンする。これにより、ｎ行目の画素の光信号が、容量ＣＳに蓄積される。この動作は、ｎ行目の各列の画素に対して同時並列に実行される。

このようにして、期間Ｔ１において、増幅部１６の第１の動作モードに従ったｎ行目の画素１１の出力信号のサンプリングが行われ、各列毎に、容量ＣＮにはｎ行目の画素１１のリセット信号が蓄積され、容量ＣＳにはｎ行目の画素１１の光信号が蓄積される。

期間Ｔ１後の期間Ｔ２は、ｎ行目の画素１１の出力の水平走査期間である。期間Ｔ２において、水平走査回路１３からの水平走査信号φＨによる水平走査によって出力スイッチＴＨＮ，ＴＨＳが各垂直信号線１４に対応するもの毎に順次オンされ、容量ＣＮ，ＣＳにそれぞれ蓄積されていたリセット信号及び光信号が各垂直信号線１４に対応するもの毎に順次水平信号線２０Ｎ，２０Ｓにそれぞれ読み出され、出力アンプＡＰＮ，ＡＰＳをそれぞれ介して外部信号処理部（図示せず）へ出力される。この外部信号処理部の差動アンプ等で出力アンプＡＰＳ，ＡＰＮの出力間の差分を取ることにより、固定パターンノイズ等が除去された画像出力が得られる。

次に、期間Ｔ３，Ｔ４において、ｎ行目に関して期間Ｔ１，Ｔ２で行われたのと同様の動作が、ｎ＋１行目について行われ、それ以降においても同様の動作を繰り返す。

増幅部１６の第２の動作モード時には、制御信号φＳＷ１，φＳＷ３，φＳＷ５がＬに維持され、これらに対応するスイッチがオフ状態に保たれる。また、第２の動作モード時には、制御信号φＳＷ２，φＦＢＳＷがＨに維持され、これらに対応するスイッチがオン状態に保たれる。さらに、第２の動作モード時には、制御信号φＢＥＮＢは、Ｌに維持される。また、第２の動作モード時には、制御信号φＳＷ４，φＳＷ６〜φＳＷ１１は、後述するように所定のタイミングでＨとＬとの間で切り替えられる。これにより、第２の動作モード時には、増幅回路ＡＰはボルテージフォロワ動作を行う。また、極性反転用容量Ｃｓによる増幅回路ＡＰの出力の保持及びその極性反転の動作と、電荷再配分用容量Ｃｒの電荷再配分による出力レベル調整動作が行われる。

図５は、第２の動作モード時の図２中の各ノード［１］〜［７］及び図１中の画素１１のフローティングディフュージョンＦＤ（その電圧はＦＤ電圧である。）の、信号パスレベルを模式的に示すダイヤグラムである。なお、図５中のＶＣＣは、後述する第３の実施の形態で言及するＡＤ変換器３０の電源電圧であるので、本実施の形態では無視されたい。

第２の動作モード時には、制御信号φＳＷ４がＨとなると、スイッチＳＷ４がオンして演算増幅器ＯＰ１の＋入力端子に第２の基準電位Ｖｒｅｆ２が印加されるので、演算増幅器ＯＰ１の＋入力端子及び−入力端子端子間のイマージナリショートと帰還スイッチＦＢＳＷのオン状態とによって、演算増幅器ＯＰ１の出力端子電圧はＶｒｅｆ２にクランプされる（図５の［２］，［３］）。

その後、制御信号φＳＷ４がＬにされてスイッチＳＷ４がオフした状態で、垂直信号線１４の電圧ＶｉｎがΔＶだけ変化すると、演算増幅器ＯＰ１の出力端子の信号は、（Ｖｒｅｆ２＋ΔＶ）となる。この状態で、スイッチＳＷ７，ＳＷ８をオフさせたままスイッチＳＷ６，ＳＷ９をオンさせると、極性反転用容量Ｃｓが充電されてノード［４］の電圧が（Ｖｒｅｆ２＋ΔＶ）となり、極性反転用容量Ｃｓの両電極間の電圧（正味の充電電圧）はΔＶとなる。

次に、スイッチＳＷ６，ＳＷ９をオフさせ、スイッチＳＷ８をオフさせたままスイッチＳＷ７をオンさせると、極性反転用容量Ｃｓの保持電荷による信号が極性反転されてノード［５］に現れ、ノード［５］の電圧は（Ｖｒｅｆ１−ΔＶ）となる。

次いで、スイッチＳＷ１１が既に一旦オンされた後にオフにされた状態で、スイッチＳＷ８，ＳＷ１０をオンさせると、極性反転用容量Ｃｓの保持電荷が極性反転用容量Ｃｓと電荷再配分用容量Ｃｒとの間で再配分される。その結果、ノード［６］の電圧は、［Ｖｒｅｆ１−｛Ｃｓ／（Ｃｓ＋Ｃｒ）｝×ΔＶ｝］となる。そして、この電圧が、演算増幅器ＯＰ２によるボルテージフォロワを経由して、増幅部１６の出力電圧Ｖｏｕｔとして出力される。よって、第２の動作モード時には、増幅部１６の全体のゲインとして、｛−Ｃｓ／（Ｃｓ＋Ｃｒ）｝が得られる。このゲインの絶対値は、１よりも小さくなり、Ｃｓ及びＣｒの容量値を設定することで、所望の値にすることができる。勿論、このゲインを可変にすることも可能である。この場合、例えば、電荷再配分用容量Ｃｒに代えて、帰還容量形成回路ＦＢＣと同様の可変容量回路を設ければよい。

図４（ｂ）は、増幅部１６が第２の動作モードを行う場合の固体撮像素子１の読み出し動作を示すタイミングチャートである。図４（ｂ）では、ｎ行目の画素１１の出力の水平ブランキング期間Ｔ１のみを拡大して示している。

図４（ｂ）において、期間Ｔ１において、垂直走査回路１２によりｎ行目の画素１１が選択され、ｎ行目のリセットパルスφＲＥＳ（ｎ）がＬに変化し、ｎ行目のリセットトランジスタＲＥＳがオフする。また、期間Ｔ１において、ｎ行目の選択パルスφＳＥＬ（ｎ）がハイレベルに変化し、ｎ行目の選択トランジスタＳＥＬがオンする。ｎ行目の選択トランジスタＳＥＬのオンにより、ｎ行目の増幅トランジスタＡＭＰのソースは垂直信号線１４に接続される。そして、ｎ行目の増幅トランジスタＡＭＰは、定電流源１５によってソースフォロア回路として動作する。

図４（ｂ）において、期間Ｔ１が開始した時点ｔ１では、制御信号φＳＷ４，φＳＷ６，φＳＷ９，φＳＷ１１はＨとされてこれらに対応するスイッチはオン状態となっているとともに、制御信号φＳＷ７，φＳＷ８，φＳＷ１０，φＴＶＮ，φＴＶＳはＬとされてこれらに対応するスイッチはオフ状態となっている。

期間Ｔ１が開始した時点ｔ１の後、期間ｔ１８−ｔ１９が開始する時点ｔ１８までの期間においては、ｎ行目の選択トランジスタＳＥＬがオンし、同時にｎ行目のリセットトランジスタＲＥＳがオフすることで、ｎ行目の画素１１の増幅トランジスタＡＭＰのゲート電圧が、フローティング状態となり、ｎ行目の画素１１のリセットレベルが垂直信号線１４に現われる。

期間Ｔ１が開始した後の期間ｔ１−ｔ１１では、制御信号φＳＷ４がＨとなってスイッチＳＷ４がオンすることにより、垂直信号線１４のリセットレベルを入力の基準とした状態で、演算増幅器ＯＰ１の出力端子のレベルが第２の基準電位Ｖｒｅｆ２にクランプされる。また、期間ｔ１−ｔ１１では、制御信号φＳＷ１１がＨとなってスイッチＳＷ１１がオンすることにより、電荷再配分用容量Ｃｒの残留電荷が放電されてリセットされる。

時点ｔ１１において、制御信号φＳＷ４，φＳＷ１１がＬに変化し、スイッチＳＷ４，ＳＷ１１がオフする。期間ｔ１１−ｔ１２においては、制御信号φＳＷ６，φＳＷ９がＨとなっていてスイッチＳＷ６，ＳＷ９がオンしており、制御信号φＳＷ７，φＳＷ８がＬとなっていてスイッチＳＷ７，ＳＷ８がオフしていることにより、ｎ行目の画素１１のリセット信号が、極性反転用容量Ｃｓに保持される。

時点ｔ１２で制御信号φＳＷ６がＬに変化してスイッチＳＷ６がオフし、時点ｔ１３で制御信号φＳＷ９がＬに変化してスイッチＳＷ９がオフし、時点ｔ１４で制御信号φＳＷ７がＨに変化してスイッチＳＷ７がオンし、時点ｔ１５で制御信号φＳＷ８がＨに変化してスイッチＳＷ８がオンする。これにより、極性反転用容量Ｃｓによる極性反転動作が行われる。なお、制御信号φＳＷ９，φＳＷ８の切替タイミングを時点ｔ１３，ｔ１５にずらしているのは、極力ノイズが乗らないようにするためである。

その後、期間ｔ１６−１８において、制御信号φＳＷ１０がＨにされてスイッチＳＷ１０がオンする。これにより、電荷再配分用容量Ｃｒの電荷再配分による出力レベル調整動作が行われ、その信号が演算増幅器ＯＰ２によるボルテージフォロワを経由して、増幅部１６の出力電圧Ｖｏｕｔとして出力される。そして、期間ｔ１６−ｔ１７において、制御信号φＴＶＮがＨに変化し、入力スイッチＴＶＮがオンする。これにより、前述した極性反転及び電荷再配分による出力レベル調整が行われたｎ行目の画素１１のリセット信号が、容量ＣＮに蓄積される。この動作は、ｎ行目の各列の画素に対して同時並列に実行される。

時点ｔ１８において、制御信号φＳＷ６，φＳＷ９，φＳＷ１１がＨに変化してこれらに対応するスイッチがオンし、制御信号φＳＷ７，φＳＷ８，φＳＷ１０がＬに変化してこれらに対応するスイッチがオフする。

次に、期間Ｔ１中の期間ｔ１８−ｔ１９において、ｎ行目の転送パルスφＴＸ（ｎ）がＨに変化し、ｎ行目の転送トランジスタＴＸがオンする。ｎ行目の転送トランジスタＴＸのオンにより、ｎ行目の画素１１のフォトダイオードＰＤで光電変換され蓄積されていた信号電荷が、対応するフローティングディフュージョンＦＤに転送される。これによって、フローティングディフュージョンＦＤの電圧は転送されてきた電荷量に応じた電圧となり、この電圧が増幅トランジスタＡＭＰのゲート電極に印加される。その結果、ｎ行目の画素１１の光情報を含んだレベルが、垂直信号線１４に現れる。

そして、前述した時点ｔ１１〜時点ｔ１８の動作と同様の動作が、時点ｔ２０〜ｔ２６，ｔ１０でそれぞれ行われる。ただし、期間ｔ１０において、制御信号φＳＷ４はＨに変化してスイッチＳＷ４がオンする。尚、期間ｔ１９−ｔ２０においては、制御信号φＳＷ４はＬのままとされてスイッチＳＷ４はオフされている。これにより、期間ｔ２５−ｔ１０において、演算増幅器ＯＰ２の出力端子には、Ｖｒｅｆ１を基準として光信号による変化分がゲイン｛−Ｃｓ／（Ｃｓ＋Ｃｒ）｝で反転増幅された電圧として現れる。そして、期間ｔ２５−ｔ２６において、制御信号φＴＶＳがＨに変化し、入力スイッチＴＶＳがオンする。これにより、前述した極性反転及び電荷再配分による出力レベル調整が行われたｎ行目の画素１１の光信号が、容量ＣＳに蓄積される。この動作は、ｎ行目の各列の画素に対して同時並列に実行される。

このようにして、期間Ｔ１において、増幅部１６の第２の動作モードに従ったｎ行目の画素１１の出力信号のサンプリングが行われ、各列毎に、容量ＣＮにはｎ行目の画素１１のリセット信号が蓄積され、容量ＣＳにはｎ行目の画素１１の光信号が蓄積される。

増幅部１６が第２の動作モードを行う場合も、増幅部１６が第１の動作モードを行う場合と同様に、期間Ｔ１後にｎ行目の画素１１の出力の水平走査期間の動作が行われ、ｎ行目に関して行われたのと同様の動作がｎ＋１行目について行われ、それ以降においても同様の動作を繰り返す。

増幅部１６の第３の動作モード時は、制御信号φＳＷ１０がＬに維持されてスイッチＳＷ１０がオフ状態に保たれ、制御信号φＳＷ１１がＨに維持されてスイッチＳＷ１１がオン状態に保たれる点を除いて、前記第２の動作モード時と同じである。これにより、増幅部１６の第３の動作モード時には、電荷再配分用容量Ｃｒの電荷再配分による出力レベル調整動作は行われず、増幅部１６の全体のゲインとして、−１が得られる。

増幅部１６が第３の動作モードを行う場合の固体撮像素子１の読み出し動作を示すタイミングチャートは、図４（ｂ）において、制御信号φＳＷ１０をＬに固定し、制御信号φＳＷ１１をＨに固定するように改変したものとなる。

本実施の形態では、前述したように、増幅部１６は、増幅回路ＡＰのスイッチトキャパシタアンプ動作によって絶対値が１よりも大きいゲイン（−Ｃｉ／Ｃｆ）を得る一方、増幅回路ＡＰのボルテージフォロワ動作によって絶対値が１のゲインを得るとともに、増幅回路ＡＰのボルテージフォロワ動作と容量Ｃｓの蓄積電荷に対する電荷再配分用容量Ｃｒの電荷再配分による出力レベル調整動作とによって絶対値が１よりも小さいゲイン｛−Ｃｓ／（Ｃｓ＋Ｃｒ）｝を得ている。

したがって、本実施の形態によれば、帰還容量形成回路ＦＢＣを構成する容量として容量値の大きいものを用いることなく、絶対値が１以下のゲインを得ることができる。そして、本実施の形態では、演算増幅器ＯＰ２や数多くのスイッチを用いているが、それらの占有面積はさほど大きくない。また、容量Ｃｓ，Ｃｒとして容量値の小さいものを用いることができるので、それらの占有面積もさほど大きくない。このため、本実施の形態によれば、従来のようにスイッチトキャパシタアンプで帰還容量を大きくして絶対値が１以下のゲインを得る場合にそのスイッチトキャパシタアンプが占める占有面積に比べて、増幅部１６の占有面積を小さくすることができる。

また、従来のようにスイッチトキャパシタアンプで帰還容量を大きくして絶対値が１以下のゲインを得ようとすると、演算増幅器の負帰還量が１００％を越すため、発振し易くなって安定性が低下してしまう。これに対し、本実施の形態によれば、帰還容量形成回路ＦＢＣを構成する容量として容量値の大きいものを用いることなく、絶対値が１以下のゲインを得ることができるので、演算増幅器ＯＰ１の負帰還量が小さくてすみ、安定性を高めることができる。

さらに、本実施の形態では、増幅部１６のセトリング時間は、スイッチトキャパシタアンプからなる従来のカラムアンプと異なり、垂直信号線１４に対するインピーダンスが大幅に増加することと、極性反転用容量Ｃｓの容量値も大きくする必要がないこととによって、スイッチトキャパシタ回路ＳＣの制御を含めても、従来のカラムアンプと同等以下で済む。

さらにまた、本実施の形態では、前述した図５に示すような信号パスレベルを得ることができるので、総合的に、画素１１の増幅トランジスタＡＭＰの出力である垂直信号線１４のダイナミックレンジを最大限有効に利用したシステムが、可能となる。その結果、低ＩＳＯ側の性能を犠牲にせずに済む。

また、本実施の形態では、バッファとしての演算増幅器ＯＰ２からなるボルテージフォロワが設けられている。したがって、スイッチトキャパシタ回路ＳＣとサンプリング部１９との間の干渉が防止されるので、好ましい。

なお、絶対値が１よりも小さいゲインを得る必要がない場合は、電荷再配分用容量Ｃｒ及びスイッチＳＷ１０，ＳＷ１１を取り除いてもよい。

［第２の実施の形態］
図６は、本発明の第２の実施の形態による固体撮像素子の１つの増幅部１６を示す回路図であり、図２に対応している。図６において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点のみである。本実施の形態では、帰還容量形成回路ＦＢＣの容量Ｃｆ３がスイッチトキャパシタ回路ＳＣの極性反転用容量Ｃｓとして兼用されている。また、本実施の形態では、帰還容量形成回路ＦＢＣの容量Ｃｆ２がスイッチトキャパシタ回路ＳＣの電荷再配分用容量Ｃｒとして兼用され、この兼用を実現するため、スイッチＣｆＳＷ４，ＣｆＳＷ５が追加されている。

増幅部１６のゲインの絶対値を１よりも大きくする場合の第１の動作モード時には、所望のゲインに応じて、制御信号φＣｆＳＷ１〜φＣｆＳＷ３が設定される。また、第１の動作モード時には、制御信号φＳＷ１，φＳＷ３，φＳＷ５，φＳＷ６，φＳＷ１０がＨに維持され、これらに対応するスイッチがオン状態に保たれる。また、第１の動作モード時には、制御信号φＳＷ２，φＳＷ４，φＳＷ７〜φＳＷ９，φＳＷ１１，φＣｆＳＷ４，φＣｆＳＷ５がＬに維持され、これらに対応するスイッチがオフ状態に保たれる。さらに、第１の動作モード時には、制御信号φＢＥＮＢは、Ｈに維持される。また、第１の動作モード時には、制御信号φＦＢＳＷは、所定のタイミングでＨとＬとの間で切り替えられる。

増幅部１６のゲインの絶対値を１よりも小さくする場合の第２の動作モード時には、制御信号φＳＷ１，φＳＷ３，φＳＷ５，φＣｆＳＷ１〜φＣｆＳＷ４がＬに維持され、これらに対応するスイッチがオフ状態に保たれる。また、第２の動作モード時には、制御信号φＳＷ２，φＦＢＳＷ，φＣｆＳＷ５がＨに維持され、これらに対応するスイッチがオン状態に保たれる。さらに、第２の動作モード時には、制御信号φＢＥＮＢは、Ｌに維持される。また、第２の動作モード時には、制御信号φＳＷ４，φＳＷ６〜φＳＷ１１は、所定のタイミングでＨとＬとの間で切り替えられる。

増幅部１６のゲインの絶対値を１にする場合の第３の動作モード時には、制御信号φＳＷ１，φＳＷ３，φＳＷ５，φＣｆＳＷ１〜φＣｆＳＷ４，φＳＷ１０がＬに維持され、これらに対応するスイッチがオフ状態に保たれる。また、第３の動作モード時には、制御信号φＳＷ２，φＦＢＳＷ，φＣｆＳＷ５，φＳＷ１１がＨに維持され、これらに対応するスイッチがオン状態に保たれる。さらに、第３の動作モード時には、制御信号φＢＥＮＢは、Ｌに維持される。また、第３の動作モード時には、制御信号φＳＷ４，φＳＷ６〜φＳＷ９は、所定のタイミングでＨとＬとの間で切り替えられる。

本実施の形態における第１乃至第３の動作モード時の動作は、前記第１の実施の形態における第１乃至第３の動作モード時の動作とそれぞれ同様であるので、その説明は省略する。

本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる他、容量Ｃｆ３が極性反転用容量Ｃｓとして兼用され、容量Ｃｆ２が電荷再配分用容量Ｃｒとして兼用されているので、容量の数が減り、増幅部１６の占有面積を更に小さくすることができるという利点も得られる。

なお、本実施の形態と同様に容量Ｃｆ３を極性反転用容量Ｃｓとして兼用する一方、前記第１の実施の形態と同様に容量Ｃｆ２と電荷再配分用容量Ｃｒとを別々に設けてもよい。逆に、前記第１の実施の形態と同様に容量Ｃｆ３と極性反転用容量Ｃｓとを別々に設ける一方、本実施の形態と同様に容量Ｃｆ２を電荷再配分用容量Ｃｒとして兼用してもよい。

［第３の実施の形態］
図７は、本発明の第３の実施の形態による固体撮像素子１０１を示す回路図であり、図１に対応している。図７において、図１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態が前記第１の実施の形態と異なる所は、サンプリング部１９、水平信号線２０Ｎ，２０Ｓ、出力アンプＡＰＮ，ＡＰＳ及びトランジスタＲＴＨＮ，ＲＴＨＳに代えて、ＡＤ変換器３０及び水平出力線３１が設けられている点のみである。各ＡＤ変換器３０は、対応する増幅部１６の出力電圧Ｖｏｕｔをアナログデジタル変換する。ＡＤ変換器３０の具体的な構成としては、公知の種々の構成を採用することができる。図面には示していないが、例えば、各ＡＤ変換器３０は、ランプ信号と入力（ここでは、増幅部１６の出力電圧Ｖｏｕｔ）とを比較する比較部と、ランプ信号の開始時からの経過時間に応じたカウント値を得るカウンタのカウンタ値を、前記比較部による比較結果に応じてラッチするラッチ部などを備えた構成とされる。このとき、ランプ信号の発生部などは各ＡＤ変換器３０に共通して設けられる。

水平走査回路１３は、列毎に水平走査信号φＨを出力し、その信号を各ＡＤ変換器３０に供給する。これにより、各ＡＤ変換器３０により変換されたデジタル信号が、所定ビット数の水平出力線３１へ順次出力され、水平出力線３１により外部へ出力されるようになっている。

なお、ＡＤ変換器３０による信号サンプリングタイミングは、例えば、図４（ａ）の場合には時点ｔ５，ｔ９及びこれに対応するタイミングとし、図４（ｂ）の場合には時点ｔ１７，ｔ２６及びこれに対応するタイミングとすればよい。

本実施の形態では、各ＡＤ変換器３０は、その微細化を進めてＡＤ変換器３０を高速で動作させるために、画素部の電源電圧ＶＤＤよりも低い電源電圧ＶＣＣ（図５参照）で作動するように構成されている。これにより、ＡＤ変換器３０の入力可能な電圧振幅は、画素１１から垂直信号線１４へ出力可能な電圧振幅よりも小さくなっている。

本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる他、次の利点も得られる。すなわち、本実施の形態によれば、増幅部１６は絶対値が１よりも小さいゲインで増幅する機能を有しているので、図５に示すように、増幅部１６の後段の回路であるＡＤ変換器３０が受け取れる電圧振幅が、画素１１の出力可能な電圧振幅よりも小さくて、画素１１から大きなレベルの電圧が出力される場合であっても、ＡＤ変換器３０への信号伝達を適切に行うことができる。したがって、画素出力から最終出力まで無駄の無いゲイン配分ができ、結果的により広いＩＳＯレンジが可能となる。

なお、ＡＤ変換器３０の入力インピーダンスが高い場合は、増幅部１６における出力段のバッファ（演算増幅器ＯＰ２）を省略してもよい。この場合、スイッチトキャパシタ回路ＳＣの出力部を増幅部１６の出力部とすればよい。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

１，１０１ 固体撮像素子
１１ 画素
１４ 垂直信号線
１６ 増幅部
３０ ＡＤ変換器
ＡＰ 増幅回路
ＦＢＣ 帰還容量形成回路
ＳＣ スイッチトキャパシタ回路
ＯＰ１，ＯＰ２ 演算増幅器
Ｃｉ 入力容量
Ｃｓ 極性反転用容量
Ｃｒ 電荷再配分用容量

Claims (9)

1. 入射光を光電変換する画素と、
   前記画素からの信号又はこれに応じた信号が入力され、制御信号に応じてスイッチトキャパシタアンプ動作及びボルテージフォロワ動作を選択的に行い、両動作に共用される演算増幅器を有する増幅回路と、
   を備えたことを特徴とする固体撮像素子。
2. 前記増幅回路は、前記画素からの前記信号又はこれに応じた前記信号が一方電極に印加される入力容量と、前記入力容量の他方電極と前記演算増幅器の反転入力端子との間に接続された第１のスイッチと、前記他方電極と前記演算増幅器の非反転入力端子との間に接続された第２のスイッチと、第１の基準電位と前記非反転入力端子との間に接続された第３のスイッチと、第２の基準電位と前記非反転入力端子との間に接続された第４のスイッチと、前記演算増幅器の出力端子と前記反転入力端子との間をオンオフする帰還スイッチと、前記出力端子と前記反転入力端子との間に少なくとも一時的に固定又は可変の容量値を形成する帰還容量形成回路と、を有することを特徴とする請求項１記載の固体撮像素子。
3. 前記増幅回路の出力部に入力部が接続されたスイッチトキャパシタ回路を備え、
   前記スイッチトキャパシタ回路は、前記増幅回路の前記ボルテージフォロワ動作時に前記増幅回路の出力を一時的に保持しその保持電荷による信号を極性反転して出力する極性反転用容量を、有することを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記極性反転用容量は、前記帰還容量形成回路の少なくとも一部を構成する容量と兼用されたことを特徴とする請求項３記載の固体撮像素子。
5. 前記スイッチトキャパシタ回路は、前記演算増幅器の前記出力端子と前記スイッチトキャパシタ回路の出力部との間に接続された第５のスイッチと、前記演算増幅器の前記出力端子と第１の基準電位との間に直列接続された第６及び第７のスイッチと、前記スイッチトキャパシタ回路の前記出力部と第２の基準電位との間に直列接続された第８及び第９のスイッチと、を有し、
   前記極性反転用容量は、前記第６及び第７のスイッチ間のノードと前記第８及び第９のスイッチ間のノードとの間に接続された、
   ことを特徴とする請求項３又は４記載の固体撮像素子。
6. 前記スイッチトキャパシタ回路は、前記極性反転用容量からの信号出力時に、前記極性反転用容量の保持電荷を前記極性反転用容量との間で再配分して、前記スイッチトキャパシタ回路の出力のレベル調整を行う電荷再配分用容量を、有することを特徴とする請求項３乃至５のいずれかに記載の固体撮像素子。
7. 前記電荷再配分用容量は、前記帰還容量形成回路の少なくとも一部を構成する容量と兼用されたことを特徴とする請求項６記載の固体撮像素子。
8. 前記スイッチトキャパシタ回路は、前記スイッチトキャパシタ回路の出力部と第１の基準電位との間に直列接続された第１０及び第１１のスイッチを有し、
   前記電荷再配分用容量は、前記第１１のスイッチに並列接続されることを特徴とする請求項６又は７記載の固体撮像素子。
9. 前記スイッチトキャパシタ回路の出力部に入力部が接続されたバッファを備えたことを特徴とする請求項２乃至８のいずれかに記載の固体撮像素子。

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