TWI835869B - Ａ／ｄ轉換器及電子機器 - Google Patents

Ａ／ｄ轉換器及電子機器 Download PDF

Info

Publication number
TWI835869B
TWI835869B TW108134764A TW108134764A TWI835869B TW I835869 B TWI835869 B TW I835869B TW 108134764 A TW108134764 A TW 108134764A TW 108134764 A TW108134764 A TW 108134764A TW I835869 B TWI835869 B TW I835869B
Authority
TW
Taiwan
Prior art keywords
signal
mos transistor
pixel
channel mos
input
Prior art date
Application number
TW108134764A
Other languages
English (en)
Other versions
TW202023266A (zh
Inventor
日野康史
池田裕介
江藤慎一郎
冨田和寿
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202023266A publication Critical patent/TW202023266A/zh
Application granted granted Critical
Publication of TWI835869B publication Critical patent/TWI835869B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
    • H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/618—Noise processing, e.g. detecting, correcting, reducing or removing noise for random or high-frequency noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本揭示之A/D轉換器(10)具備：比較器電路(21)，其進行判斷是否輸入像素信號(SVSL )之過大輸入之臨限值電壓(Vth )之比較；及第1電晶體(TR17)，其將該比較結果輸入於控制端子，並構成箝位電路，由於藉由將箝位電路(TR17)設為接通狀態(關閉狀態)，而利用第1電晶體(TR17)使箝位時連接之第1特定位置(CP1)及第2特定位置(CP2)所流動之電流相等，或使第1特定位置(CP1)及第2特定位置(CP2)之電壓相等，故對像素信號線側(TR13、TR14、R1)施加過大輸入之情形時，可抑制條紋。

Description

Ａ／Ｄ轉換器及電子機器
本揭示係關於一種A/D轉換器及電子機器。
近年來，於數位相機或智慧型手機等中，廣泛採用應用半導體細微加工技術之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)影像感測器等之攝像元件。
該等攝像元件中，作為設置於各像素內之光電轉換元件之光電二極體中，將自被攝體入射之光進行光電轉換，將對應於所得之電荷量之電壓信號經由放大電晶體及垂直信號線讀出，藉由具有比較器之A/D轉換器進行類比/數位(A/D)轉換，並作為攝像資料輸出。
使用CMOS等攝像元件之攝像裝置中，拍攝高亮度被攝體之情形時，因A/D轉換部之一齊反轉所致之電源雜訊之影響，而有於攝像圖像上產生於左右方向延伸之帶狀之線雜訊，所謂條紋之情形，提案有用以抑制其之技術(例如參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2005-252529號公報
[發明所欲解決之問題]
然而，使用CMOS等攝像元件之攝像裝置中，使用逐次轉換型A/D轉換器，拍攝高亮度被攝體之情形時，即，對像素信號線側施加過大輸入之情形時，流動於構成A/D轉換部之前置放大器之差動對電晶體之各者之電流大為不同。
因此，下位位元轉換時，流動於差動對電晶體之電流亦成為大為不同之狀態，比較器之比較時間相對於輸入信號以指數函數變化，故有因該輸入差分所致之比較時間差成為條紋而顯示之虞。
本揭示係鑑於此種狀況而完成者，其目的在於提供一種對像素信號線側施加過大輸入之情形時，可抑制條紋之A/D轉換器及電子機器。 [解決問題之技術手段]
為達成上述目的，本揭示之A/D轉換器具備：比較器電路，其進行判斷是否輸入像素信號之過大輸入之臨限值電壓之比較；及第1電晶體，其將該比較結果輸入於控制端子，構成箝位電路。
將箝位電路設為接通狀態(關閉狀態)，而藉由第1電晶體使箝位時連接之第1特定位置及第2特定位置所流動之電流相等，或使第1特定位置及第2特定位置之電壓相等，從而可抑制條紋。 [發明之效果]
根據本揭示，可抑制差動放大器輸出所產生之電壓差，抑制條紋。另，此處所記載之效果並非為限定者，亦可為本揭示中記載之任一種效果。
以下，針對本揭示之實施形態，基於圖式詳細說明。另，以下之各實施形態中，藉由對相同部位標註相同符號而省略重複說明。
(1)第1實施形態 [固體攝像元件之構成例] 圖1係顯示實施形態之固體攝像元件之一構成例之方塊圖。 固體攝像元件1具備像素陣列部2、列掃描電路3、信號處理部4、時序控制部5、行掃描電路6及圖像處理部7。
上述構成中，像素陣列部2設有複數條掃描線，及複數條信號線，於各掃描線及各信號線之交叉部，分別配置有像素電路，二維格柵狀設有複數個像素電路。
列掃描電路3係於時序控制部5之控制下，將複數條掃描線中任一條掃描線設為主動狀態，驅動構成對應於該主動狀態之掃描線之像素陣列部2之一列量之像素電路，輸出像素信號者。
信號處理部4具有複數個後述之A/D轉換器，進行經輸入之像素信號之A/D轉換等信號處理，產生像素資料。 時序控制部5控制列掃描電路3、信號處理部4及行掃描電路6之各者動作之時序。
行掃描電路6於時序控制部5之控制下，與列掃描電路3及信號處理部4之動作同步動作，將信號處理部4中於每信號線經信號處理之信號作為像素資料，依序傳送至圖像處理部7。
圖像處理部7對由複數個像素資料構成之圖像資料執行各種圖像處理。 該圖像處理中，例如執行解馬賽克處理或白平衡處理等。 並且，將圖像處理後之圖像資料發送至外部之圖像記憶體等記錄裝置。
以上之說明中，係將圖像處理部7配置於固體攝像元件1內，但亦可將該圖像處理部7獨立設置於固體攝像元件1之外部。
又，固體攝像元件1內之電路之各者可配置於單一半導體基板，亦可分散配置於積層之複數個半導體基板。
[A/D轉換器之構成例] 圖2係說明應用本技術之A/D轉換器之一實施形態之構成例之圖。 A/D轉換器10如圖2所示，具備局部參照電壓產生部11、DA轉換部12、前置放大器部13、比較器部14、逐次轉換邏輯部15及旋轉邏輯部16。
局部參照電壓產生部11係於信號處理部4設置複數個，基於自參照電壓產生部5A供給之基準參照信號(基準參照電壓)STref，產生該A/D轉換器10中使用之複數種局部基準參照信號(局部基準參照電壓)Sref，並輸出。
DA轉換部12使用局部參照電壓產生部11產生之複數種局部基準參照信號Sref，於後述之逐次轉換邏輯部及旋轉邏輯部之控制下，進行控制資料DCNT 之數位/類比(D/A)轉換，輸出臨限值電壓信號Sth 。
前置放大器部13將自像素陣列部2之像素信號輸入端子TVSL 輸入之像素信號SVSL 及臨限值電壓信號Sth 放大，輸出差動信號OUTP、OUTN。
比較器部14將自前置放大器部輸出之差動信號OUTP、OUTN進行比較，輸出比較結果DCMP 。
逐次轉換邏輯部15自比較結果資料DCMP 輸出臨限值電壓信號Sth 產生用數位控制資料DSAR (例如13位元)。又，逐次轉換邏輯部15記憶所輸入之比較結果資料DCMP ，基於記憶之比較結果資料DCMP ，自輸出端子TDOUT 輸出像素信號SVSL 之類比/數位(A/D)轉換結果即像素資料DVSL 。
旋轉邏輯部16基於自設置於信號處理部5之偽隨機數產生部4B供給之偽隨機數資料DPN ，產生並輸出資料DROT 。
[A/D轉換器之概要動作] 此處，針對A/D轉換器10之概要動作進行說明。
A/D轉換器10藉由自成A/D轉換結果之像素資料DVSL 之最上位位元至最下位位元進行逐次比較，而設定所有位元之值(“1”或“0”)。
首先，逐次轉換邏輯部15將所有位元作為初始值設定於中心電壓(Vrc)。
與此同時，偽隨機數產生部4B對旋轉邏輯部16供給偽隨機數資料DPN 。
前置放大器部13將輸入之像素信號SVSL 及臨限值電壓信號Sth 之差分放大，產生差動信號OUTP、OUTN，並輸出至比較器部14。 比較器部14將差動信號OUTP、OUTN之電壓進行比較，作為比較結果資料DCMP 輸出至逐次轉換邏輯部15。
逐次轉換邏輯部15根據比較結果資料DCMP 之結果，記憶DA轉換部12之控制資料DSAR 、DROT 之產生及比較結果資料DCMP 之資料。
DA轉換部12使用局部參照電壓產生部11產生之複數種局部基準參照信號Sref，進行經輸入之控制資料DCNT 之數位/類比(D/A)轉換，將臨限值電壓信號Sth 輸出至前置放大器部13。
以下，同樣地，自最上位位元(MSB)至最下位位元(LSB)進行逐次比較，逐次轉換邏輯部15確定各位元之值並記憶。 並且，若所有位元之值確定，則將記憶之資料作為A/D轉換結果資料，自輸出端子TDOUT 輸出。
[先前之A/D轉換器之問題點] 此處，針對A/D轉換器之先前技術之問題點進行說明。 圖3係以7位元A/D轉換器為例之像素信號之電壓與臨限值電壓信號之電壓之關係說明圖。
圖3之像素信號SVSL 中，下側為電壓較低之狀態(白色側)，上側為電壓較高之狀態(黑色側)。橫軸為時間。 圖3中，A/D轉換時之第x位元顯示為(x)。例如，MSB轉換時之輸入信號與(7)對應，LSB與(1)對應。
圖3(a)係於比較開始時點，像素信號SVSL 之電壓與臨限值電壓信號Sth 之電壓之電壓差較大但在A/D轉換範圍內之情形，圖3(b)係於比較開始時點，像素信號SVSL 之電壓與臨限值電壓信號Sth 之電壓差較小而在A/D轉換範圍內之情形，圖3(c)係像素信號SVSL 之電壓與臨限值電壓信號Sth 之電壓差非常大(過大振幅)，在A/D轉換範圍外之情形。
逐次轉換型之A/D轉換器中，由於根據比較器之比較結果，以使臨限值電壓Sth 接近像素信號SVSL 之方式進行變更，故像素信號在範圍內之情形時(圖3(a)、(b))，LSB轉換時(1)，像素信號SVSL 與臨限值電壓Sth 之差較小，變為1 LSB以下。
相對於此，圖3(c)所示例之情形時，即使LSB轉換時(1)，像素信號SVSL 與臨限值電壓Sth 之差亦較大，不會成為1 LSB以下。由於比較器之比較時間相對於輸入信號以指數函數改變，故因該輸入差分之比較時間差顯示為條紋。
[第1實施形態之比較器部之詳細構成] 圖4係第1實施形態之前置放大器部13之詳細構成圖。 前置放大器部13具備：P通道MOS電晶體TR11，其設為於電源線AVD連接源極端子S，閘極端子G連接於汲極端子D之二極體連接；P通道MOS電晶體TR12，其於電源線AVD連接源極端子S，閘極端子G連接於P通道MOS電晶體TR11之閘極端子G，與P通道MOS電晶體TR11一起作用，作為電流鏡電路發揮功能；及恆定電流源CC，其係一端連接於P通道MOS電晶體TR11之汲極端子D，另一端連接於接地線AVS。
又，前置放大器部13具備：P通道MOS電晶體TR13，其對閘極端子G輸入像素信號SVSL ，源極端子S連接於P通道MOS電晶體TR12之汲極端子D；P通道MOS電晶體TR14，其係源極端子S連接於P通道MOS電晶體TR13之汲極端子D，對閘極端子G輸入偏壓電壓BIAS，作為共射共基放大器電路發揮功能；及第一負荷電阻R1，其係一端連接於P通道MOS電晶體TR14之汲極端子D，另一端連接於接地線AVS。
再者，前置放大器部13具備：P通道MOS電晶體TR15，其對閘極端子G輸入臨限值電壓信號Sth ，源極端子S連接於P通道MOS電晶體TR12之汲極端子D；P通道MOS電晶體TR16，其係源極端子S連接於P通道MOS電晶體TR15之汲極端子D，對閘極端子G輸入偏壓電壓BIAS，作為共射共基放大器電路發揮功能；及第二負荷電阻R2，其係一端連接於P通道MOS電晶體TR16之汲極端子D，另一端連接於接地線AVS。
再者又，前置放大器部13具備臨限值判定電路21，其係一輸入端子連接於P通道MOS電晶體TR14之汲極端子，輸入第1輸出信號OUTP，另一輸入端子連接於P通道MOS電晶體TR16之汲極端子，輸入第2輸出信號OUTN，將第1輸出信號OUTP及第2輸出信號OUTN進行比較，輸出判別結果信號SEV 。
又，前置放大器部13具備N通道MOS電晶體TR17，其汲極端子D連接於P通道MOS電晶體TR13之汲極端子D及P通道MOS電晶體TR14之源極端子之連接點CP1，源極端子D連接於P通道MOS電晶體TR15之汲極端子D及P通道MOS電晶體TR16之源極端子之連接點CP2，對閘極端子G輸入臨限值判定電路21所輸出之判別結果信號SEV ，作為用以將連接點CP1及連接點CP2短路之開關元件(開關)發揮功能。
上述構成中，N通道MOS電晶體TR17構成箝位電路。 又，P通道MOS電晶體TR13、P通道MOS電晶體TR14、P通道MOS電晶體TR15、P通道MOS電晶體TR16、第一負荷電阻R1及第二負荷電阻R2構成差動放大器DA。
像素信號SVSL 在特定之A/D轉換範圍內之情形時，LSB轉換時，像素信號SVSL 與臨限值電壓信號Sth 之電壓之差分較小，故前置放大器部13之輸出即第1輸出信號OUTP與第2輸出信號OUTN之差分亦變小。
另一方面，像素信號SVSL 為超出特定之A/D轉換範圍之過大輸入信號之情形，於將N通道MOS電晶體TR17設為斷開狀態(打開狀態)之情形下，於LSB轉換中，前置放大器部13之輸出即第1輸出信號OUTP與第2輸出信號OUTN之差分亦保持較大。
該情形時，藉由將N通道MOS電晶體TR17設為接通狀態(關閉狀態)，而可使流動於負荷電阻R1、R2之電流相等，第1輸出信號OUTP及第2輸出信號OUTN成為相同電位。 因此，可將連接於後段之比較器部14之轉換時間設為相同，可減低因比較器之轉換速度差所致之條紋劣化。
此處，針對過大輸入信號之判定方法進行記載。 於通常之A/D轉換處理前，將臨限值電壓Sth 設定為過大輸入判定電壓Vth ，使用臨限值判定電路21，進行該過大輸入判定電壓Vth 與像素信號SVSL 之電壓之比較。其結果，像素信號SVSL 之電壓較低(作為臨限值電壓之過大輸入判定電壓Vth 較高)之情形時，判定像素信號SVSL 為A/D轉換範圍外(過大輸入信號)，將N通道MOS電晶體TR17設為接通狀態(關閉狀態)。
另一方面，像素信號SVSL 之電壓較高(作為臨限值電壓之過大輸入判定電壓Vth 較低)之情形時，判定像素信號SVSL 為A/D轉換範圍內，將N通道MOS電晶體TR17保持斷開狀態(打開狀態)。 其後，執行通常之A/D轉換處理。
[比較器部之電路構成例] 此處，針對比較器部14之電路構成例進行說明。 圖5係比較器部14之電路構成例之說明圖。 比較器部14如圖5所示，大致分為放大部(放大段)14A、鎖存部14B。 放大部14A具備：P通道MOS電晶體TR21，其係源極端子S連接於數位電源DVD，閘極端子G連接於時脈信號線CLK；N通道MOS電晶體TR22，其係汲極端子D連接於P通道MOS電晶體TR21之汲極端子，閘極端子G連接於正側輸入端子INP；P通道MOS電晶體TR23，其係源極端子S連接於數位電源DVD，閘極端子連接於時脈信號線CLK；N通道MOS電晶體TR24，其係汲極端子D連接於P通道MOS電晶體TR23之汲極端子D，閘極端子G連接於負側輸入端子INN；及N通道MOS電晶體TR25，其係汲極端子D共通連接於N通道MOS電晶體TR22之源極端子S及N通道MOS電晶體TR24之源極端子S，閘極端子G連接於時脈信號線CLK，源極端子S連接於數位接地DVS。 又，放大部14A具備反相器TR31、TR32及TR33、TR34，藉由該等一起作用而進行信號之放大。
鎖存部14B具備：P通道MOS電晶體TR41，其係源極端子S連接於數位電源DVD，閘極端子G連接於時脈信號線CLK；P通道MOS電晶體TR42，其係源極端子S連接於數位電源DVD，汲極端子D連接於P通道MOS電晶體TR41之汲極端子D；N通道MOS電晶體TR43，其係汲極端子D連接於P通道MOS電晶體TR41之汲極端子D及P通道MOS電晶體TR42之汲極端子D，閘極端子G連接於P通道MOS電晶體TR31之汲極端子D及N通道MOS電晶體TR32之汲極端子D；及N通道MOS電晶體TR44，其係汲極端子D連接於N通道MOS電晶體TR43之源極端子S，源極端子S連接於數位接地DVS，閘極端子G連接於P通道MOS電晶體TR42之閘極端子G。
又，鎖存部14B具備：P通道MOS電晶體TR45，其係源極端子S連接於數位電源DVD，閘極端子G連接於時脈信號線CLK；P通道MOS電晶體TR46，其係源極端子S連接於數位電源DVD，汲極端子D連接於P通道MOS電晶體TR45之汲極端子D，閘極端子G連接於P通道MOS電晶體TR42之汲極端子D及N通道MOS電晶體TR43之汲極端子D；N通道MOS電晶體TR47，其係汲極端子D連接於P通道MOS電晶體TR45之汲極端子D及P通道MOS電晶體TR46之汲極端子D，閘極端子G連接於P通道MOS電晶體TR33之汲極端子D及N通道MOS電晶體TR34之汲極端子D；及N通道MOS電晶體TR48，其係汲極端子D連接於N通道MOS電晶體TR47之源極端子S，源極端子S連接於數位接地DVS，閘極端子G連接於P通道MOS電晶體TR46之閘極端子G。
上述構成中，比較器部14根據時脈信號線CLK上升時之輸入信號INP、INN，輸出比較器輸出OUTP。
[臨限值判定電路之動作] 圖6係過大輸入判定電路(臨限值判定用電路)之處理流程圖。 首先，將臨限值電壓Sth 設定為判定過大輸入之過大輸入判定電壓Vth (步驟S11)。 此處，電壓之設定方法可擴張D/A轉換部12之功能，亦可另外設置設定電路。
接著，使用臨限值判定電路21，進行像素信號SVSL 與過大輸入判定電壓Vth 之比較，判定是否低於過大輸入判定電壓Vth (是否因過大輸入而在A/D轉換器10之範圍外)(步驟S12)。臨限值判定電路亦可使用比較器部14進行判定。
臨限值判定電路21於步驟S12之判定中，於像素信號SVSL 高於過大輸入判定電壓之情形時(步驟S12；否)，判斷未對差動放大器之一輸入端子即P通道MOS電晶體TR13之閘極端子G施加過大輸入(過大電壓輸入)，將“L”位準之判別結果信號SEV 輸出至N通道MOS電晶體TR17之閘極端子G。
其結果，N通道MOS電晶體TR17維持斷開狀態(打開狀態)(步驟S14)。 其結果，差動放大器DA將維持通常之動作狀態。
相對於此，臨限值判定電路21於步驟S12之判定中，於像素信號SVSL 低於過大輸入判定電壓Vth 之情形時(因過大輸入而在A/D轉換器10之範圍外之情形)(步驟S12；是)，判斷對差動放大器DA之一輸入端子即P通道MOS電晶體TR13之閘極端子G施加過大輸入(過大電壓輸入)，將“H”位準之判別結果信號SEV 輸出至N通道MOS電晶體TR17之閘極端子G。
其結果，將N通道MOS電晶體TR17設為接通狀態(關閉狀態)(步驟S13)。 其結果，連接點CP1及連接點CP2短路，輸出電壓OUTP、OUTN大致相等。
藉此，施加過大輸入電壓時，輸入於比較器部14之電壓差分亦變為非常小的值。藉此，過大輸入動作時，亦可縮小對比較器部14之輸入，可將轉換速度設為與其他像素信號相同，故可抑制條紋之劣化。
[第1實施形態之效果] 如上說明，根據本第1實施形態，即使對差動放大器DA施加過大輸入之情形時，亦可將下位位元轉換時之應答時間設為與未對差動放大器DA施加過大輸入之情形相同，可抑制條紋之劣化。
[第1實施形態之第1變化例] 以上之說明中，採用將一次臨限值電壓Sth 設定為過大輸入判定電壓Vth ，將臨限值判定電路21之判定結果直接輸出至N通道MOS電晶體TR17之閘極端子G之構成。 然而，亦可並非設定為一次過大輸入判定電壓Vth ，而設為如下構成：進行A/D轉換作為通常動作，自上位繼續數Bit，比較器部14之判定結果為“H”之情形時，判定為過大輸入，將NMOS電晶體TR17設為接通狀態。該情形時，由於無需對過大輸入判定電壓Vth 設定及進行過大輸入判定，故實際之A/D轉換以外無需多餘的A/D轉換時間，可謀求處理之高速化。
藉由採用此種構成，只要變更N通道MOS電晶體TR17、自逐次轉換邏輯部15對閘極端子G之配線，及逐次轉換邏輯部15之控制程式，即可實現第1實施形態之動作。
[第1實施形態之第2變化例] 圖7係第1實施形態之第2變化例之前置放大器部之詳細構成圖。 圖7中，對與圖4相同之部分標註相同符號。 第1實施形態之第2變化例之前置放大器部13A與第1實施形態之前置放大器部13之不同方面，在於具備：比較判定電路25，其將像素信號SVSL 之電壓與相當於特定之過大輸入狀態之基準比較電壓Vth 進行比較，輸出判別結果信號SEVA ；及N通道MOS電晶體TR17A，其汲極端子D連接於P通道MOS電晶體TR14之汲極端子D及電阻R1之連接點CP11，源極端子S連接於P通道MOS電晶體TR16之汲極端子D及電阻R2之連接點CP12，對閘極端子G輸入比較判定電路25所輸出之判別結果信號SEVA ，作為用以將連接點CP11及連接點CP12短路之開關發揮功能。
根據本第1實施形態之第2變化例，像素信號SVSL 之電壓低於相當於特定之過大輸入狀態之基準比較電壓Vth 情形時，由於將N通道MOS電晶體TR17A設為接通狀態(關閉狀態)，故連接點CP11及連接點CP12短路，前置放大器輸出OUTP、OUTN之電壓變得大致相等，可縮小輸入於比較器部14之電壓差。
[第1實施形態之第3變化例] 圖8係第1實施形態之第3變化例之前置放大器部之詳細構成圖。 圖8中，對與圖4相同之部分標註相同符號。 第1實施形態之第3變化例之前置放大器部13B與第1實施形態之前置放大器部13之不同方面，在於具備比較判定電路25，其將像素信號SVSL 之電壓與相當於特定之過大輸入狀態之基準比較電壓Vth 進行比較，輸出判別結果信號SEVB ，且將比較判定電路25之判定結果輸入於N通道MOS電晶體TR17B之閘極端子G。
根據本第1實施形態之第3變化例，像素信號SVSL 之電壓低於相當於特定之過大輸入狀態之基準比較電壓Vth 情形時，由於將N通道MOS電晶體TR17B設為接通狀態(關閉狀態)，故前置放大器輸出OUTP、OUTN之電壓變得大致相等，可縮小輸入於比較器部14之電壓差。
[第1實施形態之第4變化例] 以上之說明中，將前置放大器部13B之輸入段之MOS電晶體之構成設為P通道MOS電晶體構成，但亦可採用N通道MOS電晶體構成。
(2)第2實施形態 [第2實施形態之比較器部之詳細構成] 圖9係第2實施形態之前置放大器部之詳細構成圖。 圖9中，對與圖4之第1實施形態相同之部分標註相同符號。
第2實施形態之前置放大器部13C與第1實施形態之前置放大器部13之不同方面，在於替代N通道MOS電晶體TR17及臨限值判定電路21，而具備作為二極體發揮功能之N通道MOS電晶體TR51。
上述構成中，N通道MOS電晶體TR51係汲極端子D連接於P通道MOS電晶體TR14之汲極端子D及電阻R1之連接點CP11，源極端子S連接於P通道MOS電晶體TR16之汲極端子D及電阻R2之連接點CP12，閘極端子G連接於連接點CP11。
像素信號SVSL 之電壓與臨限值電壓信號Sth 之電壓的差較大，第1輸出信號OUTP與第2輸出信號OUTN之差分較大之情形時，N通道MOS電晶體TR51變為接通狀態(導體狀態)，可將第1輸出信號OUTP與第2輸出信號OUTN之差分電壓縮小至作為N通道MOS電晶體TR51之二極體之臨限值電壓。該方式中，與第1實施形態相比，無需過大輸入判定之比較時間，或來自逐次轉換邏輯部15之反饋信號。
又，由於過大輸入僅自像素信號SVSL 側施加，故作為二極體發揮功能之N通道MOS電晶體TR51之閘極端子G連接於像素信號SVSL 側亦係特徵之一。 但，為配合負荷電容，亦可將與TR51相同之N通道MOS電晶體於CP12側連接閘極、汲極，於CP11側連接源極。
[第2實施形態之第1變化例之比較器部之詳細構成] 圖10係第2實施形態之第1變化例之前置放大器部之詳細構成圖。 圖10中，對與圖4之第1實施形態相同之部分標註相同符號。 第2實施形態之前置放大器部13D與第1實施形態之前置放大器部13之不同方面，在於替代N通道MOS電晶體TR17及臨限值判定電路14，而具備作為二極體發揮功能之N通道MOS電晶體TR52。
上述構成中，N通道MOS電晶體TR52係汲極端子D連接於P通道MOS電晶體TR13之汲極端子D及P通道MOS電晶體TR14之源極端子S之連接點CP1，源極端子S連接於P通道MOS電晶體TR15之汲極端子D及P通道MOS電晶體TR16之源極端子S之連接點CP2，閘極端子G連接於連接點CP1。
根據上述構成，像素信號SVSL 之電壓與臨限值電壓信號Sth 之電壓的差較大，第1輸出信號OUTP與第2輸出信號OUTN之差分較大之情形時，N通道MOS電晶體TR52變為接通狀態(導體狀態)，可縮小第1輸出信號OUTP與第2輸出信號OUTN之差分電壓。該方式中，與第1實施形態相比，無需臨限值判定之比較時間，或來自逐次轉換邏輯部15之反饋信號。
該情形時，亦與第2實施形態同樣地，過大輸入僅自像素信號SVSL 側施加，故作為二極體發揮功能之N通道MOS電晶體TR52之閘極端子G連接於像素信號SVSL 側亦係特徵之一。 但，為配合負荷電容，亦可將與TR52相同之N通道MOS電晶體於CP2側連接閘極、汲極，於CP1側連接源極。
[第2實施形態之第2變化例] 以上之說明中，將前置放大器部13C之輸入段之MOS電晶體之構成設為P通道MOS電晶體構成，但亦可採用N通道MOS電晶體構成。
(3)第3實施形態 [第3實施形態之比較器部之詳細構成] 圖11係第3實施形態之前置放大器部之詳細構成圖。 圖11中，對與圖4之第1實施形態相同之部分標註相同符號。
第3實施形態之前置放大器部13E與第1實施形態之前置放大器部13之不同方面，在於替代N通道MOS電晶體TR17，而具備P通道MOS電晶體TR53，其基於臨限值判定電路21輸出之判別結果信號SEV ，作為相當於基準像素信號轉換時之初始電壓VSET，施加於P通道MOS電晶體TR13之閘極端子G。
上述構成中，P通道MOS電晶體TR53係汲極端子D連接於P通道MOS電晶體TR13之閘極端子G，閘極端子G連接於臨限值判定電路21之輸出端子OUTP1。
根據本第3實施形態，臨限值判定電路21檢測出像素信號SVSL 之電壓變得低於相當於特定之過大輸入狀態之基準比較電壓Vth 之情形時，由於將P通道MOS電晶體TR53設為接通狀態(關閉狀態)，故對前置放大器部13E之P通道MOS電晶體TR13之閘極端子G施加初始電壓VSET，進行與基準像素信號轉換時相同之轉換，故對其他行帶來之影響與基準像素信號轉換時相同，故CDS(Correlated Double Sampling，相關雙重取樣)後之影響變小，可抑制條紋量之劣化。
[第3實施形態之第1變化例之前置放大器部之詳細構成] 圖12係第3實施形態之第1變化例之前置放大器部之詳細構成圖。 圖12中，就與圖11之第3實施形態相同之部分標註相同符號。 第3實施形態之第1變化例之前置放大器部13F與第3實施形態之前置放大器部13E之不同點，在於具備臨限值判定電路30，其將像素信號SVSL 之電壓與相當於特定之過大輸入狀態之基準比較電壓Vth 進行比較，將判別結果信號SEVF 輸出至P通道MOS電晶體TR53之閘極端子G。
根據本第3實施形態之第1變化例，像素信號SVSL 之電壓變得小於相當於特定之過大輸入狀態之基準比較電壓Vth 之情形時，由於將P通道MOS電晶體TR53設為接通狀態(關閉狀態)，故對前置放大器部13F之P通道MOS電晶體TR13之閘極端子G施加初始電壓VSET，進行與基準像素信號轉換時相同之轉換，故對其他行帶來之影響與基準像素信號轉換時相同，故CDS(Correlated Double Sampling，相關雙重取樣)後之影響變小，可抑制條紋量之劣化。
此處，針對上述實施形態所使用之初始電壓設定電路之構成簡單說明。 圖13係初始電壓設定電路之一例之說明圖。 初始電壓設定電路保證藉由電阻R3之電壓下降而作為電流源發揮功能之P通道MOS電晶體TR12之汲極端子-源極端子間電壓Vds，且規定並設定施加於前置放大器部13之P通道MOS電晶體TR13之閘極端子G之初始值電壓VSET 。
(4)第4實施形態 以上之各實施形態中，已針對處理一個像素之A/D轉換器進行說明，但本第4實施形態為具備對複數個像素依序進行A/D轉換之複數個A/D轉換器之信號處理部之實施形態。
[第4實施形態之信號處理部之概要構成] 圖14係第4實施形態之信號處理部之概要構成方塊圖。 圖14所示之信號處理部4A係一個A/D轉換器中分別對8個像素分時進行處理之情形之例，為簡化圖式，而圖示設有2n個(n：自然數)之A/D轉換器中之n個A/D轉換器10-1～10-n。實際上，於來自向上延伸之像素之輸出信號線之上方，配置有剩餘之n個A/D轉換器。
該情形時，A/D轉換器10-1～10-n採用與圖2所示之A/D轉換器10相同之構成，但圖14中，圖示DA轉換部12、前置放大器部13、比較器部14、逐次轉換邏輯部15及旋轉邏輯部16。
各A/D轉換器10-1中，圖14所示之情形時，分配有像素PX1～PX4、像素PX11～PX14、像素PX21～PX24及像素PX31～PX34之16個像素中之一半的8個像素。
具體而言，對於圖示之A/D轉換器10-1，分配有像素PX1、像素PX3、像素PX11、像素PX13、像素PX21、像素PX23、像素PX31、像素PX33之8個像素。
同樣地，對於未圖式之A/D轉換器，分配有像素PX2、像素PX4、像素PX12、像素PX14、像素PX22、像素PX24、像素PX32、像素PX3之8個像素。
[第4實施形態之信號處理部之基本動作] 此處，針對第4實施形態之信號處理部4A之基本動作進行說明。 構成信號處理部4A之A/D轉換器10-1～10-n及未圖示之n個A/D轉換器係同步分別獨立進行處理，故以A/D轉換器10-1為例說明基本動作。
A/D轉換器10-1例如於1次資料讀出時，依像素PX1→像素PX3→像素PX11→像素PX13→像素PX21→像素PX23→像素PX31→像素PX33之順序進行處理。
即，1次資料讀出之第1處理時序中，A/D轉換器10-1之DA轉換部12使用局部參照電壓產生部11所產生之複數種局部基準參照信號Sref，於後述之逐次轉換邏輯部及旋轉邏輯部之控制下，進行控制資料DCNT 之數位/類比(D/A)轉換，將臨限值電壓信號Sth 輸出至前置放大器13。
藉此，前置放大器部13將自像素信號輸入端子TSL1輸入之對應於像素PX1之像素信號SVSL ，及自DA轉換器12輸入之臨限值電壓信號Sth 放大，並輸出至比較器部14。
比較器部14將前置放大器輸出進行比較，將比較結果資料DCMP 輸出至逐次轉換邏輯部15。
逐次轉換邏輯部15輸出用以進行將比較結果資料DCMP 進行類比/數位轉換時之逐次轉換控制之逐次轉換控制資料DSAR ，且記憶所輸入之比較結果資料DCMP ，基於記憶之比較結果資料DCMP ，自輸出端子TDOUT 輸出像素信號SVSL 之類比/數位(A/D)轉換結果即像素資料DVSL 。
以下，同樣地，於第2處理時序～第8處理時序中，A/D轉換器10-1實施像素信號SVSL 之類比/數位(A/D)轉換，並進行自輸出端子TDOUT 輸出之處理，該像素信號SVSL 對應於自像素信號輸入端子TSL2輸入之像素PX3、自像素信號輸入端子TSL3輸入之像素PX11、自像素信號輸入端子TSL4輸入之像素PX13、自像素信號輸入端子TSL5輸入之像素PX21、自像素信號輸入端子TSL6輸入之像素PX23、自像素信號輸入端子TSL7輸入之像素PX31、自像素信號輸入端子TSL8輸入之像素PX33之各者。
此時，A/D轉換器10-2～10-n及未圖示之n個A/D轉換器亦同時並行進行相同處理。
如上說明，根據本第4實施形態，除了第1實施形態之效果外，與將A/D轉換器之個數按像素別設置A/D轉換器之情形相比，可設為約1/8，可縮小信號處理部4A之電路面積，進而縮小固體攝像元件之設置面積，謀求裝置之小型化。
(5)第5實施形態 圖15係應用本技術之間接光飛行時間型距離感測器之一例之方塊圖。 間接光飛行時間(Indirect-Time of Flight)型距離感測器100具備感測器晶片101，及積層於感測器晶片101之電路晶片102。
像素陣列部112具有於感測器晶片101上以二維柵圖案陣列狀配置之複數個像素(pixel)111。此處，像素陣列部112可配置於列行上，又，亦可包含複數個行信號線。各個行信號線係連接於各個像素。 於電路晶片102配置有垂直驅動電路113、行信號處理部114、時序調整電路115及輸出電路116。
垂直驅動電路113構成為驅動像素，對行信號處理部114輸出像素信號。 行信號處理部114對輸入之像素信號實施A/D轉換處理，將經A/D轉換處理之像素資料輸出至輸出電路116。 輸出電路116對來自行信號處理部114之像素資料執行CDS (Correlated Double Sampling，相關雙重取樣)處理等，對後段之信號處理電路輸出像素資料。
時序控制電路115以控制各個垂直驅動電路113之驅動時序之方式構成。行信號處理部114、輸出電路116與時序控制電路115輸出之垂直同步信號同步動作。
此處，針對構成像素陣列部112之像素111詳細說明。 圖16係本技術之形態之像素之一構成例之電路圖。 於像素陣列部112，以二維狀柵圖案配置有複數個像素111，各個像素111成為接收紅外光，可光電轉換成像素信號之構成。
又，像素111之每行，於垂直方向配線垂直信號線VSL1及垂直信號線VSL2。若將像素陣列部112內之行之總數設為M(M為整數)，則配線合計2×M條垂直信號線。各個像素中，具有2個分接頭。垂直信號線VSL1連接於像素111之分接頭A，垂直信號線VSL2連接於像素111之分接頭B。又，垂直信號線VSL1傳送像素信號AINP1，垂直信號線VSL2傳送像素信號AINP2。
垂直驅動電路113依序選擇並驅動像素區域112之列，於該列中每像素區塊221同時輸出像素信號AINP1及像素信號AINP2。換言之，垂直驅動電路113同時驅動像素111之第2k列及第2k+1列。
像素111具備光電二極體121、二個傳送電晶體122、123、二個重設電晶體124、125、2個分接頭(浮動擴散層126、127)、二個放大電晶體128、129及二個選擇電晶體130、131。
光電二極體121係將接收之光進行光電轉換而產生電荷者。該光電二極體121於將半導體基板中配置電路之面設為表面時，係配置於相對於表面之背面。此種固體攝像元件稱為背面照射型固體攝像元件。另，亦可替代背面照射型，使用於表面配置光電二極體121之表面照射型之構成。
傳送電晶體122及傳送電晶體123係遵循來自垂直驅動電路113之傳送信號TRG，自光電二極體121對TAPA126、TAPB127分別依序傳送電荷者。 TAPA126及TAPB127係蓄積所傳送之電荷，產生對應於所蓄積之電荷量之電壓者。
溢流電晶體132係將光電二極體121之電荷依序排出至高電位側電源VDD之電晶體，具有重設光電二極體121之功能。
重設電晶體124、125係遵循來自垂直驅動電路113之重設信號RSTp，自TAPA126、TAPB127之各者擷取電荷，將電荷量初始化者。
放大電晶體128、129係將TAPA126、TAPB127之電壓分別放大者。選擇電晶體130、131係遵循來自垂直驅動電路113之選擇信號SELp，將經放大之電壓之信號作為像素信號經由2條垂直信號線(例如VSL1、VSL2)，輸出至行信號處理部114者。垂直信號線及垂直信號線VSL2係連接於行信號處理部114內之一個A/D轉換器10之輸入。
另，若像素111之電路構成為可藉由光電轉換產生像素信號者，則不限於圖15所例示之構成。
根據本第5實施形態，與第4實施形態同樣地，可縮小固體攝像元件之設置面積，謀求間接光飛行時間型距離感測器之小型化。
另，本說明書中記載之效果終究為例示，並非限定者，且亦可有其他效果。
另，本技術亦可採用如下構成。 (1) 一種A/D轉換器，其具備： 比較器電路，其進行判斷是否輸入像素信號之過大輸入之臨限值電壓之比較；及 第1電晶體，其將上述比較結果輸入於控制端子，構成箝位電路。 (2) 如(1)之A/D轉換器，其中 將箝位時連接之第1特定位置及第2特定位置所流動之電流設為相等，或將上述第1特定位置及上述第2特定位置之電壓設為相等。 (3) 如(1)或(2)之A/D轉換器，其具有： 一對差動對電晶體，其構成輸入電流線及參照電流線；及 一對偏壓電晶體，其控制流動於上述差動對電晶體之偏壓電流，且 上述第1電晶體對於上述一對偏壓電晶體，設置於上游側或下游側之任一者。 (4) 如(1)至(3)中任一項之A/D轉換器，其中 上述箝位電路具備臨限值判定電路，其判定是否輸入特定之過大輸入臨限值以上之信號作為上述像素信號， 基於上述臨限值判定電路之輸出，上述第1電晶體將箝位時連接之第1特定位置及第2特定位置設為短路狀態。 (5) 一種A/D轉換器，其具備： 一對差動對電晶體，其構成輸入電流線及參照電流線； 一對偏壓電晶體，其控制流動於上述差動對電晶體之偏壓電流；及 二極體，其對於箝位時應連接之第1特定位置及第2特定位置，於上述第1特定位置連接陽極，於上述第2特定位置連接陰極。 (6) 一種電子機器，其具備： 像素陣列部，其係進行光電轉換之複數個像素經陣列狀配置；及 信號處理部，其自上述像素陣列部讀出類比像素信號並進行信號處理，且 上述信號處理部包含A/D轉換器，其進行上述類比像素信號之類比/數位轉換， 上述A/D轉換器具備：比較器電路，其進行像素信號與判斷是否輸入過大輸入之臨限值電壓之比較；及 第1電晶體，其將上述比較結果輸入於控制端子，構成箝位電路。 (7) 一種電子機器，其具備： 像素陣列部，其係進行光電轉換之複數個像素經陣列狀配置；及 信號處理部，其自上述像素陣列部讀出類比像素信號並進行信號處理，且 上述信號處理部包含A/D轉換器，其進行上述類比像素信號之類比/數位轉換， 上述A/D轉換器具備：一對差動對電晶體，其構成輸入電流線及參照電流線； 一對偏壓電晶體，其控制流動於上述差動對電晶體之偏壓電流；及 二極體，其對於箝位時應連接之第1特定位置及第2特定位置，於上述第1特定位置連接陽極，於上述第2特定位置連接陰極。
1:固體攝像元件 2:像素陣列部 3:列掃描電路 4:信號處理部 4B:偽隨機數產生部 5:時序控制部 5A:參照電壓產生部 6:行掃描電路 7:圖像處理部 10:A/D轉換器 11:局部參照電壓產生部 12:DA轉換部 13、13A～13F:前置放大器部 14:比較器部 14A:放大部 14B:鎖存部 15:逐次轉換邏輯部 16:旋轉邏輯部 21:臨限值判定電路 25:比較判定電路 30:臨限值判定電路 100:間接光飛行時間型距離感測器 101:感測器晶片 102:電路晶片 111:像素 112:像素陣列部 113:垂直驅動電路 114:行信號處理部 115:時序調整部 116:輸出電路 121:光電二極體 122、123:傳送電晶體 124、125:重設電晶體 126、127:分接頭 128、129:放大電晶體 130、131:選擇電晶體 132:溢流電晶體 AVD:電源線 AVS:接地線 BIAS:偏壓電壓 CC:恆定電流源 CLK:時脈信號線 CP1、CP11:連接點(第1特定位置) CP2、CP12:連接點(第2特定位置) D:汲極端子 DA:差動放大器 DCMP:比較結果資料 DCNT:控制資料 DPN:偽隨機數資料 DROT:資料 DSAR:控制資料 DVD:數位電源 DVSL:像素資料 G:閘極端子 INN:負側輸入端子 INP:正側輸入端子 OUTN:差動信號 OUTP:差動信號 OUTP1:輸出端子 PX1～PX4:像素 PX11～PX14:像素 PX21～PX24:像素 PX31～PX34:像素 R1:第一負荷電阻 R2:第一負荷電阻 RSTp:重設信號 S:源極端子 SELp:選擇信號 SEV:判別結果信號 SEVA:判別結果信號 SEV B:判別結果信號 SEV F:判別結果信號 Sref:局部基準參照信號 Sth:臨限值電壓信號 STref:基準參照信號 SVSL:像素信號 S11～S14:步驟 TDOUT:輸出端子 TR11:P通道MOS電晶體 TR12:P通道MOS電晶體 TR13:P通道MOS電晶體 TR14:P通道MOS電晶體 TR15:P通道MOS電晶體 TR16:P通道MOS電晶體 TR17:箝位電路 TR17A:N通道MOS電晶體 TR17B:N通道MOS電晶體 TR21:P通道MOS電晶體 TR22:N通道MOS電晶體 TR23:P通道MOS電晶體 TR24:N通道MOS電晶體 TR31、TR32:反相器 TR33、TR34:反相器 TR43:N通道MOS電晶體 TR44:N通道MOS電晶體 TR45:P通道MOS電晶體 TR46:P通道MOS電晶體 TR47:N通道MOS電晶體 TR48:N通道MOS電晶體 TR51:N通道MOS電晶體 TR52:N通道MOS電晶體 TR53:P通道MOS電晶體 TSL1～TSL8:像素信號輸入端子 TVSL:像素信號輸入端子 VDD:高電位側電源 Vrc:中心電壓 VSET:初始電壓 VSL1:垂直信號線 VSL2:垂直信號線 Vth:臨限值電壓
圖1係顯示實施形態之固體攝像元件之一構成例之方塊圖。 圖2係說明應用本技術之A/D轉換器之一實施形態之構成例之圖。 圖3(a)～(c)係以7位元A/D轉換器為例之像素信號之電壓與臨限值電壓信號之電壓之關係說明圖。 圖4係第1實施形態之前置放大器部之詳細構成圖。 圖5係臨限值判定電路之電路構成例之說明圖。 圖6係臨限值判定電路(臨限值判定用路徑)之處理流程圖。 圖7係第1實施形態之第2變化例之前置放大器部之詳細構成圖。 圖8係第1實施形態之第3變化例之前置放大器部之詳細構成圖。 圖9係第2實施形態之前置放大器部之詳細構成圖。 圖10係第2實施形態之第1變化例之前置放大器部之詳細構成圖。 圖11係第3實施形態之前置放大器部之詳細構成圖。 圖12係第3實施形態之第1變化例之前置放大器部之詳細構成圖。 圖13係初始電壓設定電路之一例之說明圖。 圖14係第4實施形態之信號處理部之概要構成方塊圖。 圖15係應用本技術之間接光飛行時間型距離感測器之一例之方塊圖。 圖16係本技術之形態之像素之一構成例之電路圖。
13:前置放大器部
21:臨限值判定電路
AVD:電源線
AVS:接地線
BIAS:偏壓電壓
CC:恆定電流源
CP1:連接點(第1特定位置)
CP2:連接點(第2特定位置)
D:汲極端子
DA:差動放大器
G:閘極端子
INN:負側輸入端子
INP:正側輸入端子
OUTN:差動信號
OUTP:差動信號
OUTP1:輸出端子
R1:第一負荷電阻
R2:第一負荷電阻
RSTp:重設信號
S:源極端子
SEV:判別結果信號
Sth:臨限值電壓信號
SVSL:像素信號
TR11:P通道MOS電晶體
TR12:P通道MOS電晶體
TR13:P通道MOS電晶體
TR14:P通道MOS電晶體
TR15:P通道MOS電晶體
TR16:P通道MOS電晶體
TR17:箝位電路

Claims (5)

  1. 一種A/D轉換器，其包含：比較器電路，其進行判斷是否輸入像素信號之過大輸入之臨限值電壓之比較；第1電晶體，其將上述比較結果輸入控制端子，構成箝位電路；一對差動對電晶體，其構成輸入電流線及參照電流線；及一對偏壓電晶體，其控制流動於上述差動對電晶體之偏壓電流；且上述第1電晶體相對於上述一對偏壓電晶體，設置於上游側或下游側之任一者。
  2. 如請求項1之A/D轉換器，其中將箝位時連接之第1特定位置及第2特定位置所流動之電流設為相等，或將上述第1特定位置及上述第2特定位置之電壓設為相等。
  3. 一種A/D轉換器，其包含：比較器電路，其進行判斷是否輸入像素信號之過大輸入之臨限值電壓之比較；及第1電晶體，其將上述比較結果輸入控制端子，構成箝位電路；且上述箝位電路包含臨限值判定電路，其判定是否輸入作為上述像素信號之特定之過大輸入臨限值以上之信號，基於上述臨限值判定電路之輸出，上述第1電晶體將箝位時連接之第1特定位置及第2特定位置設為短路狀態。
  4. 一種A/D轉換器，其包含：一對差動對電晶體，其構成輸入電流線及參照電流線；一對偏壓電晶體，其控制流動於上述差動對電晶體之偏壓電流；及二極體，其對於箝位時應連接之第1特定位置及第2特定位置，於上述第1特定位置連接陽極，於上述第2特定位置連接陰極。
  5. 一種電子機器，其包含：像素陣列部，其係經陣列狀配置之進行光電轉換之複數個像素；及信號處理部，其自上述像素陣列部讀出類比像素信號，並進行信號處理，且上述信號處理部包含如請求項1至4中任一項之A/D轉換器。
TW108134764A 2018-10-24 2019-09-26 Ａ／ｄ轉換器及電子機器 TWI835869B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-200376 2018-10-24
JP2018200376 2018-10-24

Publications (2)

Publication Number Publication Date
TW202023266A TW202023266A (zh) 2020-06-16
TWI835869B true TWI835869B (zh) 2024-03-21

Family

ID=70330690

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108134764A TWI835869B (zh) 2018-10-24 2019-09-26 Ａ／ｄ轉換器及電子機器

Country Status (6)

Country Link
US (1) US11283460B2 (zh)
JP (1) JP7464531B2 (zh)
CN (1) CN112997476A (zh)
DE (1) DE112019005341T5 (zh)
TW (1) TWI835869B (zh)
WO (1) WO2020085016A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869038B2 (en) * 2014-06-24 2024-01-09 Arris Enterprises Llc Tracking ad preferences in adaptive bit rate systems
US10735683B1 (en) * 2019-04-09 2020-08-04 Obsidian Sensors, Inc. Systems and methods for low-power image digitization
US20230412942A1 (en) * 2020-10-08 2023-12-21 Sony Semiconductor Solutions Corporation Solid-state imaging element and imaging apparatus

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013038958A1 (ja) * 2011-09-12 2013-03-21 シャープ株式会社 クランプ回路及びそれを用いた信号処理システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4144535B2 (ja) 2004-03-03 2008-09-03 ソニー株式会社 固体撮像装置、画素信号読出方法
JP4650445B2 (ja) * 2007-04-02 2011-03-16 ソニー株式会社 クランプ信号生成装置およびクランプ信号生成方法
US20090021623A1 (en) * 2007-07-18 2009-01-22 Micron Technology, Inc. Systems, methods and devices for a CMOS imager having a pixel output clamp
JP2010220111A (ja) * 2009-03-18 2010-09-30 Toshiba Corp クランプ回路およびそれを備えた固体撮像装置
JP2013172270A (ja) 2012-02-20 2013-09-02 Sony Corp 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器
JP6407083B2 (ja) * 2015-03-30 2018-10-17 キヤノン株式会社 光電変換装置、および、光電変換システム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013038958A1 (ja) * 2011-09-12 2013-03-21 シャープ株式会社 クランプ回路及びそれを用いた信号処理システム

Also Published As

Publication number Publication date
US11283460B2 (en) 2022-03-22
CN112997476A (zh) 2021-06-18
US20210258017A1 (en) 2021-08-19
DE112019005341T5 (de) 2021-08-26
JP7464531B2 (ja) 2024-04-09
TW202023266A (zh) 2020-06-16
JPWO2020085016A1 (ja) 2021-09-30
WO2020085016A1 (ja) 2020-04-30

Similar Documents

Publication Publication Date Title
US11758305B2 (en) Comparator, ad converter, solid-state imaging device, electronic apparatus, and method of controlling comparator
US9648258B2 (en) Solid-state image pickup device and control method thereof
US6518910B2 (en) Signal processing apparatus having an analog/digital conversion function
TWI478578B (zh) 固態影像拾取器件、驅動其之方法、用於其之信號處理方法、以及影像拾取裝置
TWI835869B (zh) Ａ／ｄ轉換器及電子機器
JP5704939B2 (ja) 撮像装置
KR102195409B1 (ko) 램프 신호 보정 장치와 방법 및 이를 포함하는 이미지 센서
JP2016201649A (ja) 撮像装置、撮像システム、および撮像装置の駆動方法
US9549138B2 (en) Imaging device, imaging system, and driving method of imaging device using comparator in analog-to-digital converter
US10447957B2 (en) Unit pixel and operating method thereof and CMOS image sensor using the same
US11303836B2 (en) Solid-state imaging device and electronic equipment
JP5941783B2 (ja) 撮像装置
JP5953074B2 (ja) 撮像装置
US11503229B2 (en) Image sensor and imaging device including the same
TWI840395B (zh) 固態攝像元件及電子機器
JP2017011346A (ja) 撮像装置及び撮像システム
JP6237726B2 (ja) 撮像素子及び撮像装置
US8587689B2 (en) Time AD converter and solid state image pickup device
JP6579178B2 (ja) 撮像素子及び撮像装置
TW202322574A (zh) 類比數位轉換電路
JP2023159864A (ja) 判定遅延を減少させるためのアナログ－デジタル変換回路およびその動作方法
US9462204B2 (en) Analog to digital converter for imaging device
CN116916179A (zh) 用于降低判决延迟的模数转换电路及其操作方法
JP2024000048A (ja) 半導体装置
JP2020014224A (ja) 撮像素子及び撮像装置