JP5274670B2 - 不揮発性状態保持ラッチ - Google Patents
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- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
Description
11 フリップフロップパッケージ
100 機能テストモードマルチプレクサ
101 マスタラッチ
102 スレーブラッチ
103 出力
104 制御回路
105 保持回路
106 スキャン選択回路
107 3状態デバイス、電源VDD
108 電源VDD_Retain
109 Retain-BAR信号
110 データ(D)入力
111 クロック(Clk)入力
112 スキャン選択(SE)制御入力
113 出力端子Q
114 出力端子Q-BAR
115 VSS端子
20 フリップフロップ
21 フリップフロップパッケージ
200 機能テストモードマルチプレクサ
201 マスタラッチ
202 スレーブラッチ
203 保持ラッチ
204 出力回路
205 クロック回路
206 スキャン選択回路
207 セーブ回路
208 保持回路
209 復元ノード
210 回路
211 NRestore信号
212 Save入力
30 磁気ラッチ
300 磁気トンネル接合(MTJ)
301 磁気層
302 絶縁体層
303 磁気層
304 回路
305 XNORゲート
306 バッファ回路
40 フリップフロップ
41 フリップフロップパッケージ
400 機能テストモードマルチプレクサ
401、402、403、405-1、405-2、406 3方向デバイス
404 マスタラッチ
407 スレーブラッチ
408 スキャンイネーブル回路
409 クロック回路
410 出力段
411 インバータ回路
412 VDD
413 Retain-BAR
414 データ(D)
415 クロック(Clk)
416 スキャンイネーブル(SE)
417 VSS
418 出力Q
419 出力Q-BAR
50 フリップフロップ
51 フリップフロップパッケージ
500 マルチプレクサ
501 マスタラッチ
502 スレーブラッチ
503 出力端子
504 スキャンイネーブル回路
505 クロック回路
506 3方向デバイス
507 ピンコネクタNRestore
508 ピンコネクタSAVE
600、601、602 ブロック
M1、M4 PMOSトランジスタ
M2、M3 NMOSトランジスタ
Claims (11)
- 電子回路において使用するラッチであって、
磁気トンネル接合(MTJ)構造と、
前記電子回路内で電力が低下する前に、前記MTJ構造内で選択された相互排他的な状態を生成するように構成された論理回路と
を備え、
前記論理回路が、入力保持信号と組合せられる常時オンセーブ信号によって条件付けられ、
前記論理回路が、
前記MTJ構造に結合された第1のトランジスタ対と、
前記MTJ構造に結合された第2のトランジスタ対と、
前記第1のトランジスタ対および前記第2のトランジスタ対の各ゲート端子に結合された選択回路と
を備え、前記選択回路が、前記入力保持信号および前記セーブ信号に応答して、前記第1のトランジスタ対の一方、および前記第2のトランジスタ対の一方を介して前記MTJ構造に印加する電圧レベルを選択するように構成される、ラッチ。 - 前記MTJ構造内の前記選択された状態を読み取るための出力バッファをさらに備える、請求項1に記載のラッチ。
- 前記出力バッファが、センスアンプを備える、請求項2に記載のラッチ。
- 前記セーブ信号が、前記選択された状態の決定性を有する、請求項1に記載のラッチ。
- 前記選択回路が、
前記第1のトランジスタ対への入力回路であって、前記入力保持信号に応答して、前記第1のトランジスタ対の一方をオンにし、前記第1のトランジスタ対の他方をオフにする入力回路と、
前記第2のトランジスタの対に結合され、前記入力保持信号および前記セーブ信号を入力として受信するように構成された組合せ回路と
を備え、前記組合せ回路の出力に基づいて、前記組合せ回路が、前記第2のトランジスタ対の一方をオンにし、前記第2のトランジスタ対の他方をオフにする、請求項1に記載のラッチ。 - 前記MTJ構造が、
固定磁気層と、
第1の側が前記固定磁気層に結合された絶縁層と、
電圧選択可能極性を有し、前記絶縁層の第2の側に結合された自由磁気層と
を備え、前記絶縁層が、前記固定磁気層と、前記自由磁気層との間にある、請求項1に記載のラッチ。 - 電子回路内の状態を維持する方法であって、
入力信号を受信する段階と、
セーブ信号を受信する段階と、
前記入力信号と前記セーブ信号との組合せ関係に応答して、磁気トンネル接合(MTJ)構造の自由磁気層の極性を確立する段階と
を含み、前記電子回路の前記状態が、前記自由磁気層と固定磁気層との極性関係によって決まり、
前記確立する段階が、論理回路によって実行され、
前記論理回路が、
前記MTJ構造に結合された第1のトランジスタ対と、
前記MTJ構造に結合された第2のトランジスタ対と、
前記第1のトランジスタ対および前記第2のトランジスタ対の各ゲート端子に結合された選択回路と
を備え、
前記選択回路が、前記入力信号および前記セーブ信号に応答して、前記第1のトランジスタ対の一方、および前記第2のトランジスタ対の一方を介して前記MTJ構造に印加する電圧レベルを選択する、方法。 - 前記組合せ関係に応答して、前記MTJ構造に印加する第1の電圧レベルまたは第2の電圧レベルを選択する段階をさらに含む、請求項7に記載の方法。
- 前記極性関係が、
前記固定層と前記自由層とが平行である第1の状態と、
前記固定層と前記自由層とが反平行である第2の状態と
をもたらす、請求項7に記載の方法。 - 前記極性関係を求めるために、前記MTJ構造の抵抗を試験する段階をさらに含む、請求項7に記載の方法。
- 前記組合せ関係が、ANDゲートによって生成される、請求項7に記載の方法。
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