WO2016185903A1 - 不揮発性記憶回路 - Google Patents

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WO2016185903A1
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storage
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公良 宇佐美
優 工藤
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ソニー株式会社
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Definitions

  • the present technology relates to a nonvolatile memory circuit, and more particularly to a nonvolatile memory circuit that is small in size and can keep power consumption low while maintaining stable writing.
  • Magnetic® Tunnel® Junction which is a magnetoresistive element
  • MTJ is an element having two magnetic layers and a barrier layer between them.
  • the MTJ resistance can be changed by the voltage applied to the MTJ. Therefore, for example, “1” can be associated with the high resistance state and “0” can be associated with the low resistance state, and information can be stored in the MTJ.
  • the horizontal axis indicates voltage
  • the vertical axis indicates resistance.
  • the low resistance state of the MTJ is referred to as a Parallel state (hereinafter also referred to as a P state), and the high resistance state is referred to as an Anti-Parallel (hereinafter also referred to as an AP state).
  • the data of the circuit is written and stored in the MTJ (hereinafter, referred to as “MTJ”). (Also called store operation), shut off the power. After the power is restored, the MTJ storage data is read into the volatile storage circuit (hereinafter also referred to as a restore operation), and the operation is resumed.
  • FIG. 3 shows a circuit configuration of a non-volatile flip-flop (NVFF) using such an MTJ element.
  • This circuit configuration is an example in which a pMOS transistor is adopted as a power switch (PS) used for power-off when performing PG.
  • PS power switch
  • the power supply line of the NVFF circuit is connected to the virtual power supply line (VDDV) and connected to the true power supply line VDD through PS composed of pMOS transistors. This shuts off the NVFF circuit when PS is off.
  • the control signal RB is an asynchronous reset signal, and the data stored in the NVFF can be initialized to “0” by setting the control signal RB to “0”.
  • the NVFF circuit sets the control signal SR to “1”, turns on the nMOS connected to the control signal SR, and applies both “1” and “0” to the voltage of the control signal CTRL, thereby holding the 1-bit Write information to MTJ. Also, after PG, the control signals SR and PS are turned on to return to the written circuit state using the resistance difference of MTJ. This restore operation uses the following phenomenon.
  • the voltage of the node inside the circuit drops to a voltage close to 0V due to leakage over time after PG. If the control signals SR and PS are turned on when the power is restored and CTRL is set to 0 V, the restore current is transferred from the slave latch side supplied with the power supply voltage to the CTRL line through the magnetoresistive elements MTJ1 and MTJ2. Flowing.
  • the magnetoresistive element MTJ1 When the magnetoresistive element MTJ1 has a high resistance and the magnetoresistive element MTJ2 has a low resistance, the voltage at the node N3 rises higher than the voltage at the node N4 when the restore current flows, so the nMOS transistor TR1 is higher than the nMOS transistor TR2. A decrease in conductance due to an increase in the source voltage appears significantly.
  • the current flowing through the nMOS transistor TR1 becomes smaller than that of the nMOS transistor TR2 beyond the difference between the resistances of the magnetoresistive element MTJ1 and the magnetoresistive element MTJ2, and as a result, the voltage at the node N1 is higher than the voltage at the node N2.
  • positive feedback is applied in the loop composed of INV1 and NAND in the slave latch, and the node N1 returns to the power supply voltage, that is, “1”, and the node N2 returns to the value of 0 V, that is, “0”.
  • an nMOS transistor is used for TR1 and TR2, thereby utilizing a decrease in conductance due to an increase in source voltage during restoration, and magnetoresistive element MTJ1 and magnetoresistive element A stable restore operation is realized by producing a current difference that exceeds the resistance difference of MTJ2.
  • the flip-flop shown in FIG. 3 can keep data even when the power is turned off (non-volatile).
  • the slave latch value “1” (that is, the value of the node N1 is “1”) is stored in the magnetoresistive element MTJ1.
  • the control signal SR is set to “1”
  • the CTRL is set to “0”, That is, 0 volts.
  • I C_P ⁇ AP when the magnetization is reversed from the P state to the AP state is larger than I C_AP ⁇ P when the magnetization is reversed from the AP state to the P state.
  • the store current flows from the nMOS transistor TR1 to the magnetoresistive element MTJ1, so the node N3 becomes the source of the nMOS transistor, but while the store current flows, the resistance component of the magnetoresistive element MTJ1 causes the node N3 The voltage increases.
  • the CTRL is set to a high voltage (power supply voltage). Write to MTJ.
  • the store current flows from the CTRL line through the magnetoresistive elements MTJ1, TR1, and TG1 to the ground from the nMOS in INV1.
  • the node N3 serves as the drain of the nMOS transistor TR1, so that the above-described decrease in conductance does not occur even when the voltage at the node N3 decreases.
  • the magnetoresistive element MTJ1 undergoes magnetization reversal from the AP state to the P state, and data “0” is stored in the magnetoresistive element MTJ1. Since the magnetization reversal critical current I C_AP ⁇ P at this time is smaller than I C_P ⁇ AP and the conductance of TR1 does not decrease, when storing data of “0” in the magnetoresistive element MTJ1 , A store current much smaller than that in the case of storing “1” data is sufficient.
  • TR1 must be large enough to allow the current of I C_P ⁇ AP to flow to store “1” data.
  • the size of TR1 must be large enough to allow the current of I C_P ⁇ AP to flow to store “1” data.
  • a larger store current than necessary will flow. This leads to useless power consumption at the time of store.
  • the present technology has been made in view of such a situation, and makes it possible to obtain a small nonvolatile memory circuit with low power consumption while maintaining stable writing.
  • the nonvolatile memory circuit includes a volatile storage unit that stores information, and the information in the volatile storage unit is written by a store operation, and the information is transferred to the volatile storage unit by a restore operation. And a path for storing the information in the store operation and a path for the information in the restore operation are different between the volatile storage unit and the nonvolatile storage unit.
  • the volatile storage unit includes a first storage node and a second storage node
  • the nonvolatile storage unit includes a first storage element and a second storage element
  • the first storage element and the second storage element are provided during the store operation.
  • Information held in one storage node is written to the second storage element via a first inverting element
  • information held in the second storage node is passed via a second inverting element.
  • the first memory element and the second memory element can be magnetoresistive elements.
  • the first storage node and the second storage element are connected to each other via the first inversion element and the first transistor, and the second storage node and the first storage element Can be connected via the second inverting element and the second transistor.
  • the first storage node and the first storage element are connected via a third transistor, and the second storage node and the second storage element are connected via a fourth transistor. Can be.
  • the first transistor and the second transistor are turned on, and the third transistor and the fourth transistor are turned off.
  • the first transistor and the second transistor are turned off, and the third transistor and the fourth transistor are turned on.
  • the first transistor and the second transistor can be pMOS transistors, and the third transistor and the fourth transistor can be nMOS transistors.
  • the first transistor and the second transistor can be nMOS transistors, and the third transistor and the fourth transistor can be pMOS transistors.
  • a volatile storage unit that stores information
  • a nonvolatile operation in which the information in the volatile storage unit is written by a store operation and the information is read out to the volatile storage unit by a restore operation
  • a path during the store operation of the information and a path during the restore operation of the information are different between the volatile memory unit and the nonvolatile memory unit.
  • a small non-volatile memory circuit with low power consumption can be obtained while maintaining stable writing.
  • NVDFF configuration> This technology relates to a technology for configuring a nonvolatile memory circuit by using the MTJ, which is the magnetoresistive element shown in FIG. 1, in a volatile memory circuit such as a D flip-flop or SRAM (Static Random Access Memory). is there.
  • the NVDFF circuit reduces power consumption by eliminating the dilemma of “securing critical magnetization reversal current” and “latch breakdown” during storage, and realizing store operation with a smaller store current. To be able to provide.
  • Figure 4 shows the circuit configuration to which this technology is applied. There are mainly three features of this technology.
  • the first feature of the present technology is that at the time of storing, the value of the storage node N11 of the slave latch SLT11 is written to the magnetoresistive element MTJ12 via the inverter INV12 and the transistor TR14 (similarly, the value of the storage node N12 is written to the inverter INV13). And writing to the magnetoresistive element MTJ11 via the transistor TR13).
  • the second feature of the present technology is that the path connecting the slave latch SLT11 and the magnetoresistive element (MTJ) is separated at the time of store and at the time of restore. That is, at the time of storing, a path from the storage node of the slave latch SLT11 to the MTJ is formed via the inverters (INV12, INV13) and the pMOS transistors (TR13, TR14) as described above.
  • the third feature of the present technology is that, in power gating using a pMOS transistor STR11 for PS, a p-channel transistor is used for the transistor TR13 and transistor TR14 used in the store path, and a transistor TR11 used in the restore path.
  • the transistor TR12 uses an nMOS transistor.
  • the storage node of the slave latch SLT11 is received by the gate (inverter), and the output is connected to the transistor TR13 (or transistor TR14). Therefore, even if the size of the transistor TR13 (or transistor TR14) is set large in order to secure a store current of I C_P ⁇ AP or more, the voltage at the storage node of the slave latch SLT11 is not affected at all. That is, there is an advantage that the latch breakage at the time of store does not occur structurally.
  • transistor TR11 is an nMOS transistor and transistor TR13 is a pMOS transistor is used. Can be selected.
  • the node N13 is the drain of the pMOS transistor when the store current is passed from the inverter INV13 through the transistor TR13 to the magnetoresistive element MTJ11 and data “1” is written. It becomes. For this reason, even if the voltage at the node N13 rises, the transistor TR13 has no decrease in conductance due to the increase in the source potential, so there is no need to increase the size of the transistor TR13 and the inverter INV13, and the area can be kept small. Power consumption at the time can also be suppressed.
  • the “securing critical magnetization reversal critical current” and the “latch breakdown” dilemma at the time of storing can be solved, and further, the power consumption can be reduced by realizing the storing operation with a smaller storing current. At the same time, a nonvolatile memory circuit with a reduced area can be realized.
  • FIG. 4 is a diagram illustrating a configuration example of the first embodiment to which the present technology is applied.
  • the circuit configuration shown in FIG. 4 is an example in the case of using a pMOS transistor STR11 for PS when performing PG.
  • the circuit in the figure is connected to the virtual power supply line (VDDV) instead of the power supply line, and is connected to the true power supply line (VDD) through the pMOS transistor STR11 which is PS. For this reason, when PS is turned off, it is electrically disconnected from the true power supply line, and PG is realized.
  • VDDV virtual power supply line
  • VDD true power supply line
  • PG true power supply line
  • the example using a pMOS transistor as a PG switch is useful for a process having a gate length of 40 nm or less, for example. This is because the pMOS transistor has a smaller gate leakage current even if it is miniaturized as compared with the nMOS transistor.
  • a nonvolatile node composed of a magnetoresistive element MTJ11 and a magnetoresistive element MTJ12 is connected to a storage node of a D flip-flop circuit as a volatile storage unit having a master latch MLT11 and a slave latch SLT11 via a transistor.
  • a storage unit is connected.
  • the master latch MLT11 has inverters INV15 to INV17 and transmission gates TG12 to TG14.
  • the transmission gate TG12 is turned on when the clock signal CLK falls and turned off when the clock signal CLK rises. Further, the transmission gate TG13 and the transmission gate TG14 are turned off when the clock signal CLK falls and turned on when the clock signal CLK rises.
  • the input side of the inverter INV15 is an input terminal of the master latch MLT11, and the output side of the inverter INV15 is connected to the input side of the inverter INV16 via the transmission gate TG12. Further, the storage node N11 of the slave latch SLT11 is connected to the output side of the inverter INV16 via the transmission gate TG14, and is also connected to the input side of the inverter INV17. Further, the output side of the inverter INV17 is connected to the input side of the inverter INV16 via the transmission gate TG13. That is, the output side of the transmission gate TG13 is connected between the inverter INV16 and the transmission gate TG12.
  • the stored data input to the master latch MLT11 is inverted by the inverter INV15, input to the inverter INV16 via the transmission gate TG12, and then returned to the original state after being inverted in the loop composed of the inverter INV16 and the inverter INV17. , And supplied to the storage node N11 via the transmission gate TG14.
  • the slave latch SLT11 has a storage node N11, a NAND gate NG11, a storage node N12, an inverter INV11, and a transmission gate TG11.
  • a NAND gate NG11 is provided between the storage node N11 and the storage node N12, and a control signal RB is supplied to the NAND gate NG11.
  • the input terminals of the inverter INV14, the inverter INV11, and the inverter INV13 are connected to the storage node N12.
  • the output side of the inverter INV11 is connected to the storage node N11 via the transmission gate TG11.
  • a clock signal CLK is supplied to the transmission gate TG11, and the transmission gate TG11 is turned on when the clock signal CLK falls and turned off when the clock signal CLK rises.
  • a transistor TR10 which is an nMOS transistor, is connected to both ends of the transmission gate TG11.
  • one end of the transistor TR10 is connected to the input side of the transmission gate TG11, and the other end of the transistor TR10 is connected to the output side of the transmission gate TG11.
  • a control signal SR1 is supplied to the gate of the transistor TR10.
  • the fixed layer (p) of the magnetoresistive element MTJ12 that is a storage element is connected to the storage node N11 via an inverter INV12 that is an inverting element and a transistor TR14.
  • a node between the transistor TR14 and the fixed layer of the magnetoresistive element MTJ12 is a node N14.
  • the fixed layer (p) of the magnetoresistive element MTJ11 is connected to the storage node N11 via the transistor TR11.
  • a node between the transistor TR11 and the fixed layer of the magnetoresistive element MTJ11 is a node N13.
  • the storage node N12 is connected to the fixed layer of the magnetoresistive element MTJ11, which is a storage element, via an inverter INV13, which is an inverting element, and the transistor TR13. The space between them is node N13.
  • the fixed layer of the magnetoresistive element MTJ12 is connected to the storage node N12 via the transistor TR12, and the node N14 is between the transistor TR12 and the fixed layer of the magnetoresistive element MTJ12.
  • the transistors TR11 and TR12 are nMOS transistors, and a control signal SR1 is supplied to the gates of these transistors.
  • the transistors TR13 and TR14 are pMOS transistors, and a control signal SR2 is supplied to the gates of these transistors.
  • a control line CL11 which is a CTRL line, is connected to the free layer (f) of the magnetoresistive element MTJ11 and the free layer (f) of the magnetoresistive element MTJ12.
  • This NVDFF has four operation modes (active, store, sleep, and restore).
  • the pMOS transistor STR11 that is PS is turned on, the transistors TR10, TR11, and TR12 that are nMOS transistors, and the transistors TR13 and TR14 that are pMOS transistors are all turned off, and the clock signal CLK
  • the pMOS transistor STR11 that is PS is turned on, the transistors TR10, TR11, and TR12 that are nMOS transistors, and the transistors TR13 and TR14 that are pMOS transistors are all turned off, and the clock signal CLK
  • CLK clock signal
  • control signal RB first supplied to the NAND gate NG11 is set to “0”, the value of the storage node N12 becomes “1”, and the initialization is performed so that the value of the storage node N11 becomes “0”. Done. Thereafter, the control signal RB continues to be “1”.
  • the storage data input to the master latch MLT11 is stored in the storage node N11, and the storage node N12 stores the inverted storage data of the storage node N11.
  • the transistors TR10, TR11, and TR12 are turned off, and the transistors TR13 and TR14 are turned on.
  • the value of CTRL which is the control line CL11 is set to “0”, that is, the voltage applied to the control line CL11 is set to 0V
  • the value of the storage node N11 in the slave latch SLT11 is “1”, that is, the storage node. If the voltage of N11 is the power supply voltage, the value of the storage node N12 is “0”, that is, the voltage of the storage node N12 is 0V, and the output of the inverter INV13 is “1”.
  • the magnetoresistive element MTJ11 Since electrons flow in the magnetoresistive element MTJ11 from the free layer (f) to the fixed layer (p), the magnetoresistive element MTJ11 is in the AP state. That is, the information held in the storage node N12, that is, the stored data is written in the magnetoresistive element MTJ11 in an inverted state via the inverter INV13.
  • the magnetoresistive element MTJ12 is in the P state. That is, the information held in the storage node N11, that is, the stored data is written in the magnetoresistive element MTJ12 in an inverted state via the inverter INV12.
  • both the magnetoresistive element MTJ11 and the magnetoresistive element MTJ12 are provided with a free layer (f) on the CTRL line side, that is, on the control line CL11 side.
  • the pMOS transistor STR11 which is PS is turned off. As a result, the circuit is powered off and the leakage current flowing through the circuit is cut.
  • control signals SR1 and SR2 are set to “1” to turn on the transistors TR11, TR12, and TR10, and the transistors TR13 and TR14 are turned off. Further, the control line CL11, CTRL, is set to “0”. In this state, turn on PS.
  • the magnetoresistive element MTJ11 is set to the AP state (high resistance) and the magnetoresistive element MTJ12 is set to the P state (low resistance) as described above, if the restore current flows, the magnetoresistance element Due to the difference in electrical resistance between the element MTJ11 and the magnetoresistive element MTJ12, the voltage at the node N13 rises higher than the voltage at the node N14.
  • the current flowing through the transistor TR11 becomes smaller than that of the transistor TR12 more than the difference between the resistances of the magnetoresistive element MTJ11 and the magnetoresistive element MTJ12.
  • the voltage at the storage node N11 is higher than the voltage at the storage node N12.
  • the storage node N11 is set to the power supply voltage, ie, “1”
  • the storage node N12 is set to 0V, ie, “0”.
  • FIG. 5 shows a configuration example of the second embodiment to which the present technology is applied.
  • parts corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the circuit configuration shown in FIG. 5 is an example in the case of using an nMOS transistor STR21 for PS when performing PG.
  • an nMOS transistor is used as a PG switch is useful for a process having a gate length of up to about 65 nm, for example.
  • the circuit in FIG. 5 is connected to the virtual ground line (VGND) instead of the ground line, and is connected to the true ground line (GND) through the nMOS transistor STR21 which is PS. For this reason, when PS is turned off, it is electrically disconnected from the true ground line, and PG is realized.
  • VGND virtual ground line
  • GND true ground line
  • the circuit shown in FIG. 5 is different from the example shown in FIG. 4 in that nMOS transistors are used for the transistors TR23 and TR24 used for the store operation, and pMOS are used for the transistors TR21, TR22, and TR20 used for the restore operation. This is a point using a transistor. Further, the directions of the fixed layer (p) and the free layer (f) of the magnetoresistive element MTJ21 and the magnetoresistive element MTJ22 are also opposite to the example of FIG.
  • the configuration of the circuit shown in FIG. 5 is replaced with the pMOS transistor STR11, transistors TR10 to TR14, magnetoresistive element MTJ11, and magnetoresistive element MTJ12 in the configuration shown in FIG.
  • TR24, magnetoresistive element MTJ21, and magnetoresistive element MTJ22 are provided, and the other points are the same as those shown in FIG.
  • storage node N21 and storage node N22 correspond to storage node N11 and storage node N12 in FIG. 4, and inverter INV21 to inverter INV23 and transmission gate TG21 are connected to inverter INV11 to inverter INV13 and transmission gate TG11 in FIG. Correspond.
  • the free layer (f) of the magnetoresistive element MTJ22 is connected to the storage node N21 via the inverter INV22 and the transistor TR24.
  • a node between the transistor TR24 and the free layer of the magnetoresistive element MTJ22 is a node N24.
  • the free layer (f) of the magnetoresistive element MTJ21 is connected to the storage node N21 via the transistor TR21.
  • a node between the transistor TR21 and the free layer of the magnetoresistive element MTJ21 is a node N23.
  • the storage node N22 is connected to the free layer of the magnetoresistive element MTJ21 via the inverter INV23 and the transistor TR23, and the node N23 is between the transistor TR23 and the free layer of the magnetoresistive element MTJ21.
  • the free layer of the magnetoresistive element MTJ22 is connected to the storage node N22 via the transistor TR22, and the node N24 is between the transistor TR22 and the free layer of the magnetoresistive element MTJ22.
  • the transistor TR20, the transistor TR21, and the transistor TR22 are pMOS transistors, and a control signal SR1 is supplied to the gates of these transistors.
  • the transistors TR23 and TR24 are nMOS transistors, and a control signal SR2 is supplied to the gates of these transistors.
  • a control line CL11 which is a CTRL line, is connected to the fixed layer (p) of the magnetoresistive element MTJ21 and the fixed layer (p) of the magnetoresistive element MTJ22.
  • the NVDFF circuit operation shown in FIG. 5 has four operation modes (active, store, sleep, and restore) in the same manner as the circuit shown in FIG.
  • the same operation as the example shown in FIG. 4 is performed.
  • a store operation is performed in the store mode.
  • the store mode will be described with respect to differences from the circuit shown in FIG.
  • both the control signal SR1 and the control signal SR2 are set to “1” in the store mode. Accordingly, the transistor TR20, the transistor TR21, and the transistor TR22 are turned off, and the transistor TR23 and the transistor TR24 are turned on.
  • the output of the inverter INV23 is “1”, so that the transistor TR23, the magnetic field from the inverter INV23 (the pMOS transistor in the inverter INV23) A current flows through the resistance element MTJ21 to the CTRL line, that is, the control line CL11.
  • the magnetoresistive element MTJ21 is in the P state. That is, the information held in the storage node N22, that is, the stored data is written in the magnetoresistive element MTJ21 as it is through the inverter INV23.
  • the magnetoresistive element MTJ21 is stored in the P state and the magnetoresistive element MTJ22 is stored in the AP state by the store operation.
  • control signals SR1 and SR2 are set to “0” to turn on the transistors TR21, TR22, and TR20, and the transistors TR23 and TR24 are turned off. Also, set CTRL to “1”.
  • the magnetoresistive element MTJ21 is set to the P state (low resistance) and the magnetoresistive element MTJ22 is set to the AP state (high resistance)
  • the restore current flows, the magnetoresistive element MTJ21 and the magnetoresistive element MTJ22 Due to the difference in electrical resistance, the voltage at the node N24 is lower than the voltage at the node N23.
  • the pMOS transistor TR22 a decrease in conductance due to a decrease in source voltage appears more significantly than in the transistor TR21.
  • the current flowing through the transistor TR22 becomes smaller than that of the transistor TR21 more than the difference between the resistances of the magnetoresistive element MTJ21 and the magnetoresistive element MTJ22.
  • the voltage of the storage node N22 is higher than the voltage of the storage node N21.
  • the information held (stored) in the magnetoresistive element MTJ21 is inverted by the restore operation, read out as storage data to the storage node N21, and the information held (stored) in the magnetoresistive element MTJ22 It is inverted and read as storage data to the storage node N22.
  • FIG. 6 shows a configuration example of the third embodiment to which the present technology is applied.
  • portions corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the circuit configuration shown in FIG. 6 is an example in which the pMOS transistor STR11 is used for the PS when performing PG, similarly to the example shown in FIG.
  • the only difference from the first embodiment shown in FIG. 4 is that the transistors TR33 and TR34 used at the time of storing are composed of nMOS transistors.
  • transistors TR33 and TR34 which are nMOS transistors, are provided in place of the transistors TR13 and TR14 in the configuration shown in FIG.
  • the configuration is the same as shown.
  • An inverted version of the control signal SR2 is supplied to the gates of the transistors TR33 and TR34.
  • the storage node N31 and the storage node N32 correspond to the storage node N11 and the storage node N12 in FIG. 4, and the inverter INV31 to inverter INV33 and the transmission gate TG31 are the inverter INV11 to inverter INV13 and the transmission gate in FIG. Corresponds to TG11.
  • the transistors TR30 to TR32, the node N33, the node N34, the magnetoresistive element MTJ31, and the magnetoresistive element MTJ32 are the transistors TR10 to TR12, the node N13, the node N14, the magnetoresistive element MTJ11, and the magnetoresistive element MTJ11 in FIG. Corresponds to the magnetoresistive element MTJ12.
  • control method of the control signal SR1, the control signal SR2, and the CTRL in the store mode and the restore mode is exactly the same as the example of the first embodiment.
  • the conductance decreases due to the increase in the source potential of the transistor TR33 (or the transistor TR34) at the time of storing. Similar to the example of the embodiment, there is an advantage that the latch breakdown at the time of storing does not occur structurally.
  • FIG. 7 shows a configuration example of the fourth embodiment to which the present technology is applied.
  • portions corresponding to those in FIG. 5 are denoted with the same reference numerals, and description thereof will be omitted as appropriate.
  • the circuit configuration shown in FIG. 7 is an example in which an nMOS transistor STR21 is used for PS when performing PG, as in the example of the second embodiment shown in FIG.
  • the only difference from the example of the second embodiment is that the transistors TR43 and TR44 used at the time of storing are composed of pMOS transistors.
  • the configuration of the circuit shown in FIG. 7 is different in that a transistor TR43 and a transistor TR44, which are pMOS transistors, are provided in place of the transistor TR23 and the transistor TR24 in the configuration shown in FIG.
  • the configuration is the same as shown.
  • An inverted version of the control signal SR2 is supplied to the gates of the transistors TR43 and TR44.
  • the storage node N41 and the storage node N42 correspond to the storage node N21 and the storage node N22 in FIG. 5, and the inverter INV41 through the inverter INV43 and the transmission gate TG41 are the inverter INV21 through the inverter INV23 and the transmission gate in FIG. Corresponds to TG21.
  • the transistors TR40 to TR42, the node N43, the node N44, the magnetoresistive element MTJ41, and the magnetoresistive element MTJ42 are the transistors TR20 to TR22, the node N23, the node N24, the magnetoresistive element MTJ21, and the magnetoresistive element MTJ21 in FIG. Corresponds to the magnetoresistive element MTJ22.
  • control method of the control signal SR1, the control signal SR2, and the CTRL in the store mode and the restore mode is exactly the same as the example of the second embodiment.
  • the transistors TR43 and TR44 are pMOS transistors. Therefore, the conductance is reduced when the source potential of the transistor TR43 (or the transistor TR44) is reduced at the time of storing. As in the example of the embodiment, there is an advantage that the latch breakdown at the time of storing does not occur structurally.
  • FIG. 8 shows a configuration example of the fifth embodiment to which the present technology is applied.
  • the circuit configuration shown in FIG. 8 is an example of a circuit in which the present technology is applied not to a DFF circuit but to an SRAM circuit to configure a nonvolatile memory.
  • parts corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the pMOS transistor STR11 is used for PS when performing PG.
  • the two inverters INV50 and INV51 form an inverter loop, and the values of the storage node N51 and the storage node N52 of the memory cell are the access transistors when the value of the control line WRL11 which is the word line WL is “1”, respectively.
  • the inverter INV50, the inverter INV51, the transistor TR55, and the transistor TR56 constitute a memory cell of an SRAM circuit that is a volatile memory circuit.
  • the transistors TR55 and TR56 are nMOS transistors, and the gates of these transistors are connected to the control line WRL11.
  • the storage node N51 and the storage node N52 of the memory cell are connected to the inverter INV52 and the inverter INV53, respectively, and their outputs are connected to the magnetoresistive element MTJ52 and the magnetoresistive element MTJ51 via the pMOS transistor TR54 and the pMOS transistor TR53.
  • the storage node N51 and the storage node N52 of the memory cell are connected to the magnetoresistive element MTJ51 and the magnetoresistive element MTJ52 through the transistors TR51 and TR52, which are nMOS transistors, respectively.
  • the storage node N51 and the storage node N52 correspond to the storage node N11 and the storage node N12 shown in FIG. 4 and are connected to the storage nodes INV52, INV53, transistors TR51 to TR54, magnetic
  • the resistor element MTJ51 and the magnetoresistive element MTJ52 correspond to the inverter INV12, the inverter INV13, the transistors TR11 to TR14, the magnetoresistive element MTJ11, and the magnetoresistive element MTJ12 shown in FIG.
  • the node N53 and the node N54 correspond to the node N13 and the node N14 in FIG.
  • the free layers of the magnetoresistive element MTJ51 and the magnetoresistive element MTJ52 are connected to the control line CL11.
  • the control signal SR1 is supplied to the gates of the transistors TR51 and TR52, and the control signal SR2 is supplied to the gates of the transistors TR53 and TR54.
  • both the control signal SR1 and the control signal SR2 are set to “0”, the transistors TR53 and TR54 which are pMOS transistors are turned on, and the transistors TR51 and TR52 which are nMOS transistors are turned off.
  • the CTRL line that is, the control line CL11 is set to “0” and then changed to “1”, whereby the write operation described in the example of the first embodiment is executed, and the storage nodes N51 and N52 According to the logical value, the magnetoresistive element MTJ51 and the magnetoresistive element MTJ52 are set to the P state or the AP state.
  • both the control signal SR1 and the control signal SR2 are set to “1”, the transistors TR51 and TR52 which are nMOS transistors are turned on, and the transistors TR53 and TR54 which are pMOS transistors are turned off. Set CTRL to “0”.
  • the restore operation described in the example of the first embodiment is executed, and the difference between the electric resistances due to the difference in magnetization state between the magnetoresistive element MTJ51 and the magnetoresistive element MTJ52 is used to The voltage at storage node N52 returns to the value before sleep.
  • FIG. 9 shows a configuration example of the sixth embodiment to which the present technology is applied.
  • FIG. 9 The circuit configuration shown in FIG. 9 is also an example of a circuit in which the present technology is applied to an SRAM circuit and a nonvolatile memory is configured.
  • the same reference numerals are given to the portions corresponding to those in FIG. 5 or FIG.
  • Storage node N61, storage node N62, inverter INV60, and inverter INV61 correspond to storage node N51, storage node N52, inverter INV50, and inverter INV51 in FIG.
  • the inverter INV62, the inverter INV63, the transistors TR61 to TR64, the magnetoresistive element MTJ61, and the magnetoresistive element MTJ62 are the inverter INV22, the inverter INV23, the transistors TR21 to TR24, the magnetoresistive element MTJ21, and the magnetism shown in FIG. Corresponds to resistance element MTJ22. Further, the node N63 and the node N64 correspond to the node N23 and the node N24 in FIG.
  • the fixed layers of the magnetoresistive element MTJ61 and the magnetoresistive element MTJ62 are connected to the control line CL11.
  • the control signal SR1 is supplied to the gates of the transistors TR61 and TR62, and the control signal SR2 is supplied to the gates of the transistors TR63 and TR64.
  • the storage node N61 and the storage node N62 of the memory cell are connected to the inverter INV62 and the inverter INV63, respectively, and their outputs are connected to the magnetoresistive element MTJ62 and the magnetoresistive element MTJ61 via the transistors TR64 and TR63 which are nMOS transistors. ing.
  • the memory node N61 and the memory node N62 of the memory cell are connected to the magnetoresistive element MTJ61 and the magnetoresistive element MTJ62 through the transistors TR61 and TR62, which are pMOS transistors, respectively.
  • both the control signal SR1 and the control signal SR2 are set to “1”, the transistors TR63 and TR64 that are nMOS transistors are turned on, and the transistors TR61 and TR62 that are pMOS transistors are turned off.
  • the CTRL line that is, the control line CL11 is set to “1” and subsequently changed to “0”
  • the write operation described in the example of the second embodiment is executed, and the logic of the storage nodes N61 and N62 Depending on the value, the magnetoresistive element MTJ61 and the magnetoresistive element MTJ62 are set to the P state or the AP state.
  • both the control signal SR1 and the control signal SR2 are set to “0”, the transistors TR61 and TR62 which are pMOS transistors are turned on, and the transistors TR63 and TR64 which are nMOS transistors are turned off. Set CTRL to “1”.
  • the restore operation described in the example of the second embodiment is performed, and the difference between the electrical resistances due to the difference in the magnetization state between the magnetoresistive element MTJ61 and the magnetoresistive element MTJ62 is used.
  • the voltage of N62 returns to the value before sleep.
  • NVFF non-volatile flip-flop
  • R logic represents the resistance value in the current path from VDD to the SR transistor
  • R SR represents the resistance value of the SR transistor
  • R MTJ indicates the resistance value of MTJ.
  • FIG. 11 shows a configuration example of the seventh embodiment to which the present technology is applied.
  • FIG. 11 is a diagram showing a circuit configuration example of NVFF (SSR-NVFF) having an SSR (Split Store / Restore) structure.
  • SSR-NVFF SSR-NVFF
  • FIG. 12 shows a control sequence based on this SSR-NVFF.
  • the SSR-NVFF has a configuration in which six transistors are added to a general NVFF. Further, the magnetoresistive element MTJ71 and the magnetoresistive element MTJ72 are connected to the CTRL line.
  • the circuit configuration shown in FIG. 11 is the same as the circuit configuration shown in FIG. That is, storage node N71 and storage node N72 in FIG. 11 correspond to storage node N11 and storage node N12 shown in FIG. 4, and magnetoresistive element MTJ71 and magnetoresistive element MTJ72 correspond to magnetoresistive element MTJ11 and magnetic node MTJ11 in FIG. Corresponds to resistance element MTJ12. Therefore, each free layer of the magnetoresistive element MTJ71 and the magnetoresistive element MTJ72 is connected to the control line CL11.
  • control signal SR2 is supplied to the gates of the transistors TR10 to TR12, whereas the control signal SR1 is supplied to the transistors TR10 to TR12 in FIG.
  • the example shown in FIG. 11 and the example shown in FIG. 4 are the same in the control signal itself, except that the notation of the control signal is different.
  • the control signal SR1 is supplied to the gates of the transistors TR13 and TR14, whereas in FIG. 4, the control signal SR2 is supplied to the transistors TR13 and TR14.
  • these control signals are different in the notation, and the control signals themselves are the same.
  • the pMOS transistor STR11 is not shown.
  • the horizontal axis indicates time
  • the vertical axis indicates the level of each signal.
  • the broken lines L11 to L18 are respectively the clock signal CLK, the storage data input to the master latch MLT11, the control signal RB, the output of the inverter INV14, the voltage of the control line CL11, the control signal SR1, the control signal SR2, and the pMOS transistor
  • the control signal PS_EN supplied to the gate of STR11 is shown.
  • These broken lines L11 to L18 indicate a high level in which the protruding state is the power supply voltage, that is, a state where the value is “1” in the drawing, and the protruding state is 0 V in the downward direction in the drawing. A low level, that is, a state where the value is “0” is shown.
  • the control signal SR1 indicated by the broken line L16 is the control signal SR1 shown in FIG. 11, and the control signal SR2 indicated by the broken line L17 is the control signal SR2 shown in FIG.
  • control signal PS_EN is set to the low level and the pMOS transistor STR11 is turned on. Further, the control signal SR1 is set to “1” to turn off the transistors TR13 and TR14, and the control signal SR2 is set to “0” to turn off the transistors TR10 to TR12.
  • the control signal RB is set to “0” at time t1.
  • the output of the NAND gate NG11 becomes “1”
  • initialization is performed
  • the value of the storage node N72 becomes “1”
  • the value of the storage node N71 becomes “0”.
  • the output of the inverter INV14 is “0”.
  • the control signal RB is set to “1”.
  • the output of the NAND gate NG11 remains “1”.
  • the transmission gate TG13 and the transmission gate TG14 are turned on, so that the output of the inverter INV16 becomes “1” by the loop of the inverter INV16 and the inverter INV17.
  • the output “1” is supplied as storage data to the storage node N71 via the transmission gate TG14.
  • the output of the NAND gate NG11 becomes “0”, and the output of the inverter INV14 is inverted from “0” to “1”.
  • the transmission gate TG13 and the transmission gate TG14 are turned off, and the transmission gate TG11 and the transmission gate TG12 are turned on. Then, the storage data “1” is stored in the storage node N71 and the data “0” obtained by inverting the storage data “1” is stored in the storage node N72 by the loop including the inverter INV11 and the NAND gate NG11. .
  • the control signal SR1 is set to “0” and the transistors TR13 and TR14 are turned on.
  • the control signal PS_EN is set to the high level, the pMOS transistor STR11 is turned off, and the circuit is shut off. As a result, the level on the output side of the inverter INV14 is also “0”.
  • the control signal SR2 is set to “1” and the transistors TR10, TR11, and TR12 are turned on.
  • the control signal SR1 is set to “1”
  • the transistor TR13 and the transistor TR14 remain off.
  • the value of CTRL that is the control line CL11 is set to “0”.
  • “1” is stored in the magnetoresistive element MTJ71
  • “0” is stored in the magnetoresistive element MTJ72, that is, the magnetoresistive element MTJ71 is in the AP state (high resistance)
  • the magnetoresistive element MTJ72 is in the P state. (Low resistance). Therefore, when a restore current flows, the voltage at the node N13 rises higher than the voltage at the node N14 due to the difference in electrical resistance between the magnetoresistive element MTJ71 and the magnetoresistive element MTJ72.
  • the current flowing through the transistor TR11 is smaller than that of the transistor TR12 more than the difference in resistance between the magnetoresistive element MTJ71 and the magnetoresistive element MTJ72, and as a result, the voltage of the storage node N71 is higher than the voltage of the storage node N72.
  • the storage node N71 is set to the power supply voltage, ie, “1”
  • the storage node N72 is set to 0V, ie, “0”. Return.
  • the output of the inverter INV14 becomes “1”.
  • the present technology can be configured as follows.
  • a volatile storage unit for storing information;
  • the information in the volatile storage unit is written by a store operation, and the information is read to the volatile storage unit by a restore operation.
  • a non-volatile memory circuit in which a path during the store operation of the information and a path during the restore operation of the information are different between the volatile memory unit and the non-volatile memory unit.
  • the volatile storage unit has a first storage node and a second storage node,
  • the nonvolatile storage unit includes a first storage element and a second storage element, During the store operation, information held in the first storage node is written to the second storage element via the first inversion element, and information held in the second storage node is changed to the first storage node.

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Abstract

本技術は、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を得ることができるようにする不揮発性記憶回路に関する。 NVDFFにはスレーブラッチが設けられており、そのスレーブラッチには磁気抵抗素子が接続されている。電源遮断前には、スレーブラッチに記憶されている情報を磁気抵抗素子に書き込むストア動作が行われ、復帰時には磁気抵抗素子に記憶されている情報をスレーブラッチに読み出すリストア動作が行われる。スレーブラッチと磁気抵抗素子の間では、ストア動作時とリストア動作時とで異なる経路が使用される。本技術は、不揮発性記憶回路に適用することができる。

Description

不揮発性記憶回路
　本技術は不揮発性記憶回路に関し、特に、安定な書き込みを維持しつつ、小型で消費電力を低く抑えることができるようにした不揮発性記憶回路に関する。
　従来、磁気抵抗素子であるMagnetic Tunnel Junction（MTJ）が知られている。
　図１に示すようにMTJは磁性をもつ２つの層とその間にバリア層をもつ素子である。
　また、図２に示すようにMTJに印加する電圧により、MTJの抵抗を変化させることができる。このため、例えば高抵抗状態に対しては「1」、低抵抗状態に対しては「0」を対応させて、MTJに情報を記憶させることができる。なお、図２において横軸は電圧を示しており、縦軸は抵抗を示している。
　いま、MTJの低抵抗状態をParallel状態（以降P状態とも称する）、高抵抗状態をAnti-Parallel（以降AP状態とも称する）と呼ぶこととする。
　MTJに記憶された情報は電源が遮断されても保持されるため、パワーゲーティング（PG）によって揮発性記憶回路の電源を遮断する前に、該回路のデータをMTJへ書き込んで記憶させ（以下、ストア動作とも呼ぶ）、電源を遮断する。電源復帰後、MTJの記憶データを揮発性記憶回路に読み出し（以下、リストア動作とも呼ぶ）、動作を再開する。
　ここで、図３に、このようなMTJ素子を用いた不揮発性フリップフロップ（Non-Volatile Flip-Flop, NVFF）の回路構成を示す。この回路構成は、PGを行う上で電源遮断に使うパワースイッチ（PS）にpMOSトランジスタを採用する場合の例である。
　NVFF回路の電源線は仮想電源線（VDDV）に接続され、pMOSトランジスタからなるPSを介して真の電源線VDDにつながる。これによって、PSがオフのときNVFF回路が電源遮断される。制御信号RBは非同期リセット信号であり、制御信号RBを「０」と設定することでNVFF内の記憶データを「０」に初期化できる。
　NVFF回路は制御信号SRを「１」にし、制御信号SRに接続するnMOSをオンさせて、制御信号CTRLの電圧を「１」と「０」の両方を与えることにより、保持している1bitの情報をMTJに書き込む。またPG後、制御信号SRとPSをオンにすることによりMTJの抵抗差を利用して、書き込みを行った回路状態に復帰する。このリストア動作では、下記の現象を利用している。
　PSにpMOSトランジスタを使うパワーゲーティングでは、PG後、時間が経つと、回路内部のノードの電圧はリークによって0Vに近い電圧まで低下する。電源復帰時に制御信号SRとPSをオンし、CTRLを0Vにしておくと、電源電圧の供給されたスレーブラッチ側から磁気抵抗素子MTJ1および磁気抵抗素子MTJ2を通ってCTRL線へと、リストア電流が流れる。
　磁気抵抗素子MTJ1が高抵抗、磁気抵抗素子MTJ2が低抵抗である場合には、リストア電流が流れるとノードN3の電圧はノードN4の電圧よりも上昇するため、nMOSトランジスタTR1はnMOSトランジスタTR2よりもソース電圧上昇によるコンダクタンス低下が著しく現れることになる。
　これによって、磁気抵抗素子MTJ1と磁気抵抗素子MTJ2の抵抗の差以上に、nMOSトランジスタTR1を流れる電流はnMOSトランジスタTR2のそれよりも小さくなるので、結果としてノードN1の電圧はノードN2の電圧よりも上昇し、スレーブラッチ内のINV1とNANDから成るループで正帰還がかかって、ノードN1は電源電圧、すなわち「１」、ノードN2は0V、すなわち「０」の値に復帰する。
　このように、従来回路では、PSにpMOSトランジスタを使うパワーゲーティングにおいて、TR1とTR2にnMOSトランジスタを用いることで、リストア時のソース電圧上昇によるコンダクタンス低下を利用し、磁気抵抗素子MTJ1と磁気抵抗素子MTJ2の抵抗差以上の電流の違いを生じさせて、安定したリストア動作を実現している。
　以上のように、図３に示すフリップフロップは、電源を遮断してもデータを保持し続けることが可能である（不揮発化）。
　また、NVDFFを含む回路が待機状態にあるとき、PGを行うことで待機時に消費される無駄なエネルギーを大幅に抑えることができる。さらに、PGを行う前後で回路状態を保持することが可能となる。
　ところが、図３に示したNVDFF回路では、NVDFFのスレーブラッチが保持している情報をMTJに記憶させるストア動作では、MTJに電流を流す必要がある。
　いま、磁気抵抗素子MTJ1に記憶されている情報が「０」、すなわちP状態で、スレーブラッチの値「１」（すなわちノードN1の値が「１」）を磁気抵抗素子MTJ1に記憶させる場合について説明する。
　スレーブラッチの値が「１」の場合には、DFF内のノードN1の電圧が電源電圧と同じ値、すなわち高電圧になっているため、制御信号SRを「１」にしCTRLを「０」、すなわち0ボルトにする。
　これにより、スレーブラッチ内のインバータINV1から伝送ゲートTG1、nMOSトランジスタTR1および磁気抵抗素子MTJ1を通って、CTRL線へとストア電流が流れる。その結果、磁気抵抗素子MTJ1がP状態からAP状態へ磁化反転し、磁気抵抗素子MTJ1に「１」のデータが記憶される。
　ここで、磁化反転に必要な電流の最小値を磁化反転臨界電流ICと呼ぶ。MTJでは一般に、P状態からAP状態へ磁化反転する際のIC_P→APは、AP状態からP状態へ磁化反転する際のIC_AP→Pよりも大きい。
　上記のストア動作では、nMOSトランジスタTR1から磁気抵抗素子MTJ1へストア電流が流れるため、ノードN3はnMOSトランジスタのソースになるが、ストア電流が流れている間、磁気抵抗素子MTJ1の抵抗成分によりノードN3の電圧が上昇する。
　ソースの電圧上昇はnMOSトランジスタTR1のコンダクタンスを低下させるため、IC_P→AP以上のストア電流を流すには、nMOSトランジスタTR1のサイズを大きくする必要があり、面積増大につながってしまう。
　一方、nMOSトランジスタTR1のサイズを大きくすると、nMOSトランジスタTR1をオンしたときに、ノードN1の電圧が大きく低下するようになる。
　その低下が大きすぎると、ノードN1は高い電圧を維持できなくなり、スレーブラッチに保持されている「１」のデータが反転してしまう結果、磁気抵抗素子MTJ1への正常な「１」の書込みができなくなる。この現象を、ストア時のラッチ破壊と呼ぶことにする。
　ラッチ破壊を防ぐには、INV1およびTG1のサイズを大きくする必要があるが、スレーブラッチの面積増大につながってしまう。さらに、ラッチ破壊の生じやすさはトランジスタおよびMTJの製造ばらつきに大きく依存するため、ばらつきが存在する中でラッチ破壊を生じにくくするためには、スレーブラッチを構成するトランジスタのサイズを大きくせざるを得ない。これは、さらなる面積増大につながる。
　上記と反対に、磁気抵抗素子MTJ1に元々「１」のデータが記憶されていて、スレーブラッチの値「０」を磁気抵抗素子MTJ1に記憶させる場合には、CTRLを高い電圧（電源電圧）にしてMTJへの書込みを行う。
　このとき、ストア電流は、CTRL線から磁気抵抗素子MTJ1、TR1、TG1を通って、INV1内のnMOSからグラウンドへ流れる。この電流の方向に対しては、ノードN3はnMOSトランジスタTR1のドレインになるため、ノードN3の電圧が下がっても上述のようなコンダクタンス低下は生じない。
　このストア電流によって、磁気抵抗素子MTJ1はAP状態からP状態へ磁化反転し、磁気抵抗素子MTJ1に「０」のデータが記憶される。このときの磁化反転臨界電流IC_AP→Pは、IC_P→APよりも小さいこと、また、TR1のコンダクタンス低下が生じないことから、磁気抵抗素子MTJ1に「０」のデータを記憶させる際には、「１」のデータを記憶させる場合よりもずっと小さなストア電流で済む。
　ところが、TR1のサイズは、「１」のデータを記憶できるようにするため、IC_P→APの電流を流すような大きなサイズにせざるを得ず、結果的に、「０」データの記憶の際には必要以上の大きなストア電流が流れてしまう。これは、ストア時の無駄な電力消費につながる。
　本技術は、このような状況に鑑みてなされたものであり、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を得ることができるようにするものである。
　本技術の一側面の不揮発性記憶回路は、情報を記憶する揮発性記憶部と、ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部とを備え、前記揮発性記憶部と前記不揮発性記憶部との間における、前記情報の前記ストア動作時の経路と前記情報の前記リストア動作時の経路とが異なる。
　前記揮発性記憶部には、第１の記憶ノードおよび第２の記憶ノードを設け、前記不揮発性記憶部には、第１の記憶素子および第２の記憶素子を設け、前記ストア動作時には前記第１の記憶ノードに保持されている情報が第１の反転素子を介して前記第２の記憶素子に書き込まれるとともに、前記第２の記憶ノードに保持されている情報が第２の反転素子を介して前記第１の記憶素子に書き込まれ、前記リストア時には前記第１の記憶素子に保持されている情報が前記第１の記憶ノードに読み出されるとともに、前記第２の記憶素子に保持されている情報が前記第２の記憶ノードに読み出されるようにすることができる。
　前記第１の記憶素子および前記第２の記憶素子を磁気抵抗素子とすることができる。
　前記第１の記憶ノードと前記第２の記憶素子とが、前記第１の反転素子および第１のトランジスタを介して接続されるようにし、前記第２の記憶ノードと前記第１の記憶素子とが、前記第２の反転素子および第２のトランジスタを介して接続されるようにすることができる。
　前記第１の記憶ノードと前記第１の記憶素子とが第３のトランジスタを介して接続され、前記第２の記憶ノードと前記第２の記憶素子とが第４のトランジスタを介して接続されるようにすることができる。
　前記ストア動作時には前記第１のトランジスタおよび前記第２のトランジスタがオンされ、前記第３のトランジスタおよび前記第４のトランジスタがオフされるようにすることができる。
　前記リストア動作時には前記第１のトランジスタおよび前記第２のトランジスタがオフされ、前記第３のトランジスタおよび前記第４のトランジスタがオンされるようにすることができる。
　前記第１のトランジスタおよび前記第２のトランジスタをpMOSトランジスタとし、前記第３のトランジスタおよび前記第４のトランジスタをnMOSトランジスタとすることができる。
　前記第１のトランジスタおよび前記第２のトランジスタをnMOSトランジスタとし、前記第３のトランジスタおよび前記第４のトランジスタをpMOSトランジスタとすることができる。
　本技術の一側面においては、情報を記憶する揮発性記憶部と、ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部とを備える不揮発性記憶回路において、前記揮発性記憶部と前記不揮発性記憶部との間における、前記情報の前記ストア動作時の経路と前記情報の前記リストア動作時の経路とが異なる。
　本技術の一側面によれば、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を得ることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
磁気抵抗素子の構成を示す図である。 磁気抵抗素子の抵抗の変化について説明する図である。 従来のNVFFの構成例を示す図である。 本技術を適用したNVDFFの構成例を示す図である。 NVDFFの構成例を示す図である。 NVDFFの構成例を示す図である。 NVDFFの構成例を示す図である。 SRAM回路の構成例を示す図である。 SRAM回路の構成例を示す図である。 NVFFのストア動作について説明する図である。 SSR-NVFFの構成例を示す図である。 SSR-NVFFの動作について説明する図である。
　以下、図面を参照して、本技術を適用した実施の形態について説明する。
〈第１の実施の形態〉
〈NVDFFの構成例〉
　本技術は、図１に示した磁気抵抗素子であるMTJを、DフリップフロップやSRAM（Static Random Access Memory）等の揮発性記憶回路に用いることにより、不揮発性記憶回路を構成する技術に関するものである。
　半導体集積回路（LSI）の低消費電力技術として、チップ内部を電源遮断するパワーゲーティング技術があるが、電源を遮断するとフリップフロップ（F/F）やオンチップメモリ等の記憶回路が記憶を維持することができず、内部状態や内部データが消失してしまう。この解決手段として、磁気抵抗素子（MTJ）を付加した記憶回路が提案されているが、従来の回路では、MTJへ安定的に書込むために記憶回路本体のトランジスタサイズを大きくせざるを得ず、面積増大と消費電力の増大を招いていた。また、MTJへの安定書込みを維持しつつ面積と電力を抑える回路が必要であった。
　そこで、本技術では、ストア時の「磁化反転臨界電流の確保」と「ラッチ破壊」のジレンマを解消し、さらに、より小さなストア電流でのストア動作を実現することにより消費電力を低減するNVDFF回路を提供することができるようにした。
　図４に本技術を適用した回路構成を示す。本技術の特徴は、主に３つある。
　まず、本技術の第１の特徴は、ストア時には、スレーブラッチSLT11の記憶ノードN11の値をインバータINV12およびトランジスタTR14を介して磁気抵抗素子MTJ12に書込む（同様に記憶ノードN12の値をインバータINV13およびトランジスタTR13を介して磁気抵抗素子MTJ11に書込む）ようにした構造である。
　また、本技術の第２の特徴は、スレーブラッチSLT11と磁気抵抗素子（MTJ）をつなぐ経路を、ストア時とリストア時で分離したことである。すなわち、ストア時には、上述のようにスレーブラッチSLT11の記憶ノードからインバータ（INV12、INV13）とpMOSトランジスタ（TR13、TR14）を介してMTJへの経路を形成する。
　一方、リストア時には、MTJからnMOSトランジスタ（TR11、TR12）を介してスレーブラッチSLT11の記憶ノードへの経路を形成する。
　本技術の第３の特徴は、PSにpMOSトランジスタSTR11を使うパワーゲーティングにおいて、ストア時の経路で使用するトランジスタTR13およびトランジスタTR14にはpMOSトランジスタを使用し、リストア時の経路で使用するトランジスタTR11およびトランジスタTR12にはnMOSトランジスタを使用する構造である。
　本技術によれば、まず、ストア時には、スレーブラッチSLT11の記憶ノードをゲート（インバータ）で受けてその出力をトランジスタTR13（またはトランジスタTR14）に接続する構造になっている。そのため、IC_P→AP以上のストア電流を確保するためにトランジスタTR13（またはトランジスタTR14）のサイズを大きく設定したとしても、スレーブラッチSLT11の記憶ノードの電圧はまったく影響を受けない。すなわち、構造的に、ストア時のラッチ破壊が起こらないという利点がある。
　もう一つの利点は、ストア時とリストア時で物理的に別々の経路を使用するため、図４に示すように、トランジスタTR11がnMOSトランジスタでトランジスタTR13がpMOSトランジスタという、互いに異なる型のトランジスタの組合せを選ぶことができる。
　ストア時の経路で使用するトランジスタTR13にpMOSトランジスタを用いると、インバータINV13からトランジスタTR13を通って磁気抵抗素子MTJ11にストア電流を流してデータ「１」を書き込む際に、ノードN13はpMOSトランジスタのドレインとなる。このため、ノードN13の電圧が上昇しても、トランジスタTR13ではソース電位上昇によるコンダクタンスの低下は無いため、トランジスタTR13とインバータINV13のサイズを大きくする必要がなく、面積を小さく抑えることができ、ストア時の消費電力も抑えることができる。
　このように、本技術によれば、ストア時の「磁化反転臨界電流の確保」と「ラッチ破壊」のジレンマを解消でき、さらに、より小さなストア電流でのストア動作を実現することにより消費電力を低減することができると同時に、面積を小さく抑えた不揮発性記憶回路を実現できる。
　図４は、本技術を適用した第１の実施の形態の構成例を示す図である。
　図４に示す回路構成は、PGを行う際のPSにpMOSトランジスタSTR11を使う場合の例である。図中の回路は、電源線の代わりに仮想電源線（VDDV）に接続され、PSであるpMOSトランジスタSTR11を通して真の電源線（VDD）に接続されている。このため、PSがオフすると真の電源線から電気的に切り離され、PGが実現される。このようにPGのスイッチとしてpMOSトランジスタを用いる例は、例えばゲート長が40nm以下のサイズのプロセスに有用である。これは、pMOSトランジスタは、nMOSトランジスタと比較して、微細化を行ってもゲートのリーク電流が小さいからである。
　図４に示す回路構成では、マスターラッチMLT11とスレーブラッチSLT11とを有する揮発性記憶部としてのDフリップフロップ回路の記憶ノードに、トランジスタを介して磁気抵抗素子MTJ11および磁気抵抗素子MTJ12からなる不揮発性記憶部が接続されている。
　マスターラッチMLT11は、インバータINV15乃至インバータINV17、および伝送ゲートTG12乃至伝送ゲートTG14を有している。伝送ゲートTG12は、クロック信号CLKが立ち下がったタイミングでオンし、クロック信号CLKが立ち上がったタイミングでオフする。また、伝送ゲートTG13および伝送ゲートTG14は、クロック信号CLKが立ち下がったタイミングでオフし、クロック信号CLKが立ち上がったタイミングでオンする。
　インバータINV15の入力側がマスターラッチMLT11の入力端子となっており、そのインバータINV15の出力側は伝送ゲートTG12を介してインバータINV16の入力側に接続されている。また、インバータINV16の出力側には、伝送ゲートTG14を介してスレーブラッチSLT11の記憶ノードN11が接続されているとともに、インバータINV17の入力側にも接続されている。さらに、インバータINV17の出力側は、伝送ゲートTG13を介してインバータINV16の入力側に接続されている。すなわち、伝送ゲートTG13の出力側は、インバータINV16と伝送ゲートTG12との間に接続されている。
　マスターラッチMLT11に入力された記憶データは、インバータINV15で反転されて、伝送ゲートTG12を介してインバータINV16に入力され、さらにインバータINV16およびインバータINV17からなるループにおいて反転されてもとに戻された後、伝送ゲートTG14を介して記憶ノードN11に供給される。
　スレーブラッチSLT11は、記憶ノードN11、NANDゲートNG11、記憶ノードN12、インバータINV11、および伝送ゲートTG11を有している。
　記憶ノードN11と記憶ノードN12の間には、NANDゲートNG11が設けられており、NANDゲートNG11には制御信号RBが供給される。
　また、記憶ノードN12には、インバータINV14、インバータINV11、およびインバータINV13のそれぞれの入力端子が接続されている。インバータINV11の出力側は、伝送ゲートTG11を介して記憶ノードN11に接続されている。伝送ゲートTG11にはクロック信号CLKが供給され、伝送ゲートTG11はクロック信号CLKが立ち下がったタイミングでオンし、クロック信号CLKが立ち上がったタイミングでオフする。
　さらに伝送ゲートTG11の両端には、nMOSトランジスタであるトランジスタTR10が接続されている。換言すれば、トランジスタTR10の一方の端は伝送ゲートTG11の入力側に接続され、トランジスタTR10の他方の端は伝送ゲートTG11の出力側に接続されている。トランジスタTR10のゲートには、制御信号SR1が供給される。
　記憶ノードN11には、反転素子であるインバータINV12と、トランジスタTR14とを介して、記憶素子である磁気抵抗素子MTJ12の固定層（p）が接続されている。ここで、トランジスタTR14と磁気抵抗素子MTJ12の固定層との間のノードがノードN14となっている。
　また、記憶ノードN11には、トランジスタTR11を介して磁気抵抗素子MTJ11の固定層（p）が接続されている。ここで、トランジスタTR11と磁気抵抗素子MTJ11の固定層との間のノードがノードN13となっている。
　記憶ノードN12には、反転素子であるインバータINV13と、トランジスタTR13とを介して、記憶素子である磁気抵抗素子MTJ11の固定層が接続されており、トランジスタTR13と磁気抵抗素子MTJ11の固定層との間がノードN13となっている。
　また、記憶ノードN12には、トランジスタTR12を介して磁気抵抗素子MTJ12の固定層が接続されており、トランジスタTR12と磁気抵抗素子MTJ12の固定層との間がノードN14となっている。
　ここで、トランジスタTR11およびトランジスタTR12はnMOSトランジスタであり、それらのトランジスタのゲートには制御信号SR1が供給される。また、トランジスタTR13およびトランジスタTR14はpMOSトランジスタであり、それらのトランジスタのゲートには制御信号SR2が供給される。
　さらに、磁気抵抗素子MTJ11のフリー層（f）、および磁気抵抗素子MTJ12のフリー層（f）には、CTRL線である制御線CL11が接続されている。
　以下、図４に示すNVDFFの回路動作について説明する。本NVDFFは4つの動作モード（アクティブ、ストア、スリープ、リストア）を持つ。
　まず、アクティブモードでは、PSであるpMOSトランジスタSTR11をオンし、nMOSトランジスタであるトランジスタTR10、トランジスタTR11、およびトランジスタTR12と、pMOSトランジスタであるトランジスタTR13およびトランジスタTR14とをすべてオフにして、クロック信号CLKで制御される通常のフリップフロップ動作を行う。
　このとき、最初にNANDゲートNG11に供給される制御信号RBが「０」とされて、記憶ノードN12の値が「１」となり、記憶ノードN11の値が「０」となるように初期化が行われる。その後は、制御信号RBは継続して「１」のままとされる。また、フリップフロップ動作では、上述したようにマスターラッチMLT11に入力された記憶データが記憶ノードN11に記憶され、記憶ノードN12には記憶ノードN11の記憶データを反転させたものが記憶される。
　次に、ストアモードでは、クロック信号CLKのトグルを停止し、制御信号SR1と制御信号SR2を両方「０」にする。
　これにより、トランジスタTR10、トランジスタTR11、およびトランジスタTR12がオフし、トランジスタTR13およびトランジスタTR14がオンする。
　この状態で制御線CL11であるCTRLの値を「０」にすると、すなわち制御線CL11に印加する電圧を0Vとすると、もしスレーブラッチSLT11内の記憶ノードN11の値が「１」、つまり記憶ノードN11の電圧が電源電圧なら、記憶ノードN12の値が「０」、つまり記憶ノードN12の電圧が０VでインバータINV13の出力は「１」となる。
　このとき、インバータINV13（の中のpMOSトランジスタ）からトランジスタTR13、および磁気抵抗素子MTJ11を通ってCTRL線（制御線CL11）へと電流が流れる。
　磁気抵抗素子MTJ11の中を電子がフリー層（f）から固定層（p）へと流れるので磁気抵抗素子MTJ11はAP状態になる。すなわち、記憶ノードN12に保持されていた情報、つまり記憶データが、インバータINV13を介して反転された状態で磁気抵抗素子MTJ11に書き込まれたことになる。
　一方、記憶ノードN11の値が「１」であるのでインバータINV12の出力は「０」であるため、CTRLが「０」の状態ではトランジスタTR14、および磁気抵抗素子MTJ12を通して電流は流れず、磁気抵抗素子MTJ12での磁化反転は起こらない。
　続いて、制御線CL11であるCTRLの値を「１」にすると、今度は磁気抵抗素子MTJ11には電流が流れず、CTRL線、すなわち制御線CL11から磁気抵抗素子MTJ12、およびトランジスタTR14を通じてインバータINV12（の中のnMOSトランジスタ）へと電流が流れる。
　このとき、磁気抵抗素子MTJ12の中を電子が固定層（p）からフリー層（f）へと流れるので磁気抵抗素子MTJ12はP状態になる。すなわち、記憶ノードN11に保持されていた情報、つまり記憶データが、インバータINV12を介して反転された状態で磁気抵抗素子MTJ12に書き込まれたことになる。
　以上のストア動作の後、スリープモードに移行する。ここで、図４に示す例では、磁気抵抗素子MTJ11および磁気抵抗素子MTJ12ともに、CTRL線側、すなわち制御線CL11側にフリー層（f）が設けられている。
　スリープモードでは、PSであるpMOSトランジスタSTR11をオフする。これにより、回路が電源遮断され、回路を流れるリーク電流がカットされる。
　スリープ状態から復帰する際に、リストアモードでの動作を行う。
　リストアモードでは、制御信号SR1と制御信号SR2を「１」にしてトランジスタTR11、トランジスタTR12、およびトランジスタTR10をオンするとともに、トランジスタTR13とトランジスタTR14はオフしておく。また、制御線CL11であるCTRLは「０」にしておく。この状態でPSをオンする。
　スリープ状態では、回路内部のノードの電圧はリークによって0Vに近い電圧まで低下しているが、PSをオンすると、電源電圧の供給されたスレーブラッチSLT11側から磁気抵抗素子MTJ11および磁気抵抗素子MTJ12を通ってCTRL線（制御線CL11）へとリストア電流が流れる。
　ストアモードで、上記のように磁気抵抗素子MTJ11がAP状態（高抵抗）、磁気抵抗素子MTJ12がP状態（低抵抗）に磁化状態が設定された場合には、リストア電流が流れると、磁気抵抗素子MTJ11と磁気抵抗素子MTJ12の電気抵抗の差により、ノードN13の電圧はノードN14の電圧よりも上昇する。
　このため、nMOSトランジスタTR11はトランジスタTR12よりもソース電圧上昇によるコンダクタンス低下が著しく現れることになる。
　これによって、磁気抵抗素子MTJ11と磁気抵抗素子MTJ12の抵抗の差以上に、トランジスタTR11を流れる電流はトランジスタTR12のそれよりも小さくなるので、結果として記憶ノードN11の電圧は記憶ノードN12の電圧よりも上昇し、スレーブラッチSLT11内のインバータINV11とNANDゲートNG11とから成るループで正帰還がかかって、記憶ノードN11は電源電圧、すなわち「１」、記憶ノードN12は0V、すなわち「０」の値に復帰する。換言すれば、リストア動作によって、磁気抵抗素子MTJ11に保持（記憶）されていた情報が記憶データとして記憶ノードN11に読み出され、磁気抵抗素子MTJ12に保持（記憶）されていた情報が記憶データとして記憶ノードN12に読み出されたことになる。
〈第２の実施の形態〉
〈NVDFFの構成例〉
　図５に本技術を適用した第２の実施の形態の構成例を示す。なお、図５において図４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図５に示す回路構成は、PGを行う際のPSにnMOSトランジスタSTR21を使う場合の例である。このようにPGのスイッチとしてnMOSトランジスタを用いる例は、例えばゲート長が65nm程度までのサイズのプロセスに有用である。
　図５中の回路は、グラウンド線の代わりに仮想グラウンド線（VGND）に接続され、PSであるnMOSトランジスタSTR21を通して真のグラウンド線（GND）に接続されている。このため、PSがオフすると真のグラウンド線から電気的に切り離され、PGが実現される。
　図５に示す回路の特徴は、図４に示した例と異なり、ストア動作に使用するトランジスタTR23およびトランジスタTR24にnMOSトランジスタを用い、リストア動作に使用するトランジスタTR21、トランジスタTR22、およびトランジスタTR20にpMOSトランジスタを用いている点である。また、磁気抵抗素子MTJ21と磁気抵抗素子MTJ22の固定層（p）とフリー層（f）の向きも、図４の例とは逆である。
　したがって、図５に示す回路の構成は、図４に示した構成におけるpMOSトランジスタSTR11、トランジスタTR10乃至トランジスタTR14、磁気抵抗素子MTJ11、および磁気抵抗素子MTJ12に代えて、nMOSトランジスタSTR21、トランジスタTR20乃至トランジスタTR24、磁気抵抗素子MTJ21、および磁気抵抗素子MTJ22を設けた点で異なり、その他の点では図４に示した構成と同じとなっている。
　図５において記憶ノードN21および記憶ノードN22は、図４の記憶ノードN11および記憶ノードN12に対応し、インバータINV21乃至インバータINV23および伝送ゲートTG21は、図４のインバータINV11乃至インバータINV13および伝送ゲートTG11に対応する。
　図５に示す例では、記憶ノードN21には、インバータINV22およびトランジスタTR24を介して磁気抵抗素子MTJ22のフリー層（f）が接続されている。ここで、トランジスタTR24と磁気抵抗素子MTJ22のフリー層との間のノードがノードN24となっている。
　また、記憶ノードN21には、トランジスタTR21を介して磁気抵抗素子MTJ21のフリー層（f）が接続されている。ここで、トランジスタTR21と磁気抵抗素子MTJ21のフリー層との間のノードがノードN23となっている。
　記憶ノードN22には、インバータINV23およびトランジスタTR23を介して磁気抵抗素子MTJ21のフリー層が接続されており、トランジスタTR23と磁気抵抗素子MTJ21のフリー層との間がノードN23となっている。
　また、記憶ノードN22には、トランジスタTR22を介して磁気抵抗素子MTJ22のフリー層が接続されており、トランジスタTR22と磁気抵抗素子MTJ22のフリー層との間がノードN24となっている。
　ここで、トランジスタTR20、トランジスタTR21、およびトランジスタTR22はｐMOSトランジスタであり、それらのトランジスタのゲートには制御信号SR1が供給される。また、トランジスタTR23およびトランジスタTR24はｎMOSトランジスタであり、それらのトランジスタのゲートには制御信号SR2が供給される。
　さらに、磁気抵抗素子MTJ21の固定層（p）、および磁気抵抗素子MTJ22の固定層（p）には、CTRL線である制御線CL11が接続されている。
　図５に示すNVDFFの回路動作は、図４に示す回路と同様、4つの動作モード（アクティブ、ストア、スリープ、リストア）を持つ。
　アクティブモードでは、図４に示した例と同様の動作が行われる。次に、ストアモードでのストア動作が行われるが、ここではストアモードで、図４に示す回路と異なる点について述べる。
　図５に示す回路では、ストアモードで、制御信号SR1と制御信号SR2を両方「１」にする。これにより、トランジスタTR20、トランジスタTR21、およびトランジスタTR22がオフし、トランジスタTR23およびトランジスタTR24がオンする。
　この状態で制御線CL11であるCTRLの値を「１」にすると、もしスレーブラッチSLT11内の記憶ノードN21の値が「１」なら、インバータINV22の出力が「０」になるため、CTRL線、すなわち制御線CL11から磁気抵抗素子MTJ22およびトランジスタTR24を通ってインバータINV22（の中のnMOSトランジスタ）へと電流が流れる。これによって、磁気抵抗素子MTJ22はAP状態になる。すなわち、記憶ノードN21に保持されていた情報、つまり記憶データが、インバータINV22を介してそのままの状態で磁気抵抗素子MTJ22に書き込まれたことになる。
　続いて、CTRLの値を「０」にすると、記憶ノードN22の値が「０」であるので、インバータINV23の出力は「１」ゆえ、インバータINV23（の中のpMOSトランジスタ）からトランジスタTR23、磁気抵抗素子MTJ21を通ってCTRL線、すなわち制御線CL11へと電流が流れる。これによって、磁気抵抗素子MTJ21はP状態になる。すなわち、記憶ノードN22に保持されていた情報、つまり記憶データが、インバータINV23を介してそのままの状態で磁気抵抗素子MTJ21に書き込まれたことになる。
　このように、記憶ノードN21の値が「１」のとき、ストア動作によって、磁気抵抗素子MTJ21はP状態、磁気抵抗素子MTJ22はAP状態で記憶される。
　これに対し、図４に示した回路では、記憶ノードN11の値が「１」のとき、ストア動作によって、磁気抵抗素子MTJ11はAP状態、磁気抵抗素子MTJ12はP状態で記憶されるのと、ちょうど逆になる。
　リストアモードでは、制御信号SR1と制御信号SR2を「０」にしてトランジスタTR21、トランジスタTR22、およびトランジスタTR20をオンするとともに、トランジスタTR23とトランジスタTR24はオフしておく。また、CTRLは「１」にしておく。
　この状態でPSをオンする。スリープ状態では、グラウンドへの電流経路が遮断されているため、回路内部のノードの電圧はリークによって電源電圧に近い電圧まで上昇しているが、PSをオンすると、スレーブラッチSLT11にグラウンドの電圧が供給される。これにより、CTRL線、すなわち制御線CL11から磁気抵抗素子MTJ21および磁気抵抗素子MTJ22を通ってスレーブラッチSLT11側へと、リストア電流が流れる。
　ストアモードで、磁気抵抗素子MTJ21がP状態（低抵抗）、磁気抵抗素子MTJ22がAP状態（高抵抗）に設定された場合には、リストア電流が流れると、磁気抵抗素子MTJ21と磁気抵抗素子MTJ22の電気抵抗の差により、ノードN24の電圧はノードN23の電圧よりも低下する。
　このため、pMOSトランジスタTR22はトランジスタTR21よりもソース電圧低下によるコンダクタンス低下が著しく現れることになる。これによって、磁気抵抗素子MTJ21と磁気抵抗素子MTJ22の抵抗の差以上に、トランジスタTR22を流れる電流はトランジスタTR21のそれよりも小さくなるので、結果として記憶ノードN22の電圧は記憶ノードN21の電圧よりも低下し、スレーブラッチSLT11内のインバータINV21とNANDゲートNG11から成るループで正帰還がかかって、記憶ノードN21は電源電圧、すなわち「１」に、記憶ノードN22は0V、すなわち「０」の値に復帰する。換言すれば、リストア動作によって、磁気抵抗素子MTJ21に保持（記憶）されていた情報が反転されて記憶データとして記憶ノードN21に読み出され、磁気抵抗素子MTJ22に保持（記憶）されていた情報が反転されて記憶データとして記憶ノードN22に読み出されたことになる。
〈第３の実施の形態〉
〈NVDFFの構成例〉
　図６に本技術を適用した第３の実施の形態の構成例を示す。なお、図６において図４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図６に示す回路構成は、図４に示した例と同様、PGを行う際のPSにpMOSトランジスタSTR11を使う場合の例である。図４に示した第１の実施の形態と唯一異なるのは、ストア時に使うトランジスタTR33およびトランジスタTR34をnMOSトランジスタで構成した点である。
　すなわち、図６に示す回路の構成は、図４に示した構成におけるトランジスタTR13およびトランジスタTR14に代えて、nMOSトランジスタであるトランジスタTR33およびトランジスタTR34を設けた点で異なり、その他の点では図４に示した構成と同じとなっている。トランジスタTR33およびトランジスタTR34のゲートには、制御信号SR2を反転させたものが供給される。
　また、図６において記憶ノードN31および記憶ノードN32は、図４の記憶ノードN11および記憶ノードN12に対応し、インバータINV31乃至インバータINV33および伝送ゲートTG31は、図４のインバータINV11乃至インバータINV13および伝送ゲートTG11に対応する。さらに、図６においてトランジスタTR30乃至トランジスタTR32、ノードN33、ノードN34、磁気抵抗素子MTJ31、および磁気抵抗素子MTJ32は、図４におけるトランジスタTR10乃至トランジスタTR12、ノードN13、ノードN14、磁気抵抗素子MTJ11、および磁気抵抗素子MTJ12に対応する。
　ストアモードおよびリストアモードでの制御信号SR1、制御信号SR2、CTRLの制御方法は、第１の実施の形態の例とまったく同じである。
　第１の実施の形態の例に比べ、トランジスタTR33、およびトランジスタTR34がnMOSトランジスタであるがゆえに、ストア時にトランジスタTR33（またはトランジスタTR34）のソース電位の上昇に伴うコンダクタンス低下が生ずるが、第１の実施の形態の例と同様、構造的に、ストア時のラッチ破壊が起こらないという利点がある。
〈第４の実施の形態〉
〈NVDFFの構成例〉
　図７に本技術を適用した第４の実施の形態の構成例を示す。なお、図７において図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図７に示す回路構成は、図５に示した第２の実施の形態の例と同様、PGを行う際のPSにnMOSトランジスタSTR21を使う場合の例である。第２の実施の形態の例と唯一異なるのは、ストア時に使うトランジスタTR43、トランジスタTR44をpMOSトランジスタで構成した点である。
　すなわち、図７に示す回路の構成は、図５に示した構成におけるトランジスタTR23およびトランジスタTR24に代えて、pMOSトランジスタであるトランジスタTR43およびトランジスタTR44を設けた点で異なり、その他の点では図５に示した構成と同じとなっている。トランジスタTR43およびトランジスタTR44のゲートには、制御信号SR2を反転させたものが供給される。
　また、図７において記憶ノードN41および記憶ノードN42は、図５の記憶ノードN21および記憶ノードN22に対応し、インバータINV41乃至インバータINV43および伝送ゲートTG41は、図５のインバータINV21乃至インバータINV23および伝送ゲートTG21に対応する。さらに、図７においてトランジスタTR40乃至トランジスタTR42、ノードN43、ノードN44、磁気抵抗素子MTJ41、および磁気抵抗素子MTJ42は、図５におけるトランジスタTR20乃至トランジスタTR22、ノードN23、ノードN24、磁気抵抗素子MTJ21、および磁気抵抗素子MTJ22に対応する。
　ストアモードおよびリストアモードでの制御信号SR1、制御信号SR2、CTRLの制御方法は、第２の実施の形態の例とまったく同じである。
　第２の実施の形態の例に比べ、トランジスタTR43およびトランジスタTR44がpMOSトランジスタであるがゆえに、ストア時にトランジスタTR43（またはトランジスタTR44）のソース電位の低下に伴うコンダクタンス低下が生ずるが、第２の実施の形態の例と同様、構造的に、ストア時のラッチ破壊が起こらないという利点がある。
〈第５の実施の形態〉
〈SRAM回路の構成例〉
　図８に本技術を適用した第５の実施の形態の構成例を示す。
　図８に示す回路構成は、本技術をDFF回路ではなく、SRAM回路に適用し、不揮発性メモリを構成した回路の実施例である。なお、図８において図４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　PGを行う際のPSにpMOSトランジスタSTR11を使う場合を想定している。２個のインバータINV50とインバータINV51がインバータループを形成し、メモリセルの記憶ノードN51と記憶ノードN52の値は、ワード線WLである制御線WRL11の値が「１」のときに、それぞれアクセストランジスタであるトランジスタTR55およびトランジスタTR56を介してビット線（DおよびDB）に読み出される。
　図８に示す例では、インバータINV50、インバータINV51、トランジスタTR55、およびトランジスタTR56によって、揮発性記憶回路であるSRAM回路のメモリセルが構成されている。また、トランジスタTR55およびトランジスタTR56は、nMOSトランジスタからなり、それらのトランジスタのゲートは制御線WRL11に接続されている。
　メモリセルの記憶ノードN51と記憶ノードN52は、それぞれインバータINV52とインバータINV53に接続し、それらの出力がpMOSトランジスタTR54とpMOSトランジスタTR53を介して磁気抵抗素子MTJ52と磁気抵抗素子MTJ51に接続される。
　また、メモリセルの記憶ノードN51と記憶ノードN52は、それぞれnMOSトランジスタであるトランジスタTR51とトランジスタTR52を介して磁気抵抗素子MTJ51と磁気抵抗素子MTJ52に接続されている。
　この例では、記憶ノードN51および記憶ノードN52は、図４に示した記憶ノードN11および記憶ノードN12に対応し、それらの記憶ノードに接続されるインバータINV52、インバータINV53、トランジスタTR51乃至トランジスタTR54、磁気抵抗素子MTJ51、および磁気抵抗素子MTJ52は、図４に示したインバータINV12、インバータINV13、トランジスタTR11乃至トランジスタTR14、磁気抵抗素子MTJ11、および磁気抵抗素子MTJ12に対応する。また、ノードN53およびノードN54は、図４のノードN13およびノードN14に対応する。
　磁気抵抗素子MTJ51および磁気抵抗素子MTJ52のそれぞれのフリー層が制御線CL11に接続されている。また、トランジスタTR51およびトランジスタTR52のゲートには制御信号SR1が供給され、トランジスタTR53およびトランジスタTR54のゲートには制御信号SR2が供給される。
　図８に示す例ではストア時には、制御信号SR1と制御信号SR2をともに「０」にし、pMOSトランジスタであるトランジスタTR53とトランジスタTR54をオンし、nMOSトランジスタであるトランジスタTR51とトランジスタTR52をオフする。
　CTRL線、すなわち制御線CL11を「０」にしてから、続いて「１」に変化させることにより、第１の実施の形態の例で述べた書込み動作が実行され、記憶ノードN51とノードN52の論理値に応じて、磁気抵抗素子MTJ51と磁気抵抗素子MTJ52がP状態またはAP状態に設定される。
　リストア時には、制御信号SR1と制御信号SR2をともに「１」にし、nMOSトランジスタであるトランジスタTR51とトランジスタTR52をオンし、pMOSトランジスタであるトランジスタTR53とトランジスタTR54をオフする。CTRLは「０」にしておく。
　PSをオンすると、第１の実施の形態の例で述べたリストア動作が実行され、磁気抵抗素子MTJ51と磁気抵抗素子MTJ52の磁化状態の違いによる電気抵抗の差を利用して、記憶ノードN51と記憶ノードN52の電圧がスリープ前の値に復帰する。
〈第６の実施の形態〉
〈SRAM回路の構成例〉
　図９に本技術を適用した第６の実施の形態の構成例を示す。
　図９に示す回路構成も、本技術をSRAM回路に適用し、不揮発性メモリを構成した回路の実施例である。なお、図９において、図５または図８における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　PGを行う際のPSにnMOSトランジスタSTR21を使う場合を想定したものである。また、記憶ノードN61、記憶ノードN62、インバータINV60、およびインバータINV61は、図８における記憶ノードN51、記憶ノードN52、インバータINV50、およびインバータINV51に対応する。
　さらに、インバータINV62、インバータINV63、トランジスタTR61乃至トランジスタTR64、磁気抵抗素子MTJ61、および磁気抵抗素子MTJ62は、図５に示したインバータINV22、インバータINV23、トランジスタTR21乃至トランジスタTR24、磁気抵抗素子MTJ21、および磁気抵抗素子MTJ22に対応する。また、ノードN63およびノードN64は、図５のノードN23およびノードN24に対応する。
　磁気抵抗素子MTJ61および磁気抵抗素子MTJ62のそれぞれの固定層が制御線CL11に接続されている。また、トランジスタTR61およびトランジスタTR62のゲートには制御信号SR1が供給され、トランジスタTR63およびトランジスタTR64のゲートには制御信号SR2が供給される。
　メモリセルの記憶ノードN61と記憶ノードN62は、それぞれインバータINV62とインバータINV63に接続し、それらの出力がnMOSトランジスタであるトランジスタTR64とトランジスタTR63を介して磁気抵抗素子MTJ62と磁気抵抗素子MTJ61に接続している。
　また、メモリセルの記憶ノードN61と記憶ノードN62は、それぞれpMOSトランジスタであるトランジスタTR61とトランジスタTR62を介して磁気抵抗素子MTJ61と磁気抵抗素子MTJ62に接続している。
　ストア時には、制御信号SR1と制御信号SR2をともに「１」にし、nMOSトランジスタであるトランジスタTR63とトランジスタTR64をオンし、pMOSトランジスタであるトランジスタTR61とトランジスタTR62をオフする。
　CTRL線、すなわち制御線CL11を「１」にし、続いて「０」に変化させることにより、第２の実施の形態の例で述べた書込み動作が実行され、記憶ノードN61と記憶ノードN62の論理値に応じて、磁気抵抗素子MTJ61と磁気抵抗素子MTJ62がP状態またはAP状態に設定される。
　リストア時には、制御信号SR1と制御信号SR2をともに「０」にし、pMOSトランジスタであるトランジスタTR61とトランジスタTR62をオンし、nMOSトランジスタであるトランジスタTR63とトランジスタTR64をオフする。CTRLは「１」にしておく。
　PSをオンすると、第２の実施の形態の例で述べたリストア動作が実行され、磁気抵抗素子MTJ61と磁気抵抗素子MTJ62の磁化状態の違いによる電気抵抗の差を利用して、ノードN61とノードN62の電圧がスリープ前の値に復帰する。
〈ストア動作について〉
　ところで、NVFF（不揮発性フリップフロップ）におけるストア動作時には、図１０に示すように、MTJとトランジスタを通って、VDDからCTRLへ、またはCTRLからVSSへと双方向電流が流れる。ノードN1とノードN2における電圧は、アクティブなトランジスタの抵抗と、MTJの抵抗の影響を受ける。さらに、プロセス変動によりノードN1とノードN2における電圧が変化する。
　このような電圧値の変化は、次式（１）に示す設計の制約によりコントロールされる。
　RMTJ＋RSR＞＞Rlogic　　・・・（１）
　なお、式（１）において、RlogicはVDDからSRトランジスタまでの電流経路における抵抗値を示しており、RSRはSRトランジスタの抵抗値を示している。また、RMTJはMTJの抵抗値を示している。
　仮にNVFFにおいて式（１）が満たされない場合、ノードN1とノードN2の電圧は論理閾値を超え、スレーブラッチが反転してしまう。これは「Store-disturbance as 2nd issue」と呼ばれている。これに対し、式（１）に示した制約が満たされるようにすることで、MTJの抵抗が他の部分の抵抗よりも大きくなる。しかしながら、そのようにすると、トランジスタのサイズが大きくなり、その結果、NVFFのサイズも大きくなってしまう。
〈第７の実施の形態〉
〈SSR-NVFFの構成例〉
　図１１に本技術を適用した第７の実施の形態の構成例を示す。
　図１１は、SSR（Split Store/Restore）構造のNVFF（SSR-NVFF）の回路構成例を示す図である。なお、図１１において図４における場合と対応する部分には同一の符号を付してあり、その説明は適宜、省略する。また、このSSR-NVFFによる制御シーケンスを図１２に示す。
　図１１では、SSR-NVFFの構成は、一般的なNVFFにさらに６つのトランジスタを追加した構成となっている。また、CTRL線には、磁気抵抗素子MTJ71および磁気抵抗素子MTJ72が接続されている。
　図１１に示される回路構成は、図４に示した回路構成と同じ構成となっている。すなわち、図１１における記憶ノードN71および記憶ノードN72は、図４に示した記憶ノードN11および記憶ノードN12に対応し、磁気抵抗素子MTJ71および磁気抵抗素子MTJ72は、図４の磁気抵抗素子MTJ11および磁気抵抗素子MTJ12に対応する。したがって、制御線CL11には、磁気抵抗素子MTJ71および磁気抵抗素子MTJ72のそれぞれのフリー層が接続されている。
　なお、図１１に示す例では、トランジスタTR10乃至トランジスタTR12のそれぞれのゲートに制御信号SR2が供給されるのに対して、図４ではトランジスタTR10乃至トランジスタTR12には制御信号SR1が供給されていた。しかし、図１１に示す例と図４に示した例とでは、制御信号の標記が異なるだけで、制御信号自体は同じものとなっている。同様に、図１１に示す例では、トランジスタTR13およびトランジスタTR14のそれぞれのゲートに制御信号SR1が供給されるのに対して、図４ではトランジスタTR13およびトランジスタTR14には制御信号SR2が供給されているが、これらの制御信号は標記が異なるだけで、制御信号自体は同じものとなっている。また、図１１では、pMOSトランジスタSTR11の図示が省略されている。
　次に、図１２を参照して、図１１に示した回路の制御シーケンスについて説明する。図１２において、横軸は時間を示しており、縦軸は各信号のレベルを示している。
　また、折れ線L11乃至折れ線L18は、それぞれクロック信号CLK、マスターラッチMLT11に入力される記憶データ、制御信号RB、インバータINV14の出力、制御線CL11の電圧、制御信号SR1、制御信号SR2、およびpMOSトランジスタSTR11のゲートに供給される制御信号PS_ENを示している。これらの折れ線L11乃至折れ線L18は、図中、上に突の状態が電源電圧であるハイレベル、すなわち値が「１」である状態を示しており、図中、下に突の状態が０Vであるローレベル、すなわち値が「０」である状態を示している。なお、折れ線L16により示される制御信号SR1は図１１に示した制御信号SR1であり、折れ線L17により示される制御信号SR2は図１１に示した制御信号SR2である。
　まず、アクティブモードでは、制御信号PS_ENがローレベルとされてpMOSトランジスタSTR11がオンされる。また、制御信号SR1が「１」とされてトランジスタTR13およびトランジスタTR14がオフされるとともに、制御信号SR2が「０」とされてトランジスタTR10乃至トランジスタTR12もオフされる。
　このような状態で、時刻t1において制御信号RBが「０」とされる。これにより、NANDゲートNG11の出力は「１」となって初期化が行われ、記憶ノードN72の値が「１」となり、記憶ノードN71の値が「０」となる。また、インバータINV14の出力は「０」となる。その後、制御信号RBが「１」とされるが、この状態ではNANDゲートNG11の出力は「１」のままである。
　続いて、時刻t2においてマスターラッチMLT11に記憶データとして「１」が入力される。すると、時刻t2ではクロック信号CLKがローレベルの状態であり、伝送ゲートTG12がオンされているので、入力された記憶データ「１」はインバータINV15によって反転されて「０」とされ、伝送ゲートTG12を介してインバータINV16に供給される。
　そして、次にクロック信号CLKが立ち上がるタイミングである時刻t3となると、伝送ゲートTG13および伝送ゲートTG14がオンとなるので、インバータINV16およびインバータINV17のループによって、インバータINV16の出力が「１」となり、その出力「１」が記憶データとして伝送ゲートTG14を介して記憶ノードN71に供給される。これにより、NANDゲートNG11の出力は「０」となるので、インバータINV14の出力は「0」から「１」へと反転する。
　その後、クロック信号CLKが立ち下がるタイミングである時刻t4となると、伝送ゲートTG13および伝送ゲートTG14がオフされるとともに、伝送ゲートTG11および伝送ゲートTG12がオンされる。すると、インバータINV11およびNANDゲートNG11からなるループにより、記憶ノードN71に記憶データ「１」が記憶されるとともに、記憶ノードN72に、記憶データ「１」を反転させたデータ「０」が記憶される。
　このようにして入力された記憶データがスレーブラッチSLT11にラッチされると、クロック信号CLKのトグルが停止される。
　続いて、ストアモードでは、時刻t5において制御信号SR1が「０」とされてトランジスタTR13およびトランジスタTR14がオンされる。
　すると、記憶ノードN72に記憶（保持）されているデータが「０」であるので、インバータINV13の出力は「１」となる。
　このとき、制御線CL11であるCTRLの値が「０」であるので、インバータINV13からトランジスタTR13、および磁気抵抗素子MTJ71を通って制御線CL11へと電流が流れ、磁気抵抗素子MTJ71はAP状態になる。すなわち、記憶ノードN72に記憶されているデータ「０」が反転されて磁気抵抗素子MTJ71に書き込まれる。
　一方、記憶ノードN71に記憶されている記憶データは「１」であるからインバータINV12の出力は「０」となり、この状態ではトランジスタTR14、および磁気抵抗素子MTJ72には電流が流れないので、磁気抵抗素子MTJ72での磁化反転は起こらない。
　続いて、時刻t6において制御線CL11であるCTRLの値が「１」とされると、インバータINV12の出力は「０」であるから、制御線CL11から磁気抵抗素子MTJ72およびトランジスタTR14を介してインバータINV12へと電流が流れ、磁気抵抗素子MTJ72はP状態となる。すなわち、記憶ノードN71に記憶されている記憶データ「１」が反転されて磁気抵抗素子MTJ72に書き込まれる。なお、このときインバータINV13の出力は「１」であるから、磁気抵抗素子MTJ71には電流が流れない。
　このようにして記憶ノードN71および記憶ノードN72のデータが磁気抵抗素子MTJ72および磁気抵抗素子MTJ71にストアされると、その後、制御線CL11であるCTRLの値が「０」とされてストア動作が終了する。
　ストアモードに続くスリープモードでは、制御信号PS_ENがハイレベルとされてpMOSトランジスタSTR11がオフされ、回路が電源遮断される。これにより、インバータINV14の出力側のレベルも「０」となる。
　その後、スリープ状態から復帰する際に、リストアモードでの動作が行われる。
　リストアモードでは、時刻t7において制御信号SR2が「1」とされてトランジスタTR10、トランジスタTR11、およびトランジスタTR12がオンされる。このとき、制御信号SR1は「1」とされているので、トランジスタTR13およびトランジスタTR14はオフされたままとなっている。また、制御線CL11であるCTRLの値は「０」とされている。
　このような状態から時刻t8において制御信号PS_ENがローレベルとされてpMOSトランジスタSTR11がオンされると、電源電圧の供給されたスレーブラッチSLT11側から磁気抵抗素子MTJ71および磁気抵抗素子MTJ72を通って制御線CL11へとリストア電流が流れる。
　この例では、磁気抵抗素子MTJ71に「１」がストアされ、磁気抵抗素子MTJ72に「０」がストアされた状態、すなわち磁気抵抗素子MTJ71がAP状態（高抵抗）、磁気抵抗素子MTJ72がP状態（低抵抗）となっている。そのため、リストア電流が流れると、磁気抵抗素子MTJ71と磁気抵抗素子MTJ72の電気抵抗の差により、ノードN13の電圧はノードN14の電圧よりも上昇する。
　このため、nMOSトランジスタTR11はトランジスタTR12よりもソース電圧上昇によるコンダクタンス低下が著しく現れることになる。
　これによって、磁気抵抗素子MTJ71と磁気抵抗素子MTJ72の抵抗の差以上に、トランジスタTR11を流れる電流はトランジスタTR12のそれよりも小さくなるので、結果として記憶ノードN71の電圧は記憶ノードN72の電圧よりも上昇し、スレーブラッチSLT11内のインバータINV11とNANDゲートNG11とから成るループで正帰還がかかって、記憶ノードN71は電源電圧、すなわち「１」、記憶ノードN72は0V、すなわち「０」の値に復帰する。これにより、インバータINV14の出力は「１」となる。
　その後は、以上において説明したアクティブモード、ストアモード、スリープモード、およびリストアモードの各モードの動作が、入力される記憶データに応じて行われる。
　以上のように、本技術によれば、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を得ることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本技術は、以下の構成とすることも可能である。
［１］
　情報を記憶する揮発性記憶部と、
　ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部と
　を備え、
　前記揮発性記憶部と前記不揮発性記憶部との間における、前記情報の前記ストア動作時の経路と前記情報の前記リストア動作時の経路とが異なる
　不揮発性記憶回路。
［２］
　前記揮発性記憶部は、第１の記憶ノードおよび第２の記憶ノードを有し、
　前記不揮発性記憶部は、第１の記憶素子および第２の記憶素子を有し、
　前記ストア動作時には前記第１の記憶ノードに保持されている情報が第１の反転素子を介して前記第２の記憶素子に書き込まれるとともに、前記第２の記憶ノードに保持されている情報が第２の反転素子を介して前記第１の記憶素子に書き込まれ、
　前記リストア時には前記第１の記憶素子に保持されている情報が前記第１の記憶ノードに読み出されるとともに、前記第２の記憶素子に保持されている情報が前記第２の記憶ノードに読み出される
　［１］に記載の不揮発性記憶回路。
［３］
　前記第１の記憶素子および前記第２の記憶素子は磁気抵抗素子である
　［２］に記載の不揮発性記憶回路。
［４］
　前記第１の記憶ノードと前記第２の記憶素子とは、前記第１の反転素子および第１のトランジスタを介して接続され、
　前記第２の記憶ノードと前記第１の記憶素子とは、前記第２の反転素子および第２のトランジスタを介して接続される
　［２］または［３］に記載の不揮発性記憶回路。
［５］
　前記第１の記憶ノードと前記第１の記憶素子とは第３のトランジスタを介して接続され、
　前記第２の記憶ノードと前記第２の記憶素子とは第４のトランジスタを介して接続される
　［４］に記載の不揮発性記憶回路。
［６］
　前記ストア動作時には前記第１のトランジスタおよび前記第２のトランジスタがオンされ、前記第３のトランジスタおよび前記第４のトランジスタがオフされる
　［５］に記載の不揮発性記憶回路。
［７］
　前記リストア動作時には前記第１のトランジスタおよび前記第２のトランジスタがオフされ、前記第３のトランジスタおよび前記第４のトランジスタがオンされる
　［５］または［６］に記載の不揮発性記憶回路。
［８］
　前記第１のトランジスタおよび前記第２のトランジスタはpMOSトランジスタであり、前記第３のトランジスタおよび前記第４のトランジスタはnMOSトランジスタである
　［５］乃至［７］の何れか一項に記載の不揮発性記憶回路。
［９］
　前記第１のトランジスタおよび前記第２のトランジスタはnMOSトランジスタであり、前記第３のトランジスタおよび前記第４のトランジスタはpMOSトランジスタである
　［５］乃至［７］の何れか一項に記載の不揮発性記憶回路。
　TR11　トランジスタ，　TR12　トランジスタ，　TR13　トランジスタ，　TR14　トランジスタ，　INV11　インバータ，　INV12　インバータ，　INV13　インバータ，　MTJ11　磁気抵抗素子，　MTJ12　磁気抵抗素子

Claims (9)

  1. 　情報を記憶する揮発性記憶部と、
    　ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部と
    　を備え、
    　前記揮発性記憶部と前記不揮発性記憶部との間における、前記情報の前記ストア動作時の経路と前記情報の前記リストア動作時の経路とが異なる
    　不揮発性記憶回路。
  2. 　前記揮発性記憶部は、第１の記憶ノードおよび第２の記憶ノードを有し、
    　前記不揮発性記憶部は、第１の記憶素子および第２の記憶素子を有し、
    　前記ストア動作時には前記第１の記憶ノードに保持されている情報が第１の反転素子を介して前記第２の記憶素子に書き込まれるとともに、前記第２の記憶ノードに保持されている情報が第２の反転素子を介して前記第１の記憶素子に書き込まれ、
    　前記リストア時には前記第１の記憶素子に保持されている情報が前記第１の記憶ノードに読み出されるとともに、前記第２の記憶素子に保持されている情報が前記第２の記憶ノードに読み出される
    　請求項１に記載の不揮発性記憶回路。
  3. 　前記第１の記憶素子および前記第２の記憶素子は磁気抵抗素子である
    　請求項２に記載の不揮発性記憶回路。
  4. 　前記第１の記憶ノードと前記第２の記憶素子とは、前記第１の反転素子および第１のトランジスタを介して接続され、
    　前記第２の記憶ノードと前記第１の記憶素子とは、前記第２の反転素子および第２のトランジスタを介して接続される
    　請求項３に記載の不揮発性記憶回路。
  5. 　前記第１の記憶ノードと前記第１の記憶素子とは第３のトランジスタを介して接続され、
    　前記第２の記憶ノードと前記第２の記憶素子とは第４のトランジスタを介して接続される
    　請求項４に記載の不揮発性記憶回路。
  6. 　前記ストア動作時には前記第１のトランジスタおよび前記第２のトランジスタがオンされ、前記第３のトランジスタおよび前記第４のトランジスタがオフされる
    　請求項５に記載の不揮発性記憶回路。
  7. 　前記リストア動作時には前記第１のトランジスタおよび前記第２のトランジスタがオフされ、前記第３のトランジスタおよび前記第４のトランジスタがオンされる
    　請求項５に記載の不揮発性記憶回路。
  8. 　前記第１のトランジスタおよび前記第２のトランジスタはpMOSトランジスタであり、前記第３のトランジスタおよび前記第４のトランジスタはnMOSトランジスタである
    　請求項５に記載の不揮発性記憶回路。
  9. 　前記第１のトランジスタおよび前記第２のトランジスタはnMOSトランジスタであり、前記第３のトランジスタおよび前記第４のトランジスタはpMOSトランジスタである
    　請求項５に記載の不揮発性記憶回路。
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