JP2016018573A - データ保持回路および保持データ復元方法 - Google Patents
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Abstract
Description
クロック同期型FFは、入力ゲートと、フリップフロップ部と、出力インバータと、を有する。
同期型動作回路は、各部に遅延があっても、全体としてクロックCLKに同期して正常に動作するために、図1のFFを多数有している。図1のFFは、クロックCLKが停止すると、その時点のデータを保持し続ける。
Xで示す時点で電源をオン(on)からオフ(off)に変化させる(電源遮断する)と、Q出力は不定になる。図2では、電源遮断時には、入力データDATAも不定となり、CLKも入力されないとして示している。後述するように、元のデータを復元するには、電源遮断する前に、Q出力(または入力データDATA)をメモリセルに記憶しておく。
第1実施形態のデータ保持回路は、入力ゲートと、フリップフロップ部と、出力インバータInv3と、を有する。フリップフロップ部は、前段と、トランスファーゲートTG1と、後段と、を有する。入力ゲート、フリップフロップ部の前段とトランスファーゲートTG1および出力インバータInv3は、図1のものと同じである。したがって、第1実施形態のデータ保持回路は、フリップフロップ部の後段が図1のFFと異なり、他は同じである。以下、異なる部分についてのみ説明する。
図4の(A)に示すように、MTJ素子は、MgO絶縁膜22と、MgO絶縁膜22の一方の側に設けたCoFeB22の磁化方向非固定層21と、MgO絶縁膜22の他方の側に設けたCoFeB22の磁化方向固定層23と、を有する。MTJ素子は、書き込み電流を、磁化方向非固定層21から磁化方向固定層23の方向に流した場合と、その逆の方向に流した場合で、抵抗値が異なる。この書き込み電流の方向による抵抗値の違いを利用して論理値(データ)を記憶する。記憶したデータを読み出す場合には、書き込み電流より小さな状態を変化させない読み出し電流を流して、抵抗値の差に応じた電圧差または電流差を検出する。言い換えれば、MTJ素子は、方向性を有する。ここでは、磁化方向非固定層(TEL)21から磁化方向固定層(BEL)23の方向(逆方向)に流した場合に高抵抗に、磁化方向固定層(BEL)23から磁化方向非固定層(TEL)21の方向(順方向)に流した場合に低抵抗になるとする。
図3において、MTJ1とMTJ2は、その接続ノードに同じ磁化層が向き合うように配置する。ここでは、MTJ1は、N11側がBELで、N13側がTELであるように接続される。MTJ2は、N12側がBELで、N13側がTELであるように接続される。したがって、MTJ1は、N11側からN13側に至る経路が順方向で、MTJ2は、N12側からN13側に至る経路が順方向である。
第2実施形態のデータ保持回路は、第1実施形態のデータ保持回路に、書き込み処理時の消費電流を削減する回路を設けたことが第1実施形態と異なり、他は同じである。以下、異なる事項について説明する。
図8は、書き込み処理におけるMTJ1とMTJ2の接続ノードの電位レベルを説明する図である。
12 フリップフロップの後段
21 磁化方向非固定層
22 トンネル絶縁膜
23 磁化方向固定層
Inv1−Inv3、Inv11−Inv13 インバータ
GInv1,Ginv2 クロック同期インバータ
N11−N13 Nchトランジスタ
P11 Pchトランジスタ
TG1,TG11,TG12 トランスファーゲート
MTJ1,MTJ2 MTJ素子
Claims (7)
- 保持する値に応じて論理値が変化する第1の端子および前記第1の端子の保持する論理値と逆の論理値を保持する第2の端子を有するラッチ回路と、
書き込み信号に応じて前記第1の端子および前記第2の端子が保持する値を記憶し、読み出し信号に応じて前記第1の端子および前記第2の端子が保持する値を、記憶した値に設定する記憶回路と、を備え、
前記記憶回路は、前記第1の端子および前記第2の端子間に、直列に互いに逆方向に接続される2個のMTJ素子を備えることを特徴とするデータ保持回路。 - 前記記憶回路は、
前記書き込み信号に応じて、前記第1の端子と前記第2の端子の内の高電位側の端子から前記2個のMTJ素子を介して前記第1の端子と前記第2の端子の内の低電位側の端子に書き込み電流を流し、前記2個のMTJ素子を前記書き込み電流の方向に応じた状態にする書き込み回路と、
前記読み出し信号に応じて、前記第1の端子から前記2個のMTJ素子の一方に至る第1経路および前記第2の端子から前記2個のMTJ素子の他方に至る第2経路に電流を流し、前記2個のMTJ素子の状態の違いによる抵抗値の差に応じて前記第1の端子と前記第2の端子の論理値を設定する読み出し回路と、を備える請求項1に記載のデータ保持回路。 - 前記書き込み回路は、
前記2個のMTJ素子の接続ノードにおける電位のレベルが第1のレベルになると、書き込み信号を停止する書き込み制御回路と、を備える請求項2に記載のデータ保持回路。 - 前記ラッチ回路は、フリップフロップ回路を形成する2個のラッチ回路の後段のラッチ回路である請求項1に記載のデータ保持回路。
- データ保持回路を含む半導体装置であって、
前記データ保持回路は、
保持する値に応じて論理値が変化する第1の端子および前記第1の端子の保持する論理値と逆の論理値を保持する第2の端子を有するラッチ回路と、
書き込み信号に応じて前記第1の端子および前記第2の端子が保持する値を記憶し、読み出し信号に応じて前記第1の端子および前記第2の端子が保持する値を、記憶した値に設定する記憶回路と、を備え、
前記記憶回路は、前記第1の端子および前記第2の端子間に、直列に互いに逆方向に接続される2個のMTJ素子を備える、ことを特徴とする半導体装置。 - 第1の端子および前記第1の端子の保持する論理値と逆の論理値を保持する第2の端子を有するラッチ回路が保持する値を電源切断前に記憶し、電源再投入時に記憶した値を前記ラッチ回路に保持させる保持データ復元方法であって、
電源切断前に、前記書き込み信号に応じて、前記第1の端子と前記第2の端子の内の高電位側の端子から低電位側の端子に、前記第1の端子および前記第2の端子間に直列に互いに逆方向に接続された2個のMTJ素子を介して書き込み電流を流し、前記2個のMTJ素子を前記書き込み電流の方向に応じた状態にし、
電源再投入時に、前記読み出し信号に応じて、前記第1の端子から前記2個のMTJ素子の一方に至る第1経路および前記第2の端子から前記2個のMTJ素子の他方に至る第2経路に電流を流し、前記2個のMTJ素子の状態の違いによる抵抗値の差に応じて前記第1の端子と前記第2の端子の論理値を設定する、ことを特徴とする保持データ復元方法。 - 前記2個のMTJ素子を電流の方向に応じた状態にする時に、
前記2個のMTJ素子の接続ノードにおける電位が第1のレベルになると、書き込み信号を停止する、請求項6に記載の保持データ復元方法。
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