JPWO2018088297A1 - 半導体回路および半導体回路システム - Google Patents

半導体回路および半導体回路システム Download PDF

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Abstract

本開示の半導体回路は、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能な第２の回路と、オン状態になることにより第１のノードを第３のノードに接続する第１のトランジスタと、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、第３のノードに接続され、第３のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、第１のトランジスタの動作を制御するとともに、制御電圧を設定する駆動部とを備える。

Description

本開示は、半導体回路および半導体回路システムに関する。
電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性の記憶素子を内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。
国際公開第２００９／０２８２９８号
ところで、このような記憶素子を含む回路では、ディスターブが生じにくいことが望まれており、さらなる改善が期待されている。
ディスターブが生じにくくすることができる半導体回路および半導体回路システムを提供することが望ましい。
本開示の一実施の形態における第１の半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第１の記憶素子と、第１の電圧設定回路と、駆動部とを備えている。第１の回路は、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能なものである。第２の回路は、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能なものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第１の記憶素子は、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第１の電圧設定回路は、第３のノードに接続され、第３のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能なものである。駆動部は、第１のトランジスタの動作を制御するとともに、制御電圧を設定するものである。
本開示の一実施の形態における第２の半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第１６のトランジスタと、第１の記憶素子と、第３の記憶素子と、第１の電圧設定回路と、第３の電圧設定回路と、駆動部とを備えている。第１の回路は、第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能なものである。第２の回路は、第２のノードにおける電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能なものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第１６のトランジスタは、オン状態になることにより第２のノードを第７のノードに接続するものである。第１の記憶素子は、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第３の記憶素子は、第７のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第１の電圧設定回路は、第３のノードに接続され、第３のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能なものである。第３の電圧設定回路は、第７のノードに接続され、第７のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定するものである。駆動部は、第１のトランジスタおよび第１６のトランジスタの動作を制御するとともに、制御電圧を設定するものである。
本開示の一実施の形態における第１の半導体回路システムは、記憶部と、制御部とを備えている。記憶部は、上記第１の半導体回路を有するものである。
本開示の一実施の形態における第２の半導体回路システムは、記憶部と、制御部とを備えている。記憶部は、上記第２の半導体回路を有するものである。
本開示の一実施の形態における第１の半導体回路および第１の半導体回路システムでは、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のノードは、第１のトランジスタをオン状態にすることにより第３のノードに接続される。第３のノードは、第１の記憶素子の一端に接続されている。第１の記憶素子の他端には、制御電圧が供給される。この制御電圧は、駆動部により設定される。また、第３のノードには、第１の電圧設定回路が接続される。この第３のノードの電圧は、この第１の電圧設定回路により、第１のノードまたは第２のノードの電圧に応じた電圧に設定される。
本開示の一実施の形態における第２の半導体回路および第２の半導体回路システムでは、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のノードは、第１のトランジスタをオン状態にすることにより第３のノードに接続される。第３のノードは、第１の記憶素子の一端に接続されている。第１の記憶素子の他端には、制御電圧が供給される。この制御電圧は、駆動部により設定される。また、第３のノードには、第１の電圧設定回路が接続される。この第３のノードの電圧は、この第１の電圧設定回路により、第１のノードまたは第２のノードの電圧に応じた電圧に設定される。第２のノードは、第１６のトランジスタをオン状態にすることにより第７のノードに接続される。第７のノードは、第３の記憶素子の一端に接続されている。第１の記憶素子の他端には、制御電圧が供給される。また、第７のノードには、第３の電圧設定回路が接続される。この第７のノードの電圧は、この第３の電圧設定回路により、第１のノードまたは第２のノードの電圧に応じた電圧に設定される。
本開示の一実施の形態における第１の半導体回路および第１の半導体回路システムによれば、第１の電圧設定回路を用いて、第３のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定するようにしたので、ディスターブが生じにくくすることができる。
本開示の一実施の形態における第２の半導体回路および第２の半導体回路システムによれば、第１の電圧設定回路を用いて、第３のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定するとともに、第３の電圧設定回路を用いて、第７のノードの電圧を、第１のノードおよび第２のノードのうちの所定のノードの電圧に応じた電圧に設定するようにしたので、ディスターブが生じにくくすることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２に示したメモリセルの一動作例を表す説明図である。 図２に示したメモリセルの一動作例を表す回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の説明図である。 比較例に係るメモリセルの一構成例を表す回路図である。 図７に示したメモリセルの一動作例を表す説明図である。 図７に示したメモリセルの一動作例を表す回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一構成例を表すレイアウト図である。 記憶素子の接続を表す説明図である。 記憶素子の接続を表す他の説明図である。 記憶素子の接続を表す他の説明図である。 記憶素子の接続を表す他の説明図である。 比較例に係る、記憶素子の接続を表す他の説明図である。 第１の実施の形態の変形例に係るメモリセルの一動作例を表す説明図である。 図１６に示したメモリセルの一動作例を表す回路図である。 図１６に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図１８に示したメモリセルの一動作例を表す回路図である。 図１８に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図２０に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図２２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２２に示したメモリセルの一構成例を表すレイアウト図である。 図２２に示したメモリセルを有するメモリセルアレイの他の構成例を表す回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図２６に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図２８に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図３０に示したメモリセルの一動作例を表す回路図である。 図３０に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 変形例に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態の技術を適用したフリップフロップ回路の一構成例を表す回路図である。 第１の実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 第２の実施の形態に係るメモリセルの一構成例を表す回路図である。 図３６に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図３６に示したメモリセルの一動作例を表す説明図である。 図３６に示したメモリセルの一動作例を表す回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一動作例を表す他の回路図である。 図３６に示したメモリセルの一構成例を表すレイアウト図である。 第２の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図４４に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図４６に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図４６に示したメモリセルの一構成例を表すレイアウト図である。 図４６に示したメモリセルを有するメモリセルアレイの他の構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図５０に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図５２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図５４に示したメモリセルの一動作例を表す回路図である。 図５４に示したメモリセルの一動作例を表す他の回路図である。 図５４に示したメモリセルの一動作例を表す他の回路図である。 図５４に示したメモリセルの一動作例を表す他の回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の技術を適用したフリップフロップ回路の一構成例を表す回路図である。 第２の実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 第２の実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 第２の実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 実施の形態の技術を応用した情報処理装置の一構成例を表すブロック図である。 実施の形態の技術を応用した情報処理装置の他の構成例を表すブロック図である。 記憶素子の接続を表す説明図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（２つの記憶素子を用いた構成）
２．第２の実施の形態（１つの記憶素子を用いた構成）
３．応用例
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、情報を記憶する回路である。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。
制御部１１は、メモリ回路２０の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。
電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続されている。
この構成により、半導体回路１では、メモリ回路２０を使用する場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１をメモリ回路２０に電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を使用しない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
メモリ回路２０は、データを記憶するものである。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２３とを有している。
メモリセルアレイ２１は、メモリセル３０がマトリクス状に配置されたものである。
図２は、メモリセル３０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。この図３には、メモリセルアレイ２１に加えて、駆動部２２，２３をも描いている。メモリセルアレイ２１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＣＴＲＬと、複数のストア制御線ＳＴＲＬと、複数のストア制御線ＳＴＲＬＢと、複数のリストア制御線ＲＳＴＬとを有している。ワード線ＷＬは、図２，３における横方向に延伸するものであり、ワード線ＷＬの一端は駆動部２２に接続され、このワード線ＷＬには駆動部２２により信号ＳＷＬが印加される。ビット線ＢＬは、図２，３における縦方向に延伸するものであり、ビット線ＢＬの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＣＴＲＬは、図２，３における横方向に延伸するものであり、制御線ＣＴＲＬの一端は駆動部２２に接続され、この制御線ＣＴＲＬには駆動部２２により信号ＳＣＴＲＬが印加される。ストア制御線ＳＴＲＬは、図２，３における横方向に延伸するものであり、ストア制御線ＳＴＲＬの一端は駆動部２２に接続され、このストア制御線ＳＴＲＬには駆動部２２により信号ＳＳＴＲＬが印加される。ストア制御線ＳＴＲＬＢは、図２，３における横方向に延伸するものであり、ストア制御線ＳＴＲＬＢの一端は駆動部２２に接続され、このストア制御線ＳＴＲＬＢには駆動部２２により信号ＳＳＴＲＬＢが印加される。リストア制御線ＲＳＴＬは、図２，３における横方向に延伸するものであり、リストア制御線ＲＳＴＬの一端は駆動部２２に接続され、このリストア制御線ＲＳＴＬには駆動部２２により信号ＳＲＳＴＬが印加されるようになっている。
メモリセル３０は、ＳＲＡＭ（Static Random Access Memory）回路４０と、トランジスタ３１，３２，８１〜８８と、記憶素子３３，３４とを有している。
ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶するものである。ＳＲＡＭ４０は、トランジスタ４１〜４６を有している。トランジスタ４１，４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４２，４４，４５，４６は、Ｎ型のＭＯＳトランジスタである。
トランジスタ４１のゲートはノードＮ１に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続されている。トランジスタ４２のゲートはノードＮ１に接続され、ソースは接地され、ドレインはノードＮ２に接続されている。トランジスタ４１，４２は、インバータＩＶ１を構成している。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力するものである。トランジスタ４３のゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ１に接続されている。トランジスタ４４のゲートはノードＮ２に接続され、ソースは接地され、ドレインはノードＮ１に接続されている。トランジスタ４３，４４は、インバータＩＶ２を構成している。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力するものである。トランジスタ４５のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬに接続され、ドレインはノードＮ１に接続されている。トランジスタ４６のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続されている。
この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子はノードＮ１を介して互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子はノードＮ２を介して互いに接続される。これにより、ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶する。そして、トランジスタ４５，４６がオン状態になることにより、ビット線ＢＬ，ＢＬＢを介してＳＲＡＭ回路４０に情報が書き込まれ、またはＳＲＡＭ回路４０から情報が読み出されるようになっている。
トランジスタ３１，３２は、Ｎ型のＭＯＳトランジスタである。トランジスタ３１のゲートはリストア制御線ＲＳＴＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ８６，８７のドレインおよび記憶素子３３の一端に接続されている。トランジスタ３２のゲートはリストア制御線ＲＳＴＬに接続され、ドレインはノードＮ２に接続され、ソースはトランジスタ８２，８３のドレインおよび記憶素子３４の一端に接続されている。なお、この例では、トランジスタ３１，３２は、Ｎ型のＭＯＳトランジスタを用いたが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いてもよい。この場合には、例えば、信号ＳＲＳＴＬの極性などを変更することが望ましい。
トランジスタ８１，８２は、Ｐ型のＭＯＳトランジスタであり、トランジスタ８３，８４は、Ｎ型のＭＯＳトランジスタである。トランジスタ８１のゲートはストア制御線ＳＴＲＬＢに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ８２のソースに接続されている。トランジスタ８２のゲートはノードＮ１に接続され、ソースはトランジスタ８１のドレインに接続され、ドレインは、トランジスタ８３のドレイン、トランジスタ３２のソース、および記憶素子３４の一端に接続されている。トランジスタ８３のゲートはノードＮ１に接続され、ドレインは、トランジスタ８２のドレイン、トランジスタ３２のソース、および記憶素子３４の一端に接続され、ソースはトランジスタ８４のドレインに接続されている。トランジスタ８４のゲートはストア制御線ＳＴＲＬに接続され、ドレインはトランジスタ８３のソースに接続され、ソースは接地されている。
トランジスタ８５，８６は、Ｐ型のＭＯＳトランジスタであり、トランジスタ８７，８８は、Ｎ型のＭＯＳトランジスタである。トランジスタ８５のゲートはストア制御線ＳＴＲＬＢに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ８６のソースに接続されている。トランジスタ８６のゲートはノードＮ２に接続され、ソースはトランジスタ８５のドレインに接続され、ドレインは、トランジスタ８７のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続されている。トランジスタ８７のゲートはノードＮ２に接続され、ドレインは、トランジスタ８６のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続され、ソースはトランジスタ８８のドレインに接続されている。トランジスタ８８のゲートはストア制御線ＳＴＲＬに接続され、ドレインはトランジスタ８７のソースに接続され、ソースは接地されている。
記憶素子３３，３４は、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子３３の一端はトランジスタ３１のソースおよびトランジスタ８６，８７のドレインに接続され、他端は制御線ＣＴＲＬに接続されている。記憶素子３４の一端はトランジスタ３２のソースおよびトランジスタ８２，８３のドレインに接続され、他端は制御線ＣＴＲＬに接続されている。
次に、記憶素子３３について詳細に説明する。なお、記憶素子３４についても同様である。記憶素子３３は、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、ピンド層Ｐはトランジスタ３１のソースおよびトランジスタ８６，８７のドレインに接続されており、フリー層Ｆは制御線ＣＴＲＬに接続されている。この例では、記憶素子３３は、ピンド層Ｐ、トンネルバリア層Ｉ、およびフリー層Ｆが、半導体回路１の下層側からこの順に積層された、いわゆるボトムピン構造を有するものである。
ピンド層Ｐは、磁化の方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化の方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
この構成により、記憶素子３３では、例えば電流をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化と同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になる。記憶素子３３は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
また、例えば電流をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化と同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化と反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化の方向は、ピンド層Ｐの磁化の方向と反対の方向（反平行状態）になる。記憶素子３３は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
このように、記憶素子３３，３４では、電流を流す方向に応じて、フリー層Ｆの磁化の方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子３３，３４は、このようにして抵抗状態を設定することにより、情報を記憶することができるようになっている。
このように、メモリセル３０では、ＳＲＡＭ回路４０に加え、トランジスタ３１，３２，８１〜８８および記憶素子３３，３４を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、スタンバイ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させることができる。そして、半導体回路１は、スタンバイ動作の直後にリストア動作を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、ストア制御線ＳＴＲＬに信号ＳＳＴＲＬを印加し、ストア制御線ＳＴＲＬＢに信号ＳＳＴＲＬＢを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
図３に示したように、駆動部２２は、トランジスタ２４，２５を有している。トランジスタ２４はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＣＴＲＬＢが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＣＴＲＬに接続されている。トランジスタ２５はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＣＴＲＬＢが供給され、ドレインは制御線ＣＴＲＬに接続され、ソースは接地されている。このトランジスタ２４，２５はインバータを構成しており、駆動部２２は、このインバータを用いて、制御線ＣＴＲＬを駆動するようになっている。
駆動部２３は、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込み、あるいはメモリセルアレイ２１から情報を読み出すものである。具体的には、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。
ここで、インバータＩＶ１は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ２は、本開示における「第２の回路」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。記憶素子３３は、本開示における「第１の記憶素子」の一具体例に対応する。トランジスタ３２は、本開示における「第１６のトランジスタ」の一具体例に対応する。記憶素子３４は、本開示における「第３の記憶素子」の一具体例に対応する。
トランジスタ８６，８７は、本開示における「第１の電圧設定回路」の一具体例に対応する。トランジスタ８６は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ８７は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ８５は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ８８は、本開示における「第５のトランジスタ」の一具体例に対応する。
トランジスタ８２，８３は、本開示における「第３の電圧設定回路」の一具体例に対応する。トランジスタ８２は、本開示における「第１７のトランジスタ」の一具体例に対応する。トランジスタ８３は、本開示における「第１８のトランジスタ」の一具体例に対応する。トランジスタ８１は、本開示における「第１９のトランジスタ」の一具体例に対応する。トランジスタ８４は、本開示における「第２０のトランジスタ」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。
（全体動作概要）
まず、図１〜３を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、ストア制御線ＳＴＲＬに信号ＳＳＴＲＬを印加し、ストア制御線ＳＴＲＬＢに信号ＳＳＴＲＬＢを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加する。駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。
（詳細動作）
半導体回路１は、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う場合には、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。以下に、この動作について、詳細に説明する。
図４は、半導体回路１における、ある着目したメモリセル３０の一動作例を表すものである。図５Ａ〜５Ｅは、メモリセル３０の動作状態を表すものであり、図５Ａは通常動作ＯＰ１における状態を示し、図５Ｂ，５Ｃはストア動作ＯＰ２における状態を示し、図５Ｄはスタンバイ動作ＯＰ３における状態を示し、図５Ｅはリストア動作ＯＰ４における状態を示す。図５Ａ〜５Ｅでは、駆動部２２におけるトランジスタ２４，２５をも描いている。また、図５Ａ〜５Ｅでは、インバータＩＶ１，ＩＶ２を、シンボルを用いて示すとともに、トランジスタ２４，２５，３１，３２，８１，８４，８５，８８を、そのトランジスタの動作状態に応じたスイッチを用いて示している。
（通常動作ＯＰ１）
半導体回路１は、通常動作ＯＰ１を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。
通常動作ＯＰ１では、制御部１１は、図４に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０に電源電圧ＶＤＤが供給される。そして、駆動部２２は、図４に示したように、信号ＳＲＳＴＬの電圧を低レベルにする。これにより、トランジスタ３１，３２は、図５Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路４０は、記憶素子３３，３４と電気的に切り離される。また、駆動部２２は、図４に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに、信号ＳＳＴＲＬＢの電圧を高レベルにする。これにより、トランジスタ８１，８４，８５，８８は、図５Ａに示したように、それぞれオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。具体的には、駆動部２２は、信号ＳＣＴＲＬＢ（図３）の電圧を高レベルにすることにより、図５Ａに示したように、トランジスタ２４をオフ状態にするとともにトランジスタ２５をオン状態にする。その結果、信号ＳＣＴＲＬの電圧は低レベル電圧ＶＬになる。
この通常動作ＯＰ１では、メモリセル３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。具体的には、ＳＲＡＭ回路４０に情報を書き込む場合には、まず、駆動部２３が、ビット線ＢＬ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。そして、駆動部２２が、信号ＳＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、ＳＲＡＭ回路４０には、ビット線ＢＬ，ＢＬＢの電圧に応じた情報が書き込まれる。また、ＳＲＡＭ回路４０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＷＬの電圧を高レベルにすることにより、トランジスタ４５，４６をオン状態にする。これにより、ビット線ＢＬ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路４０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路４０に記憶された情報を読み出す。
このとき、図５Ａに示したように、トランジスタ３１，３２，８１，８４，８５，８８はオフ状態である。よって、記憶素子３３，３４に電流が流れないため、記憶素子３３，３４の抵抗状態は維持される。この例では、記憶素子３３の抵抗状態は、低抵抗状態ＲＬに維持されるとともに、記憶素子３４の抵抗状態は、高抵抗状態ＲＨに維持される。
（ストア動作ＯＰ２）
次に、ストア動作ＯＰ２について説明する。半導体回路１は、スタンバイ動作ＯＰ３を行う前にストア動作ＯＰ２を行うことにより、ＳＲＡＭ回路４０に記憶された情報を記憶素子３３，３４に記憶させる。
ストア動作ＯＰ２では、駆動部２２は、図４に示したように、信号ＳＳＴＲＬの電圧を高レベルにするとともに、信号ＳＳＴＲＬＢの電圧を低レベルにする。これにより、トランジスタ８１，８４，８５，８８は、図５Ｂ，５Ｃに示したように、それぞれオン状態になる。また、駆動部２２は、図４に示したように、信号ＳＷＬの電圧を低レベルにする。これにより、トランジスタ４５，４６はオフ状態になる。
このストア動作ＯＰ２では、各メモリセル３０は、２つのステップを用いて、ＳＲＡＭ回路４０に記憶された情報を記憶素子３３，３４に記憶させる。まず、駆動部２２は、図４に示したように、第１ステップにおいて、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にし、第２ステップにおいて、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３３，３４の抵抗状態が設定される。
具体的には、第１ステップにおいて、駆動部２２は、信号ＳＣＴＲＬＢ（図３）の電圧を高レベルにすることにより、図５Ｂに示したように、トランジスタ２４をオフ状態にするとともにトランジスタ２５をオン状態にする。その結果、信号ＳＣＴＲＬの電圧は低レベル電圧ＶＬになる。これにより、記憶素子３３，３４のうちのいずれか一方にストア電流Ｉstr1が流れる。
この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ８３，８６がオン状態であり、トランジスタ８２，８７がオフ状態である。よって、メモリセル３０では、図５Ｂに示したように、トランジスタ８５、トランジスタ８６、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstr1が流れる。このとき、記憶素子３３では、ストア電流Ｉstr1がピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と反対の方向（反平行状態）になり、その結果、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。
次に、第２ステップにおいて、駆動部２２は、信号ＳＣＴＲＬＢ（図３）の電圧を低レベルにすることにより、図５Ｃに示したように、トランジスタ２４をオン状態にするとともにトランジスタ２５をオフ状態にする。その結果、信号ＳＣＴＲＬの電圧は高レベル電圧ＶＨになる。これにより、記憶素子３３，３４のうちの、第１ステップにおいて電流が流れていない記憶素子にストア電流Ｉstr2が流れる。
この例では、トランジスタ８３，８６がオン状態であり、トランジスタ８２，８７がオフ状態であるので、図５Ｃに示したように、トランジスタ２４、記憶素子３４、トランジスタ８３、トランジスタ８４の順に、ストア電流Ｉstr2が流れる。このとき、記憶素子３４では、ストア電流Ｉstr2がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になり、その結果、記憶素子３４の抵抗状態は、低抵抗状態ＲＬになる。
なお、この例では、第１ステップにおいて、信号ＳＣＴＲＬＢの電圧を高レベルにし、第２ステップにおいて、信号ＳＣＴＲＬＢの電圧を低レベルにしたが、これに限定されるものではない。これに代えて、例えば、第１ステップにおいて、信号ＳＣＴＲＬＢの電圧を低レベルにし、第２ステップにおいて、信号ＳＣＴＲＬＢの電圧を高レベルにしてもよい。
このようにして、記憶素子３３には、第１ステップおよび第２ステップのうちの一方のステップでストア電流が流れ、記憶素子３４には、第１ステップおよび第２ステップのうちの他方のステップでストア電流が流れる。その結果、メモリセル３０では、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３３，３４の抵抗状態がそれぞれ設定される。
なお、この例では、図２に示したように、制御線ＣＴＲＬ、ストア制御線ＳＴＲＬ，ＳＴＲＬＢ、およびリストア制御線ＲＳＴＬが行方向（図２における横方向）に延伸するようにしたので、ストア動作ＯＰ２は、行単位で行われる。ストア動作ＯＰ２を行う行と、ストア動作ＯＰ２を行わない行は、例えば信号ＳＳＴＲＬ，ＳＳＴＲＬＢを用いて設定することができる。具体的には、ストア動作ＯＰ２を行う行に対しては、駆動部２２は、図４に示したように、信号ＳＳＴＲＬの電圧を高レベルにするとともに信号ＳＳＴＲＬＢの電圧を低レベルにする。また、ストア動作ＯＰ２を行わない行に対しては、駆動部２２は、図６に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに信号ＳＳＴＲＬＢの電圧を高レベルにする。また、この例では、ストア動作ＯＰ２を行う行およびストア動作ＯＰ２を行わない行の両方に対して、駆動部２２は、図４，６に示したように、第１ステップにおいて信号ＳＣＴＲＬを低レベル電圧ＶＬにするとともに第２ステップにおいて信号ＳＣＴＲＬを高レベル電圧ＶＨにしたが、これに限定されるものではなく、ストア動作ＯＰ２を行わない行に対しては、信号ＳＣＴＲＬを低レベル電圧ＶＬに維持してもよい。
（スタンバイ動作ＯＰ３）
そして、半導体回路１は、ストア動作ＯＰ２の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う。
スタンバイ動作ＯＰ３では、図４に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路２０への電源供給が停止する。これにより、信号ＳＳＴＲＬ，ＳＳＴＲＬＢ，ＳＣＴＲＬ，ＳＲＳＴＬの電圧はすべて低レベルになる。このとき、図５Ｄに示したように、記憶素子３３，３４の抵抗状態は維持される。
（リストア動作ＯＰ４）
次に、リストア動作ＯＰ４について説明する。スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路１は、リストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
リストア動作ＯＰ４では、図４に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０に電源電圧ＶＤＤが供給される。そして、駆動部２２は、信号ＳＲＳＴＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図５Ｅに示したように、この期間において、トランジスタ３１，３２はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路４０は、この期間において記憶素子３３，３４と電気的に接続される。また、駆動部２２は、図４に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに、信号ＳＳＴＲＬＢの電圧を高レベルにする。これにより、トランジスタ８１，８４，８５，８８は、図５Ｅに示したように、それぞれオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子３３を介して接地され、ノードＮ２は、記憶素子３４を介して接地される。このとき、記憶素子３３，３４の抵抗状態は互いに異なるので、記憶素子３３，３４の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。
この例では、記憶素子３３の抵抗状態は高抵抗状態ＲＨであり、記憶素子３４の抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル３０では、記憶素子３３，３４に記憶された情報に応じて、ＳＲＡＭ回路４０が情報を記憶する。
なお、この例では、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ、信号ＳＲＳＴＬの電圧を高レベルにしたが、これに限定されるものではない。これに代えて、例えば、電源トランジスタ１２がオン状態になる前から、あらかじめ信号ＳＲＳＴＬの電圧を高レベルにしてもよい。
リストア動作ＯＰ４は、例えば、メモリセルアレイ２１内の全てのメモリセル３０が同時に行う。なお、これに限定されるものではなく、メモリセルアレイ２１内の一部のメモリセル３０がリストア動作ＯＰ４を行い、他のメモリセル３０はリストア動作ＯＰ４を行わないようにしてもよい。この場合、駆動部２２は、リストア動作ＯＰ４を行う行に対しては、図４に示したように、信号ＳＲＳＴＬを所定の期間だけ高レベルにし、リストア動作ＯＰ４を行わない行に対しては、信号ＳＲＳＴＬを低レベルに維持する。
この後、半導体回路１は、通常動作ＯＰ１（図５Ａ）を行う。そして、これ以降は、半導体回路１は、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、リストア動作ＯＰ４、および通常動作ＯＰ１をこの順に繰り返す。
このように、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができる。
また、半導体回路１では、トランジスタ８１〜８８を設け、ストア動作ＯＰ２を行うときに、図５Ｂ，５Ｃに示したように、ストア電流Ｉstr1，Ｉstr2がこれらのトランジスタ８１〜８８からなる回路に流れるようにした。言い換えれば、半導体回路１では、ＳＲＡＭ回路４０にストア電流Ｉstr1，Ｉstr2が流れないようにした。これにより、半導体回路１では、以下に説明する比較例の場合に比べて、いわゆるディスターブが生じるおそれを低減することができる。
（比較例）
次に、比較例に係る半導体回路１Ｒと対比して、本実施の形態の作用を説明する。半導体回路１Ｒは、本実施の形態に係る半導体回路１（図１）と同様に、メモリ回路２０Ｒを備えている。メモリ回路２０Ｒは、メモリセルアレイ２１Ｒと、駆動部２２Ｒと、駆動部２３Ｒとを有している。
図７は、メモリセルアレイ２１Ｒにおけるメモリセル３０Ｒの一構成例を表すものである。メモリセル３０Ｒは、ＳＲＡＭ回路４０と、トランジスタ３１，３２と、記憶素子３３，３４とを有している。すなわち、メモリセル３０Ｒは、本実施の形態に係るメモリセル３０（図２）において、トランジスタ８１〜８８を省いたものである。
半導体回路１Ｒは、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。そして、半導体回路１Ｒは、スタンバイ動作ＯＰ３の直前に、ストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させる。そして、半導体回路１Ｒは、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶させる。
図８は、半導体回路１Ｒにおける、ある着目したメモリセル３０Ｒの一動作例を表すものである。図９Ａ，９Ｂは、ストア動作ＯＰ２におけるメモリセル３０Ｒの動作状態を表すものである。ストア動作ＯＰ２では、駆動部２２Ｒは、図８に示したように、信号ＳＲＳＴＬの電圧を高レベルにする。これにより、トランジスタ３１，３２は、図９Ａ，９Ｂに示したようにオン状態になる。
比較例に係る半導体回路１Ｒにおいても、各メモリセル３０Ｒは、２つのステップを用いてＳＲＡＭ４０に記憶された情報を記憶素子３３，３４に記憶させる。まず、第１ステップにおいて、駆動部２２Ｒは、図８に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであるので、図９Ａに示したように、インバータＩＶ２のトランジスタ４３、トランジスタ３１、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstr1が流れる。このとき、記憶素子３３では、ストア電流Ｉstr1がピンド層Ｐからフリー層Ｆに流れるので、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。次に、第２ステップにおいて、駆動部２２Ｒは、図８に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。この例では、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、図９Ｂに示したように、トランジスタ２４、記憶素子３４、トランジスタ３２、インバータＩＶ１のトランジスタ４２の順に、ストア電流Ｉstr2が流れる。このとき、記憶素子３４では、ストア電流Ｉstr2がフリー層Ｆからピンド層Ｐに流れるので、記憶素子３４の抵抗状態は、低抵抗状態ＲＬになる。
比較例に係る半導体回路１Ｒでは、このように、第１ステップにおいて、インバータＩＶ２のトランジスタ４３からストア電流Ｉstr1が流れ、第２ステップにおいて、インバータＩＶ１のトランジスタ４２へストア電流Ｉstr2が流れる。よって、ストア電流Ｉstr1,Ｉstr2の電流値が大きい場合には、ＳＲＡＭ回路４０に記憶された情報が失われてしまい、いわゆるディスターブが生じるおそれがある。また、これを回避するためにＳＲＡＭ回路４０の各トランジスタのサイズを大きくした場合には、半導体回路１Ｒの面積が大きくなってしまう。
一方、本実施の形態に係る半導体回路１では、トランジスタ８１〜８８を設け、ストア動作ＯＰ２を行うときに、図５Ｂ，５Ｃに示したように、ストア電流Ｉstr1，Ｉstr2がこれらのトランジスタ８１〜８８からなる回路に流れるようにした。これにより、半導体回路１では、ＳＲＡＭ回路４０にストア電流Ｉstr1，Ｉstr2が流れないので、ディスターブが生じるおそれを低減することができる。
特に、半導体回路１では、トランジスタ８２，８３のドレインを記憶素子３４の一端に接続するとともに、トランジスタ８６，８７のドレインを記憶素子３３の一端に接続するようにした（ドレイン接続Ａ）。すなわち、ストア動作ＯＰ２において、トランジスタ８２，８３は、記憶素子３４を駆動するインバータとして機能し、トランジスタ８６，８７は、記憶素子３３を駆動するインバータとして機能するようにした。これにより、半導体回路１では、ストア動作ＯＰ２を行う際、ストア電流Ｉstr1，Ｉstr2の電流値を十分に確保することができる。すなわち、例えば、トランジスタのソースを記憶素子の一端に接続し、ストア動作ＯＰ２おいていわゆるソースフォロワによりストア電流を流すように構成した場合には、ソースフォロワの負帰還動作により、ストア電流の電流値が少なくなってしまうおそれがある。一方、半導体回路１では、トランジスタのドレインを記憶素子の一端に接続したので、このような負帰還が生じないため、ストア電流Ｉstr1，Ｉstr2の電流値を十分に確保することができる。また、このようにストア電流Ｉstr1，Ｉstr2の電流値を十分に確保できるため、例えば、トランジスタ８２，８３，８６，８７のサイズを小さくすることができる。その結果、メモリセル３０の面積を小さくすることができ、半導体回路１の面積を小さくすることができる。
なお、この例では、例えばトランジスタ８２，８３のドレインを記憶素子３４のピンド層Ｐに接続するとともに、トランジスタ８６，８７のドレインを記憶素子３３のピンド層Ｐに接続したが、後述するメモリセル３０Ｈ（図３０）のように、トランジスタ８２，８３のドレインを記憶素子３４のフリー層Ｆに接続するとともに、トランジスタ８６，８７のドレインを記憶素子３３のフリー層Ｆにした場合でも、同様に、ストア電流Ｉstr1，Ｉstr2の電流値を十分に確保することができるとともに、半導体回路１の面積を小さくすることができる。
また、半導体回路１では、トランジスタ８１のドレインおよびトランジスタ８４のドレインをトランジスタ８２，８３からなるインバータに接続し、トランジスタ８５のドレインおよびトランジスタ８８のドレインをトランジスタ８６，８７からなるインバータに接続した。このドレイン接続により、同様に、ストア電流Ｉstr1，Ｉstr2の電流値を十分に確保することができるとともに、半導体回路１の面積を小さくすることができる。
また、半導体回路１では、駆動部２２のトランジスタ２４，２５のドレインを、記憶素子３３，３４の他端に接続するようにした（ドレイン接続Ｂ）。すなわち、トランジスタ２４，２５は、記憶素子３３，３４を駆動するインバータとして機能するようにした。これにより、半導体回路１では、上述したトランジスタ８２，８３や、トランジスタ８６，８７の場合と同様に、ストア電流Ｉstr1，Ｉstr2の電流値を十分に確保することができるとともに、半導体回路１の面積を小さくすることができる。
なお、この例では、ドレイン接続Ａとドレイン接続Ｂとをともに適用したが、これに限定されるものではなく、ドレイン接続Ａのみを実施してもよいし、ドレイン接続Ｂのみを実施してもよい。
（レイアウト例）
図１０は、本実施の形態に係るメモリセル３０のレイアウトの一例を表すものである。この例では、トランジスタ４１〜４６，３１，３２を、通常のしきい値電圧（Standard Vth）を有するトランジスタで構成し、トランジスタ８１〜８８を、低いしきい値電圧（Low VthまたはUltra-low Vth）を有するトランジスタで構成している。なお、この例では、Ultra-low Vthを有するトランジスタを用いている。このように、トランジスタ８１〜８８を、低いしきい値電圧を有するトランジスタで構成することにより、小さい面積で十分なストア電流を実現することができる。なお、これに限定されるものではなく、メモリセル３０内の全てのトランジスタを、通常のしきい値電圧を有するトランジスタで構成してもよいし、低いしきい値電圧を有するトランジスタで構成してもよい。
上述したように、半導体回路１では、ＳＲＡＭ回路４０にストア電流Ｉstr1，Ｉstr2が流れない。よって、ＳＲＡＭ回路４０のトランジスタ４１〜４６のそれぞれのサイズを、記憶素子３３，３４を接続しない一般的なＳＲＡＭ回路のトランジスタのサイズと同等のサイズにすることができる。
図６４は、記憶素子およびトランジスタの接続例を模式的に表すものである。この図６４は、いくつかのトランジスタＴｒＮおよびいくつかの記憶素子１６３を描いている。記憶素子１６３は、記憶素子３３，３４に対応するものである。半導体層１５２Ｐは、基板１５１の表面に形成されたＰ型の半導体層であり、いわゆるＰウェルを構成するものである。半導体層１５３Ｎ，１５４Ｎは、半導体層１５２Ｐ（Ｐウェル）の表面に形成されたＮ型の拡散層であり、トランジスタＴｒＮのドレインおよびソースを構成するものである。半導体層１５３Ｎと半導体層１５４Ｎとの間の半導体層１５２Ｐの上にはゲート酸化膜１５６が形成され、そのゲート酸化膜１５６の上にはゲート電極１５７が形成されている。複数のトランジスタＴｒＮは、素子分離層１５５により互いに分離されている。
トランジスタＴｒＮの半導体層１５３Ｎの上には、コンタクト１６１、コンタクト１６２がこの順に形成されている。そして、半導体層１５３Ｎは、これらのコンタクト１６１，１６２を介して、いわゆる第１メタル層（Ｍ１）であるメタル配線１６５に接続される。また、トランジスタＴｒＮの半導体層１５４Ｎの上には、コンタクト１６１、記憶素子１６３、ビア１６４がこの順に形成される。そして、記憶素子１６３は、ビア１６４を介して、第１メタル層（Ｍ１）であるメタル配線１６５に接続される。メタル配線１６５は、例えば、ビア１６６を介して、第２メタル層（Ｍ２）であるメタル配線１６７に接続される。
図１１は、記憶素子およびトランジスタの接続例を模式的に表すものである。半導体層２０２Ｐは、基板２０１の表面に形成されたＰ型の半導体層であり、いわゆるＰウェルを構成するものである。半導体層２０５Ｎは、基板２０１の表面に形成されたＮ型の半導体層であり、いわゆるＮウェルを構成するものである。半導体層２０４Ｎ，２０５Ｎは、半導体層２０２Ｐ（Ｐウェル）の表面に形成されたＮ型の拡散層である。半導体層２０６Ｐ，２０７Ｐは、半導体層２０５Ｎ（Ｎウェル）の表面に形成されたＰ型の拡散層である。半導体層２０３Ｎ，２０４Ｎ，２０６Ｐ，２０７Ｐは、素子分離層２０８により互いに分離されている。
この例では、半導体層２０４Ｎの上には、２つのコンタクト２１２（コンタクト２１２Ａ，２１２Ｂ）が形成されている。半導体層２０４Ｎは、コンタクト２１２Ａを介して記憶素子２１４の一端（例えばピンド層Ｐ）に接続される。この記憶素子２１４は、記憶素子３３，３４に対応するものである。そして、例えば記憶素子２１４の他端（例えばフリー層Ｆ）は、ビア２１５を介して、いわゆる第１メタル層（Ｍ１）であるメタル配線２１６に接続される。また、半導体層２０４Ｎは、コンタクト２１２Ｂ、コンタクト２１３Ｂ、および他のメタル配線２１６を介して、他の素子（この例では半導体層２０６Ｐ，２０７Ｐ）に接続される。メタル配線２１６は、例えば、ビア２１７を介して、第２メタル層（Ｍ２）であるメタル配線２１８に接続される。第２メタル層（Ｍ２）よりも上層のメタル層（図示せず）についても同様である。
図１１の例では、半導体層２０４Ｎの上に、２つのコンタクト２１２を形成したが、これに限定されるものではなく、これに代えて、例えば図１２に示したように、広い面積を有する１つのコンタクト２１２Ｃを形成してもよい。このコンタクト２１２Ｃは、いわゆる長方形コンタクト（rectangular contact）である。この例では、コンタクト２１２Ｃの上に、記憶素子２１４およびコンタクト２１３Ｂが形成されている。半導体層２０４Ｎは、コンタクト２１２Ｃを介して記憶素子２１４の一端（例えばピンド層Ｐ）に接続される。そして、例えば記憶素子２１４の他端（例えばフリー層Ｆ）は、ビア２１５を介して、いわゆる第１メタル層（Ｍ１）であるメタル配線２１６に接続される。また、半導体層２０４Ｎは、コンタクト２１２Ｃ、コンタクト２１３Ｂ、および他のメタル配線２１６を介して、他の素子（この例では半導体層２０６Ｐ，２０７Ｐ）に接続される。
なお、この例では、半導体層２０６Ｐの上にも、いわゆる長方形コンタクトであるコンタクト２１２Ｄが形成され、このコンタクト２１２Ｄの上にいわゆる長方形コンタクトであるコンタクト２１３Ｄが形成されている。これにより、この例では、半導体層２０４Ｎは、コンタクト２１２Ｃ，２１３Ｂ、メタル配線２１６、およびコンタクト２１３Ｄ，２１２Ｄを介して、半導体層２０６Ｐに接続されている。
また、図１３に示すように、半導体層２０４Ｎから半導体層２０６Ｐに渡る広い領域に、いわゆる長方形コンタクトであるコンタクト２１２Ｅを形成してもよい。これにより、コンタクト２１２Ｅを、複数の素子（この例では半導体層２０４Ｎ，２０６Ｐ）を接続するための配線としても機能させることができる。
半導体回路１では、このように、拡散層である半導体層２０４Ｎ、コンタクト２１２、記憶素子２１４（記憶素子３３，３４）をこの順に形成した。言い換えれば、半導体回路１では、記憶素子２１４（記憶素子３３，３４）を第１メタル層（Ｍ１）よりも下に形成した。これにより、配線のレイアウトによる制約を受けることがないため、記憶素子３３，３４の配置の自由度を高めることができる。その結果、メモリセル３０の面積を小さくすることができる。
図１４は、記憶素子および複数のトランジスタの接続例を模式的に表すものである。この図１４は、トランジスタＴｒＮ１〜ＴｒＮ３と、記憶素子２６４を描いている。記憶素子２６４は、記憶素子３３，３４に対応するものである。
トランジスタＴｒＮ１〜ＴｒＮ３は、Ｎ型のＭＯＳトランジスタである。トランジスタＴｒＮ１は、半導体層２３１Ｎ，２３２Ｎと、ゲート電極２３３とを有している。半導体層２３１Ｎ，２３２Ｎは、Ｎ型の半導体層（拡散層）であり、トランジスタＴｒＮ１のドレインおよびソースを構成するものである。トランジスタＴｒＮ２は、半導体層２４１Ｎ，２４２Ｎと、ゲート電極２４３とを有している。半導体層２４１Ｎ，２４２Ｎは、Ｎ型の半導体層（拡散層）であり、トランジスタＴｒＮ２のドレインおよびソースを構成するものである。トランジスタＴｒＮ３は、半導体層２５１，２５２と、ゲート電極２５３とを有している。半導体層２５１Ｎ，２５２Ｎは、Ｎ型の半導体層（拡散層）であり、トランジスタＴｒＮ３のドレインおよびソースを構成するものである。
この例では、トランジスタＴｒＮ１の半導体層２３２Ｎの上の一部に、図示しないコンタクトを介して記憶素子２６４が形成されている。また、トランジスタＴｒＮ１の半導体層２３２Ｎは、コンタクト２６１を介して、いわゆる第１メタル層（Ｍ１）であるメタル配線２６５に接続され、トランジスタＴｒＮ２の半導体層２４２Ｎは、コンタクト２６２を介してメタル配線２６５に接続され、トランジスタＴｒＮ３の半導体層２５１Ｎは、コンタクト２６３を介してメタル配線２６５に接続されている。
このように構成することにより、ストア動作ＯＰ２およびリストア動作ＯＰ４をより確実に行うことができる。すなわち、例えば図１５に示したように、半導体層２３２Ｎと半導体層２４２Ｎの間に、Ｎ型の拡散層である半導体層２６６Ｎを形成するとともに、半導体層２３２Ｎと半導体層２５１Ｎの間に、Ｎ型の拡散層である半導体層２６７Ｎを形成し、半導体層２３２Ｎ，２４２Ｎ，２５１Ｎを、これらの半導体層（拡散層）を介して互いに接続した場合には、半導体層２６６Ｎ，２６７Ｎの抵抗値が、ストア動作ＯＰ２およびリストア動作ＯＰ４に影響を与えるおそれがある。具体的には、例えば、記憶素子２６４、半導体層２３２Ｎ、半導体層２６６Ｎ、およびトランジスタＴｒＮ２の経路Ｐ１に電流を流す場合には、半導体層２６６Ｎの抵抗値が、その経路の抵抗値に影響を与えるおそれがある。また、記憶素子２６４、半導体層２３２Ｎ、半導体層２６７Ｎ、およびトランジスタＴｒＮ３の経路Ｐ２に電流を流す場合には、半導体層２６７Ｎの抵抗値が、その経路の抵抗値に影響を与えるおそれがある。一方、本実施の形態では、図１４のように、半導体層２３２Ｎ，２４２Ｎ，２５１Ｎを、第１メタル層（Ｍ１）であるメタル配線２６５を用いて接続したので、半導体層２３２Ｎ，２４２Ｎ，２５１Ｎを接続するための抵抗値を小さくすることができるため、ストア動作ＯＰ２およびリストア動作ＯＰ４をより確実に行うことができる。
［効果］
以上のように本実施の形態では、トランジスタ８１〜８８を設け、ストア動作を行うときに、これらのトランジスタからなる回路にストア電流が流れるようにしたので、ＳＲＡＭ回路にストア電流が流れないので、ディスターブが生じるおそれを低減することができる。
本実施の形態では、トランジスタ８２，８３のドレインを記憶素子３４の一端に接続するとともに、トランジスタ８６，８７のドレインを記憶素子３３の一端に接続するようにしたので、ストア電流の電流値を十分に確保することができるとともに、半導体回路の面積を小さくすることができる。
本実施の形態では、トランジスタ２４，２５のドレインを、記憶素子３３，３４の他端に接続するようにしたので、ストア電流の電流値を十分に確保することができるとともに、半導体回路の面積を小さくすることができる。
本実施の形態では、拡散層、コンタクト、記憶素子をこの順に形成したので、メモリセルの面積を小さくすることができる。
［変形例１−１］
上記実施の形態では、図４に示したように、ストア動作ＯＰ２において、信号ＳＳＴＲＬ，ＳＳＴＲＬＢが互いに反転するようにしたが、これに限定されるものではない。これに代えて、例えば、図１６に示す半導体回路１Ａのように、ストア動作ＯＰ２において、信号ＳＳＴＲＬ，ＳＳＴＲＬＢを同じにしてもよい。この例では、まず、第１ステップにおいて、半導体回路１Ａの駆動部２２Ａは、図１６に示したように、信号ＳＳＴＲＬ，ＳＳＴＲＬＢの電圧を低レベルにする。これにより、図１７Ａに示すように、トランジスタ８１，８５はオン状態になり、トランジスタ８４，８８はオフ状態になる。この場合でも、上記実施の形態の場合（図５Ｂ）と同様に、トランジスタ８５、トランジスタ８６、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstr1が流れ、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。また、第２ステップにおいて、駆動部２２Ａは、図１６に示したように、信号ＳＳＴＲＬ，ＳＳＴＲＬＢの電圧を高レベルにする。これにより、図１７Ｂに示すように、トランジスタ８１，８５はオフ状態になり、トランジスタ８４，８８はオン状態になる。この場合でも、上記実施の形態の場合（図５Ｃ）と同様に、トランジスタ２４、記憶素子３４、トランジスタ８３、トランジスタ８４の順に、ストア電流Ｉstr2が流れ、記憶素子３４の抵抗状態は、低抵抗状態ＲＬになる。
［変形例１−２］
上記実施の形態では、図２に示したように、各メモリセル３０に８つのトランジスタ８１〜８４を設けたが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｂについて詳細に説明する。
図１８は、半導体回路１Ｂのメモリセル３０Ｂの一構成例を表すものである。メモリセル３０Ｂは、トランジスタ３５，３６を有している。このメモリセル３０Ｂは、上記実施の形態に係るメモリセル３０（図２）において、２つのトランジスタ８１，８５を１つのトランジスタ３５に置き換えるとともに、２つのトランジスタ８４，８８を１つのトランジスタ３６に置き換えたものである。トランジスタ３５は、Ｐ型のＭＯＳトランジスタであり、ゲートはストア制御線ＳＴＲＬＢに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ８２，８６のソースに接続されている。トランジスタ３６は、Ｎ型のＭＯＳトランジスタであり、ゲートはストア制御線ＳＴＲＬに接続され、ドレインはトランジスタ８３，８７のソースに接続され、ソースは接地されている。
ここで、トランジスタ３５は、本開示における「第２１のトランジスタ」の一具体例に対応する。トランジスタ３６は、本開示における「第２２のトランジスタ」の一具体例に対応する。
図１９Ａ，１９Ｂは、ストア動作ＯＰ２におけるメモリセル３０Ｂの動作状態を表すものである。ストア動作ＯＰ２では、駆動部２２は、図４に示したように、信号ＳＳＴＲＬの電圧を高レベルにするとともに、信号ＳＳＴＲＬＢの電圧を低レベルにする。これにより、トランジスタ３５，３６は、図１９Ａ，１９Ｂに示したようにオン状態になる。
ストア動作ＯＰ２の第１ステップにおいて、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ８３，８６がオン状態であり、トランジスタ８２，８７がオフ状態である。よって、メモリセル３０Ｂでは、図１９Ａに示したように、トランジスタ３５、トランジスタ８６、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstr1が流れ、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。
また、第２ステップにおいて、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。この例では、トランジスタ８３，８６がオン状態であり、トランジスタ８２，８７がオフ状態であるので、図１９Ｂに示したように、トランジスタ２４、記憶素子３４、トランジスタ８３、トランジスタ３６の順に、ストア電流Ｉstr2が流れ、記憶素子３４の抵抗状態は、低抵抗状態ＲＬになる。
トランジスタ３５に流れるストア電流Ｉstr1（図１９Ａ）の電流値は、トランジスタ８１またはトランジスタ８５に流れるストア電流Ｉstr1（図５Ｂ）の電流値とほぼ同じである。すなわち、トランジスタ３５のサイズは、トランジスタ８１，８５のサイズとほぼ同じにすることができる。同様に、トランジスタ３６に流れるストア電流Ｉstr2（図１９Ｂ）の電流値は、トランジスタ８４またはトランジスタ８８に流れるストア電流Ｉstr2（図５Ｃ）の電流値とほぼ同じである。すなわち、トランジスタ３６のサイズは、トランジスタ８４，８８のサイズとほぼ同じにすることができる。よって、２つのトランジスタ８１，８５を１つのトランジスタ３５に置き換えるとともに、２つのトランジスタ８４，８８を１つのトランジスタ３６に置き換えることにより、メモリセル３０Ｂの面積を小さくすることができる。
［変形例１−３］
上記実施の形態では、図３に示したように、駆動部２２に、信号ＳＣＴＲＬを生成するインバータ（トランジスタ２４，２５）を設けたが、これに限定されるものではない。これに代えて、例えば、各メモリセルに、信号ＳＣＴＲＬを生成するインバータを設けてもよい。以下に、本変形例に係る半導体回路１Ｃについて詳細に説明する。半導体回路１Ｃは、メモリ回路２０Ｃを備えている。メモリ回路２０Ｃは、メモリセルアレイ２１Ｃと、駆動部２２Ｃと、駆動部２３とを有している。
図２０は、メモリセルアレイ２１Ｃのメモリセル３０Ｃの一構成例を表すものである。図２１は、メモリセルアレイ２１Ｃの一構成例を表すものである。メモリセルアレイ２１Ｃは、複数の制御線ＣＴＲＬＢを有している。すなわち、上記実施の形態に係るメモリセルアレイ２１では、複数の制御線ＣＴＲＬを設けたが、本変形例に係るメモリセルアレイ２１Ｃでは、複数の制御線ＣＴＲＬの代わりに複数の制御線ＣＴＲＬＢを設けている。制御線ＣＴＲＬＢは、図２０，２１における横方向に延伸するものであり、制御線ＣＴＲＬＢの一端は駆動部２２Ｃに接続され、この制御線ＣＴＲＬＢには駆動部２２Ｃにより信号ＳＣＴＲＬＢが印加されるようになっている。この信号ＳＣＴＲＬＢは、上記実施の形態に係る信号ＳＣＴＲＬの反転信号である。
メモリセル３０Ｃは、トランジスタ３７，３８を有している。トランジスタ３７は、Ｐ型のＭＯＳトランジスタであり、ゲートは制御線ＣＴＲＬＢに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ３８のドレインおよび記憶素子３３，３４の他端に接続されている。トランジスタ３８は、Ｎ型のＭＯＳトランジスタであり、ゲートは制御線ＣＴＲＬＢに接続され、ドレインはトランジスタ３７のドレインおよび記憶素子３３，３４の他端に接続され、ソースは接地されている。このトランジスタ３７，３８はインバータを構成している。そして、このインバータは、信号ＳＣＴＲＬＢに基づいて信号ＳＣＴＲＬを生成し、この信号ＳＣＴＲＬを記憶素子３３，３４の他端に供給するようになっている。
駆動部２２Ｃは、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬＢに信号ＳＣＴＲＬＢを印加し、ストア制御線ＳＴＲＬに信号ＳＳＴＲＬを印加し、ストア制御線ＳＴＲＬＢに信号ＳＳＴＲＬＢを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
ここで、トランジスタ３７は、本開示における「第２３のトランジスタ」の一具体例に対応する。トランジスタ３８は、本開示における「第２４のトランジスタ」の一具体例に対応する。
［変形例１−４］
上記実施の形態では、図２に示したように、メモリセル３０にトランジスタ８１，８４，８５，８８を設けたが、これに限定されるものではない。これに代えて、例えば、駆動部２２に、これらのトランジスタに相当するトランジスタを設けてもよい。以下に、本変形例に係る半導体回路１Ｄについて詳細に説明する。半導体回路１Ｄは、メモリ回路２０Ｄを備えている。メモリ回路２０Ｄは、メモリセルアレイ２１Ｄと、駆動部２２Ｄと、駆動部２３とを有している。
図２２は、メモリセルアレイ２１Ｄのメモリセル３０Ｄの一構成例を表すものである。図２３は、メモリセルアレイ２１Ｄの一構成例を表すものである。メモリセルアレイ２１Ｄは、複数のストア制御線ＳＴＲＬ１と、複数のストア制御線ＳＴＲＬＢ１とを有している。ストア制御線ＳＴＲＬ１は、図２２，２３における横方向に延伸するものであり、ストア制御線ＳＴＲＬ１の一端は駆動部２２Ｄに接続され、このストア制御線ＳＴＲＬ１には駆動部２２Ｄにより信号ＳＳＴＲＬ１が印加される。ストア制御線ＳＴＲＬＢ１は、図２２，２３における横方向に延伸するものであり、ストア制御線ＳＴＲＬＢ１の一端は駆動部２２Ｄに接続され、このストア制御線ＳＴＲＬＢ１には駆動部２２Ｄにより信号ＳＳＴＲＬＢ１が印加されるようになっている。
メモリセル３０Ｃは、トランジスタ８２，８３，８６，８７を有している。トランジスタ８２，８６のソースはストア制御線ＳＴＲＬＢ１に接続されており、トランジスタ８３，８７のソースはストア制御線ＳＴＲＬ１に接続されている。
駆動部２２Ｄは、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、ストア制御線ＳＴＲＬ１に信号ＳＳＴＲＬ１を印加し、ストア制御線ＳＴＲＬＢ１に信号ＳＳＴＲＬＢ１を印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
図２３に示したように、駆動部２２Ｄは、トランジスタ２６，２７を有している。トランジスタ２６はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＬＢが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはストア制御線ＳＴＲＬＢ１に接続されている。トランジスタ２６は、上記実施の形態に係るメモリセル３０（図２）のトランジスタ８１，８５に対応するものである。トランジスタ２７はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＬが供給され、ドレインはストア制御線ＳＴＲＬ１に接続され、ソースは接地されている。トランジスタ２７は、上記実施の形態に係るメモリセル３０（図２）のトランジスタ８４，８８に対応するものである。
ここで、ストア制御線ＳＴＲＬＢ１は、本開示における「第１の制御線」の一具体例に対応する。ストア制御線ＳＴＲＬ１は、本開示における「第２の制御線」の一具体例に対応する。トランジスタ２６は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ２７は、本開示における「第７のトランジスタ」の一具体例に対応する。
図２４は、本実施の形態に係るメモリセル３０Ｄのレイアウトの一例を表すものである。このように、メモリセル３０Ｄでは、上記実施の形態に係るメモリセル３０（図２，１０）に比べて、トランジスタの数を減らすことができるため、メモリセル３０Ｄの面積を小さくすることができる。
この半導体回路１Ｄでは、図２３に示したように、駆動部２２Ｄのトランジスタ２６のそれぞれが、１本のストア制御線ＳＴＲＬＢ１を駆動するとともに、駆動部２２Ｄのトランジスタ２７のそれぞれが、１本のストア制御線ＳＴＲＬ１を駆動したが、これに限定されるものではない。これに代えて、例えば、図２５に示す半導体回路１Ｅのように、駆動部２２Ｅのトランジスタ２６のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬＢ１を駆動するとともに、駆動部２２Ｅのトランジスタ２７のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬ１を駆動してもよい。
［変形例１−５］
上記実施の形態では、図２，３に示したように、ワード線ＷＬ、制御線ＣＴＲＬ、ストア制御線ＳＴＲＬ，ＳＴＲＬＢ、およびリストア制御線ＲＳＴＬを図２，３における横方向に延伸するように構成するとともに、ビット線ＢＬ，ＢＬＢを図２，３における縦方向に延伸するように構成したが、これに限定されるものではない。以下に、一例として、ストア制御線ＳＴＲＬ，ＳＴＲＬＢを縦方向に延伸するように構成した半導体回路１Ｆについて詳細に説明する。半導体回路１Ｆは、メモリ回路２０Ｆを備えている。メモリ回路２０Ｆは、メモリセルアレイ２１Ｆと、駆動部２２Ｆと、駆動部２３Ｆとを有している。
図２６は、メモリセルアレイ２１Ｆのメモリセル３０Ｆの一構成例を表すものである。図２７は、メモリセルアレイ２１Ｆの一構成例を表すものである。メモリセルアレイ２１Ｆは、複数のストア制御線ＳＴＲＬ２と、複数のストア制御線ＳＴＲＬＢ２とを有している。ストア制御線ＳＴＲＬ２は、図２６，２７における縦方向に延伸するものであり、ストア制御線ＳＴＲＬ２の一端は駆動部２３Ｆに接続され、このストア制御線ＳＴＲＬ２には駆動部２３Ｆにより信号ＳＳＴＲＬ２が印加される。ストア制御線ＳＴＲＬＢ２は、図２６，２７における縦方向に延伸するものであり、ストア制御線ＳＴＲＬＢ２の一端は駆動部２３Ｆに接続され、このストア制御線ＳＴＲＬＢ２には駆動部２３Ｆにより信号ＳＳＴＲＬＢ２が印加されるようになっている。
メモリセル３０Ｆは、トランジスタ８１，８４，８５，８８を有している。トランジスタ８１，８５のゲートは、ストア制御線ＳＴＲＬＢ２に接続されており、トランジスタ８４，８８のゲートは、ストア制御線ＳＴＲＬ２に接続されている。
駆動部２２Ｆは、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
駆動部２３Ｆは、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１Ｆに情報を書き込み、あるいはメモリセルアレイ２１Ｆから情報を読み出すものである。また、駆動部２３Ｆは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＬ２に信号ＳＳＴＲＬ２を印加し、ストア制御線ＳＴＲＬＢ２に信号ＳＳＴＲＬＢ２を印加する機能をも有している。
この半導体回路１Ｆでは、図２６に示したように、メモリセル３０Ｆにトランジスタ８１，８４，８５，８８を設けたが、これに代えて、例えば、変形例１−４と同様に、駆動部２３Ｆに、これらのトランジスタに相当するトランジスタを設けてもよい。以下に、本変形例に係る半導体回路１Ｇについて詳細に説明する。半導体回路１Ｇは、メモリ回路２０Ｇを備えている。メモリ回路２０Ｇは、メモリセルアレイ２１Ｇと、駆動部２２Ｆと、駆動部２３Ｇとを有している。
図２８は、メモリセルアレイ２１Ｇのメモリセル３０Ｇの一構成例を表すものである。図２９は、メモリセルアレイ２１Ｇの一構成例を表すものである。メモリセルアレイ２１Ｇは、複数のストア制御線ＳＴＲＬ３と、複数のストア制御線ＳＴＲＬＢ３とを有している。ストア制御線ＳＴＲＬ３は、図２８，２９における縦方向に延伸するものであり、ストア制御線ＳＴＲＬ３の一端は駆動部２３Ｇに接続され、このストア制御線ＳＴＲＬ３には駆動部２３Ｇにより信号ＳＳＴＲＬ３が印加される。ストア制御線ＳＴＲＬＢ３は、図２８，２９における縦方向に延伸するものであり、ストア制御線ＳＴＲＬＢ３の一端は駆動部２３Ｇに接続され、このストア制御線ＳＴＲＬＢ３には駆動部２３Ｇにより信号ＳＳＴＲＬＢ３が印加されるようになっている。
メモリセル３０Ｇは、トランジスタ８２，８３，８６，８７を有している。トランジスタ８２，８６のソースはストア制御線ＳＴＲＬＢ３に接続されており、トランジスタ８３，８７のソースはストア制御線ＳＴＲＬ３に接続されている。
駆動部２３Ｇは、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１Ｇに情報を書き込み、あるいはメモリセルアレイ２１Ｇから情報を読み出すものである。また、駆動部２３Ｇは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＬ３に信号ＳＳＴＲＬ３を印加し、ストア制御線ＳＴＲＬＢ３に信号ＳＳＴＲＬＢ３を印加する機能をも有している。
図２９に示したように、駆動部２３Ｇは、トランジスタ２８，２９を有している。トランジスタ２８はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＬＢ２が供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはストア制御線ＳＴＲＬＢ３に接続されている。トランジスタ２８は、メモリセル３０Ｆ（図２６）のトランジスタ８１，８５に対応するものである。トランジスタ２９はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＬ２が供給され、ドレインはストア制御線ＳＴＲＬ３に接続され、ソースは接地されている。トランジスタ２９は、メモリセル３０Ｆ（図２６）のトランジスタ８４，８８に対応するものである。
この半導体回路１Ｇでは、図２９に示したように、駆動部２３Ｇのトランジスタ２８のそれぞれが、１本のストア制御線ＳＴＲＬＢ３を駆動するとともに、駆動部２３Ｇのトランジスタ２９のそれぞれが、１本のストア制御線ＳＴＲＬ３を駆動したが、これに限定されるものではない。これに代えて、図２５に示した半導体回路１Ｅと同様に、駆動部２３Ｇのトランジスタ２８のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬＢ３を駆動するとともに、駆動部２３Ｇのトランジスタ２９のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬ３を駆動してもよい。
［変形例１−６］
上記実施の形態では、図２に示したように、記憶素子３３のピンド層Ｐをトランジスタ３１のソースおよびトランジスタ８６，８７のドレインに接続するとともにフリー層Ｆを制御線ＣＴＲＬに接続し、記憶素子３４のピンド層Ｐをトランジスタ３２のソースおよびトランジスタ８２，８３のドレインに接続するとともにフリー層Ｆを制御線ＣＴＲＬに接続したが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｈについて詳細に説明する。
図３０は、半導体回路１Ｈのメモリセル３０Ｈの一構成例を表すものである。メモリセル３０Ｈは、記憶素子３３Ｈ，３４Ｈを有している。記憶素子３３Ｈのフリー層Ｆはトランジスタ３１のソースおよびトランジスタ８２，８３のドレインに接続され、ピンド層Ｐは制御線ＣＴＲＬに接続されている。記憶素子３４Ｈのフリー層Ｆはトランジスタ３２のソースおよびトランジスタ８６，８７のドレインに接続され、ピンド層Ｐは制御線ＣＴＲＬに接続されている。すなわち、本変形例に係るメモリセル３０Ｈでは、上記実施の形態に係るメモリセル３０（図２）において、記憶素子３３の向きを入れ替えるとともに、記憶素子３４の向きを入れ替えている。さらに、メモリセル３０Ｈでは、トランジスタ８２，８３のドレインを記憶素子３３Ｈに接続するとともに、トランジスタ８６，８７のドレインを記憶素子３４Ｈに接続している。
図３１Ａ，３１Ｂは、ストア動作ＯＰ２におけるメモリセル３０Ｈの動作状態を表すものである。ストア動作ＯＰ２の第１ステップにおいて、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ８３，８６がオン状態であり、トランジスタ８２，８７がオフ状態である。よって、メモリセル３０Ｈでは、図３１Ａに示したように、トランジスタ８５、トランジスタ８６、記憶素子３４Ｈ、トランジスタ２５の順に、ストア電流Ｉstr1が流れる。このとき、記憶素子３４Ｈでは、ストア電流Ｉstr1がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になり、その結果、記憶素子３４Ｈの抵抗状態は、低抵抗状態ＲＬになる。
また、第２ステップにおいて、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。この例では、トランジスタ８３，８６がオン状態であり、トランジスタ８２，８７がオフ状態であるので、図３１Ｂに示したように、トランジスタ２４、記憶素子３３Ｈ、トランジスタ８３、トランジスタ８４の順に、ストア電流Ｉstr2が流れる。このとき、記憶素子３３Ｈでは、ストア電流Ｉstr2がピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と反対の方向（反平行状態）になり、その結果、記憶素子３３Ｈの抵抗状態は、高抵抗状態ＲＨになる。
［変形例１−７］
上記実施の形態では、磁気トンネル接合素子を用いて記憶素子３３，３４を構成したが、これに限定されるものではなく、図３２に示すメモリセル３０Ｊのように、抵抗状態が可逆的に変化する様々な記憶素子３３Ｊ，３４Ｊを用いることができる。記憶素子３３Ｊ，３４Ｊは、例えば、２つの端子間に流れる電流の向きに応じて抵抗状態が変化するものであってもよいし、２つの端子に印加された電圧の極性に応じて抵抗状態が変化するものであってもよい。記憶素子３３Ｊ，３４Ｊは、ユニポーラ型の素子であってもよいし、バイポーラ型の素子であってもよい。具体的には、抵抗変化型記憶素子、相変化型記憶素子、および強誘電体記憶素子などを使用することができる。
［変形例１−８］
上記実施の形態では、１つの電源トランジスタ１２を設け、この電源トランジスタ１２のドレインをメモリ回路２０に接続したが、これに限定されるものではない。これに代えて、例えば、３つの電源トランジスタ１２Ａ，１２Ｂ，１２Ｃを設け、電源トランジスタ１２Ａのドレインをメモリ回路２０のメモリセルアレイ２１に接続し、電源トランジスタ１２Ｂのドレインをメモリ回路２０の駆動部２２に接続し、電源トランジスタ１２Ｃのドレインをメモリ回路２０の駆動部２３に接続してもよい。これにより、制御部１１は、メモリセルアレイ２１および駆動部２２，２３への電源供給を別々に制御することができる。
［変形例１−９］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図３３に示す半導体回路１Ｋのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｋは、制御部１１Ｋと、電源トランジスタ１２Ｋと、メモリ回路２０Ｋとを備えている。電源トランジスタ１２Ｋは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号が供給され、ドレインはメモリ回路２０Ｋに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｋでは、メモリ回路２０Ｋを使用する場合には、電源トランジスタ１２Ｋをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｋに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｋでは、メモリ回路２０Ｋを使用しない場合には、電源トランジスタ１２Ｋをオフ状態にする。
［変形例１−１０］
上記実施の形態では、本技術をＳＲＡＭ回路に適用したが、これに限定されるものではない。例えば、本技術を、例えば、フリップフロップ回路に適用してもよい。以下に、いくつかの例を挙げて、本変形例について詳細に説明する。
図３４は、本応用例に係るフリップフロップ回路１０１の一構成例である。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路１０１Ｓとを有している。このスレーブラッチ回路１０１Ｓには、上記実施の形態に係る技術が適用されている。スレーブラッチ回路１０１Ｓは、インバータＩＶ１３，ＩＶ１４と、トランスミッションゲートＴＧ２と、トランジスタＴＲ２と、トランジスタ３１，３２，８１〜８８と、記憶素子３３，３４とを有している。インバータＩＶ１３は、上記実施の形態におけるインバータＩＶ１に対応するものであり、入力端子はノードＮ１３に接続され、出力端子はノードＮ１４に接続されている。インバータＩＶ１４は、上記実施の形態におけるインバータＩＶ２に対応するものであり、入力端子はノードＮ１４に接続され、出力端子はトランスミッションゲートＴＧ２の一端およびトランジスタＴＲ２のソースに接続されている。トランスミッションゲートＴＧ２の一端はインバータＩＶ１４の出力端子およびトランジスタＴＲ２のソースに接続され、他端はノードＮ１３に接続されている。トランジスタＴＲ２は、この例ではＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＴＬが供給され、ソースはインバータＩＶ１４の出力端子およびトランスミッションゲートＴＧ２の一端に接続され、ドレインはノードＮ１３に接続されている。
ここで、インバータＩＶ１３は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ１４、トランスミッションゲートＴＧ２、およびトランジスタＴＲ２は、本開示における「第２の回路」の一具体例に対応する。
図３５は、本変形例に係る他のフリップフロップ回路１０２の一構成例である。フリップフロップ回路１０２は、マスタラッチ回路１０２Ｍと、スレーブラッチ回路１０２Ｓとを有している。このマスタラッチ回路１０２Ｍには、上記実施の形態に係る技術が適用されている。マスタラッチ回路１０２Ｍは、インバータＩＶ１１，ＩＶ１２と、トランスミッションゲートＴＧ１と、トランジスタＴＲ１と、トランジスタ３１，３２，８１〜８８と、記憶素子３３，３４とを有している。インバータＩＶ１１は、上記実施の形態におけるインバータＩＶ１に対応するものであり、入力端子はノードＮ１１に接続され、出力端子はノードＮ１２に接続されている。インバータＩＶ１２は、上記実施の形態におけるインバータＩＶ２に対応するものであり、入力端子はノードＮ１２に接続され、出力端子はトランスミッションゲートＴＧ１の一端およびトランジスタＴＲ１のソースに接続されている。トランスミッションゲートＴＧ１の一端はインバータＩＶ１２の出力端子およびトランジスタＴＲ１のソースに接続され、他端はノードＮ１１に接続されている。トランジスタＴＲ１は、この例ではＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＴＬが供給され、ソースはインバータＩＶ１２の出力端子およびトランスミッションゲートＴＧ１の一端に接続され、ドレインはノードＮ１１に接続されている。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る半導体回路２について説明する。本実施の形態は、各メモリセルに１つの記憶素子を設けたものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図１に示したように、半導体回路２は、メモリ回路５０を備えている。メモリ回路５０は、メモリセルアレイ５１と、駆動部５２，５３とを有している。
図３６は、メモリセルアレイ５１におけるメモリセル６０の一構成例を表すものである。図３７は、メモリセルアレイ５１の一構成例を表すものである。メモリセルアレイ５１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＣＴＲＬと、複数のストア制御線ＳＴＲＬと、複数のストア制御線ＳＴＲＬＢと、複数のリストア制御線ＲＳＴＬとを有している。
メモリセル６０は、ＳＲＡＭ回路７０と、トランジスタ３１，８５〜８８と、記憶素子３３とを有している。
ＳＲＡＭ回路７０は、トランジスタ７１〜７４，４５，４６を有している。トランジスタ７１〜７４は、上記実施の形態におけるトランジスタ４１〜４４にそれぞれ対応している。トランジスタ７１，７２は、インバータＩＶ３を構成しており、トランジスタ７３，７４は、インバータＩＶ４を構成している。この例では、トランジスタ７３のゲート長Ｌ７３をトランジスタ７１のゲート長Ｌ７１と等しくするとともに、トランジスタ７３のゲート幅Ｗ７３をトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）している。また、トランジスタ７２のゲート長Ｌ７２をトランジスタ７４のゲート長Ｌ７４と等しくするとともに、トランジスタ７２のゲート幅Ｗ７２をトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）している。これにより、電源投入直後において、インバータＩＶ４は高レベルを出力しやすくなり、インバータＩＶ３は低レベルを出力しやすくなる。
また、メモリセル６０では、後述するように、リストア動作ＯＰ４において、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流が、記憶素子３３の抵抗状態が高抵抗状態ＲＨである場合にノードＮ１から制御線ＣＴＲＬに流れる電流よりも大きくなるとともに、記憶素子３３の抵抗状態が低抵抗状態ＲＬである場合にノードＮ１から制御線ＣＴＲＬに流れる電流よりも小さくなるようにしている。
トランジスタ３１のゲートはリストア制御線ＲＳＴＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ８６，８７のドレインおよび記憶素子３３の一端に接続されている。トランジスタ８５のゲートはストア制御線ＳＴＲＬＢに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ８６のソースに接続されている。トランジスタ８６のゲートはノードＮ２に接続され、ソースはトランジスタ８５のドレインに接続され、ドレインは、トランジスタ８７のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続されている。トランジスタ８７のゲートはノードＮ２に接続され、ドレインは、トランジスタ８６のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続され、ソースはトランジスタ８８のドレインに接続されている。トランジスタ８８のゲートはストア制御線ＳＴＲＬに接続され、ドレインはトランジスタ８７のソースに接続され、ソースは接地されている。記憶素子３３の一端（ピンド層Ｐ）はトランジスタ３１のソースおよびトランジスタ８６，８７のドレインに接続され、他端（フリー層Ｆ）は制御線ＣＴＲＬに接続されている。
駆動部５２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、ストア制御線ＳＴＲＬに信号ＳＳＴＲＬを印加し、ストア制御線ＳＴＲＬＢに信号ＳＳＴＲＬＢを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。図３７に示したように、駆動部５２は、トランジスタ２４，２５を有している。トランジスタ２４，２５はインバータを構成しており、駆動部５２は、このインバータを用いて、制御線ＣＴＲＬを駆動するようになっている。
駆動部５３は、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ５１に情報を書き込み、あるいはメモリセルアレイ５１から情報を読み出すものである。
ここで、トランジスタ７１は、本開示における「第１１のトランジスタ」の一具体例に対応する。トランジスタ７３は、本開示における「第１２のトランジスタ」の一具体例に対応する。トランジスタ７４は、本開示における「第１３のトランジスタ」の一具体例に対応する。トランジスタ７２は、本開示における「第１４のトランジスタ」の一具体例に対応する。
図３８は、半導体回路２における、ある着目したメモリセル６０の一動作例を表すものである。図３９、図４０Ａ〜４０Ｄ、および図４１Ａ〜４１Ｃは、メモリセル６０の動作状態を表すものである。図３９は通常動作ＯＰ１における状態を示す。図４０Ａ〜４０ＤはノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合における状態を示し、図４０Ａ，４０Ｂはストア動作ＯＰ２における状態を示し、図４０Ｃはスタンバイ動作ＯＰ３における状態を示し、図４０Ｄはリストア動作ＯＰ４における状態を示す。図４１Ａ〜４１ＤはノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合における状態を示し、図４１Ａ，４１Ｂはストア動作ＯＰ２における状態を示し、図４１Ｃはスタンバイ動作ＯＰ３における状態を示し、図４１Ｄはリストア動作ＯＰ４における状態を示す。
（通常動作ＯＰ１）
通常動作ＯＰ１では、制御部１１は、図３８に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路５０に電源電圧ＶＤＤが供給される。そして、駆動部５２は、図３８に示したように、信号ＳＲＳＴＬの電圧を低レベルにする。これにより、トランジスタ３１は、図３９に示したようにオフ状態になる。また、駆動部５２は、図３８に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに、信号ＳＳＴＲＬＢの電圧を高レベルにする。これにより、トランジスタ８５，８８は、図３９に示したように、それぞれオフ状態になる。また、駆動部５２は、図３８に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。
この通常動作ＯＰ１では、メモリセル６０のＳＲＡＭ回路７０に対して情報を書き込み、またはＳＲＡＭ回路７０から情報を読み出す。このとき、図３９に示したように、トランジスタ３１，８５，８８はオフ状態である。よって、記憶素子３３に電流が流れないため、記憶素子３３の抵抗状態は維持される。
（ストア動作ＯＰ２）
ストア動作ＯＰ２では、駆動部５２は、図３８に示したように、信号ＳＳＴＲＬの電圧を高レベルにするとともに、信号ＳＳＴＲＬＢの電圧を低レベルにする。これにより、トランジスタ８５，８８は、図４０Ａ，４０Ｂに示したように、それぞれオン状態になる。また、駆動部５２は、図３８に示したように、信号ＳＷＬの電圧を低レベルにする。これにより、トランジスタ４５，４６はオフ状態になる。
このストア動作ＯＰ２では、駆動部５２は、図３８に示したように、第１ステップにおいて、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にし、第２ステップにおいて、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、ＳＲＡＭ回路７０に記憶された情報に応じて、記憶素子３３の抵抗状態が設定される。
具体的には、例えば、図４０Ａ，４０Ｂに示したように、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合には、ノードＮ２における電圧ＶＮ２は低レベル電圧ＶＬ（ＶＮ２＝ＶＬ）であるので、トランジスタ８６がオン状態であり、トランジスタ８７がオフ状態である。よって、メモリセル６０では、第１ステップにおいて、図４０Ａに示したように、トランジスタ８５、トランジスタ８６、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstr1が流れる。このとき、記憶素子３３では、ストア電流Ｉstr1がピンド層Ｐからフリー層Ｆに流れる。その結果、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。一方、第２ステップでは、図４０Ｂに示したように、ストア電流は流れない。これにより、記憶素子３３の抵抗状態は、高抵抗状態ＲＨに設定される。
また、例えば、図４１Ａ，４１Ｂに示したように、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合には、ノードＮ２における電圧ＶＮ２は高レベル電圧ＶＨ（ＶＮ２＝ＶＨ）であるので、トランジスタ８７がオン状態であり、トランジスタ８６がオフ状態である。よって、メモリセル６０では、第１ステップでは、図４１Ａに示したように、ストア電流は流れない。一方、第２ステップでは、図４１Ｂに示したように、トランジスタ２４、記憶素子３３、トランジスタ８７、トランジスタ８８の順に、ストア電流Ｉstr2が流れる。このとき、記憶素子３３では、ストア電流Ｉstr2がフリー層Ｆからピンド層Ｐに流れる。その結果、記憶素子３３の抵抗状態は、低抵抗状態ＲＬに設定される。
（スタンバイ動作ＯＰ３）
スタンバイ動作ＯＰ３では、図３８に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路５０への電源供給が停止する。このとき、図４０Ｃ，４１Ｃに示したように、記憶素子３３の抵抗状態は維持される。
（リストア動作ＯＰ４）
リストア動作ＯＰ４では、図３８に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路５０に電源電圧ＶＤＤが供給される。これにより、メモリセル６０では、電源投入直後において、インバータＩＶ４は高レベルを出力しやすく、インバータＩＶ３は低レベルを出力しやすいため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨに向かおうとするとともに、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬに向かおうとする。そして、駆動部５２は、信号ＳＲＳＴＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図４０Ｄ，４１Ｄに示したように、この期間において、トランジスタ３１はオン状態になる。すなわち、ノードＮ１は、この期間において記憶素子３３と電気的に接続される。また、駆動部５２は、図３８に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに、信号ＳＳＴＲＬＢの電圧を高レベルにする。これにより、トランジスタ８５，８８は、図４０Ｄ，４１Ｄに示したように、それぞれオフ状態になる。また、駆動部５２は、図３８に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子３３を介して接地される。このとき、記憶素子３３の抵抗状態に応じて、ＳＲＡＭ回路７０における電圧状態が定まる。
具体的には、例えば、図４０Ｄに示したように、記憶素子３３の抵抗状態が高抵抗状態ＲＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子３３を介して制御線ＣＴＲＬに流れる電流よりも大きくなる。よって、ノードＮ１の電圧は、高レベル電圧ＶＨに設定される。
また、例えば、図４１Ｄに示したように、記憶素子３３の抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子３３を介して制御線ＣＴＲＬに流れる電流よりも小さくなる。よって、ノードＮ１の電圧は、低レベル電圧ＶＬに設定される。
このようにして、メモリセル６０では、記憶素子３３に記憶された情報に応じて、ＳＲＡＭ回路７０が情報を記憶する。
図４２は、本実施の形態に係るメモリセル６０のレイアウトの一例を表すものである。この例では、トランジスタ４１〜４６，３１を、通常のしきい値電圧（Standard Vth）を有するトランジスタで構成し、トランジスタ８５〜８８を、低いしきい値電圧（Low VthまたはUltra-low Vth）を有するトランジスタで構成している。なお、この例では、Ultra-low Vthを有するトランジスタを用いている。このように、トランジスタ８５〜８８を、低いしきい値電圧を有するトランジスタで構成することにより、小さい面積で十分なストア電流を実現することができる。なお、これに限定されるものではなく、メモリセル６０内の全てのトランジスタを、通常のしきい値電圧を有するトランジスタで構成してもよいし、低いしきい値電圧を有するトランジスタで構成してもよい。
このように、半導体回路２では、各メモリセル６０において、１つの記憶素子３３を設けるようにした。これにより、半導体回路２では、第１の実施の形態に係る半導体回路１に比べて、素子数を減らすことができるため、メモリセル６０の面積を小さくすることができる。その結果、半導体回路２の全体の面積を小さくすることができる。
また、ＳＲＡＭ回路７０では、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）した。また、ＳＲＡＭ回路７０では、インバータＩＶ４のトランジスタ７３からノードＮ１に向かって流れる電流を、記憶素子３３の抵抗状態が高抵抗状態ＲＨである場合（図４０Ｄ）に、ノードＮ１から制御線ＣＴＲＬに流れる電流よりも大きくするとともに、記憶素子３３の抵抗状態が低抵抗状態ＲＬである場合（図４１Ｄ）に、ノードＮ１から制御線ＣＴＲＬに流れる電流よりも小さくするようにした。これにより、半導体回路２では、１つの記憶素子３３で、リストア動作ＯＰ４を実現することができる。
すなわち、第１の実施の形態に係る半導体回路１では、例えば、リストア動作ＯＰ４において、図５Ｅに示したように、記憶素子３３の抵抗状態が高抵抗状態ＲＨであり、記憶素子３４の抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ２が低い抵抗値によりプルダウンされる。よって、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになり、その結果、ノードＮ１における電圧ＶＮ１を高レベル電圧ＶＨにすることができる。しかしながら、この半導体回路１におけるメモリセル３０から、単にトランジスタ３２，８１〜８４および記憶素子３４を省いた構成では、ノードＮ１が高い抵抗値によりプルダウンされるだけである。よって、この場合には、リストア動作ＯＰ４を行おうとしても、ノードＮ１における電圧ＶＮ１を高レベル電圧ＶＨにすることが難しい。
一方、半導体回路２では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになりやすいようにＳＲＡＭ回路７０を構成した。これにより、記憶素子３３の抵抗状態が高抵抗状態ＲＨである場合には、図４０Ｄに示したように、電圧ＶＮ１が高レベル電圧ＶＨになる。すなわち、電圧ＶＮ１は、ノードＮ１が高い抵抗値によりプルダウンされてもさほど影響を受けず、高レベル電圧ＶＨになる。また、記憶素子３３の抵抗状態が低抵抗状態ＲＬである場合には、図４１Ｄに示したように、ノードＮ１が低い抵抗値によりプルダウンされるため、電圧ＶＮ１が低レベル電圧ＶＬになる。これにより、半導体回路２では、１つの記憶素子３３で、リストア動作ＯＰ４を実現することができる。
以上のように本実施の形態では、各メモリセルにおいて、１つの記憶素子を設けるようにしたので、半導体回路の面積を小さくすることができる。
本実施の形態では、ノードＮ１における電圧が電源投入直後に高レベル電圧になりやすいようにＳＲＡＭ回路を構成したので、１つの記憶素子で、リストア動作を実現することができる。
その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２−１］
上記実施の形態では、インバータＩＶ３，ＩＶ４におけるトランジスタ７１〜７４のゲート幅Ｗをそれぞれ設定したが、これに限定されるものではない。これに代えて、例えば、インバータＩＶ３，ＩＶ４におけるトランジスタ７１〜７４のゲート長Ｌをそれぞれ設定してもよい。具体的には、例えば、インバータＩＶ４におけるトランジスタ７３のゲート長Ｌ７３をインバータＩＶ３におけるトランジスタ７１のゲート長Ｌ７１より短く（Ｌ７３＜Ｌ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート長Ｌ７２をインバータＩＶ４におけるトランジスタ７４のゲート長Ｌ７４より短く（Ｌ７２＜Ｌ７４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにしやすくすることができる。
［変形例２−２］
上記実施の形態では、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）したが、これに限定されるものではない。これに代えて、トランジスタ７２，７４のゲート幅Ｗ７２，Ｗ７４を互いに等しくするとともに、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）してもよい。また、例えば、トランジスタ７１，７３のゲート幅Ｗ７１，Ｗ７３を互いに等しくするとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにしやすくすることができる。
［変形例２−３］
上記実施の形態では、リストア動作ＯＰ４において、ノードＮ１から制御線ＣＴＲＬに電流が流れるようにしたが、これに限定されるものではなく、さらに、ノードＮ２から制御線ＣＴＲＬに電流が流れるようにしてもよい。以下に、本変形例に係る半導体回路２Ｃについて詳細に説明する。
図４３は、半導体回路２Ｃのメモリセル６０Ｃの一構成例を表すものである。メモリセル６０Ｃは、ＳＲＡＭ回路４０と、トランジスタ６１，６２，８５〜８８と、記憶素子３３とを有している。
ＳＲＡＭ回路４０は、トランジスタ４１〜４６を有している。トランジスタ４１のゲート長Ｌ４１は、トランジスタ４３のゲート長Ｌ４３と等しく、トランジスタ４１のゲート幅Ｗ４１は、トランジスタ４３のゲート幅Ｗ４３と等しい。同様に、トランジスタ４２のゲート長Ｌ４２は、トランジスタ４４のゲート長Ｌ４４と等しく、トランジスタ４２のゲート幅Ｗ４２は、トランジスタ４４のゲート幅Ｗ４４と等しい。すなわち、上記第２の実施の形態では、電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになりやすいように構成されたＳＲＡＭ回路７０を用いたが、本変形例では、上記第１の実施の形態の半導体回路１（図２）のＳＲＡＭ回路４０を用いている。
トランジスタ６１，６２は、Ｎ型のＭＯＳトランジスタである。トランジスタ６１のゲートはリストア制御線ＲＳＴＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ８６，８７のドレインおよび記憶素子３３の一端に接続されている。トランジスタ６２のゲートはリストア制御線ＲＳＴＬに接続され、ドレインはノードＮ２に接続され、ソースは制御線ＣＴＲＬに接続されている。トランジスタ６２のオン抵抗は、トランジスタ６１のオン抵抗よりも大きくなるように設定されている。具体的には、例えば、トランジスタ６２のゲート長Ｌ６２をトランジスタ６１のゲート長Ｌ６１よりも長くしてもよいし、トランジスタ６２のゲート幅Ｗ６２をトランジスタ６１のゲート幅Ｗ６１よりも狭くしてもよい。
この構成により、リストア動作ＯＰ４において、ノードＮ２からトランジスタ６２を介して制御線ＣＴＲＬに流れる電流Ｉ６２を、記憶素子３３の抵抗状態が高抵抗状態ＲＨである場合に、ノードＮ１からトランジスタ６１および記憶素子３３を介して制御線ＣＴＲＬに流れる電流ＩＨよりも大きくするとともに、記憶素子３３の抵抗状態が低抵抗状態ＲＬである場合に、ノードＮ１からトランジスタ６１および記憶素子３３を介して制御線ＣＴＲＬに流れる電流ＩＬよりも小さくすることができる。その結果、メモリセル６０Ｃでは、上記実施の形態の場合と同様に、リストア動作ＯＰ４において、記憶素子３３の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態を設定することができる。
この例では、半導体回路２Ｃは、ＳＲＡＭ回路４０を用いたが、これに限定されるものではなく、これに代えて、上記実施の形態の半導体回路２（図３６）のＳＲＡＭ７０を用いてもよい。
なお、この例では、トランジスタ６１，６２のオン抵抗が互いに異なるようにしたが、これに限定されるものではない。これに代えて、例えば、トランジスタ６１，６２のオン抵抗をほぼ同じにするとともに、トランジスタ６２のソースと制御線ＣＴＲＬとの間に抵抗素子６３を挿入してもよい。この抵抗素子６３の抵抗値は、例えば、抵抗状態が高抵抗状態ＲＨである場合における記憶素子３３の抵抗値と、抵抗状態が低抵抗状態ＲＬである場合における記憶素子３３の抵抗値の平均値程度に設定することができる。
［変形例２−４］
上記実施の形態では、図３８に示したように、ストア動作ＯＰ２において、信号ＳＳＴＲＬ，ＳＳＴＲＬＢが互いに反転するようにしたが、これに限定されるものではない。これに代えて、例えば、半導体回路１Ａの場合（図１６）と同様に、ストア動作ＯＰ２において、信号ＳＳＴＲＬ，ＳＳＴＲＬＢを同じにしてもよい。
［変形例２−５］
上記実施の形態では、図３７に示したように、駆動部５２に、信号ＳＣＴＲＬを生成するインバータ（トランジスタ２４，２５）を設けたが、これに限定されるものではない。これに代えて、例えば、各メモリセルに、信号ＳＣＴＲＬを生成するインバータを設けてもよい。以下に、本変形例に係る半導体回路２Ｅについて詳細に説明する。半導体回路２Ｅは、メモリ回路５０Ｅを備えている。メモリ回路５０Ｅは、メモリセルアレイ５１Ｅと、駆動部５２Ｅと、駆動部５３とを有している。
図４４は、メモリセルアレイ５１Ｅのメモリセル６０Ｃの一構成例を表すものである。図４５は、メモリセルアレイ５１Ｅの一構成例を表すものである。メモリセルアレイ５１Ｅは、複数の制御線ＣＴＲＬＢを有している。制御線ＣＴＲＬＢは、図４４，４５における横方向に延伸するものであり、制御線ＣＴＲＬＢの一端は駆動部５２Ｅに接続され、この制御線ＣＴＲＬＢには駆動部５２Ｅにより信号ＳＣＴＲＬＢが印加されるようになっている。
メモリセル６０Ｅは、トランジスタ３７，３８を有している。このトランジスタ３７，３８はインバータを構成している。そして、このインバータは、信号ＳＣＴＲＬＢに基づいて信号ＳＣＴＲＬを生成し、この信号ＳＣＴＲＬを記憶素子３３の他端に供給するようになっている。
駆動部５２Ｅは、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬＢに信号ＳＣＴＲＬＢを印加し、ストア制御線ＳＴＲＬに信号ＳＳＴＲＬを印加し、ストア制御線ＳＴＲＬＢに信号ＳＳＴＲＬＢを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
［変形例２−６］
上記実施の形態では、図３６に示したように、メモリセル６０にトランジスタ８５，８８を設けたが、これに限定されるものではない。これに代えて、例えば、駆動部５２に、これらのトランジスタに相当するトランジスタを設けてもよい。以下に、本変形例に係る半導体回路２Ｆについて詳細に説明する。半導体回路２Ｆは、メモリ回路５０Ｆを備えている。メモリ回路５０Ｆは、メモリセルアレイ５１Ｆと、駆動部５２Ｆと、駆動部５３とを有している。
図４６は、メモリセルアレイ５１Ｆのメモリセル６０Ｆの一構成例を表すものである。図４７は、メモリセルアレイ５１Ｆの一構成例を表すものである。メモリセルアレイ５１Ｆは、複数のストア制御線ＳＴＲＬ１と、複数のストア制御線ＳＴＲＬＢ１とを有している。ストア制御線ＳＴＲＬ１は、図４６，４７における横方向に延伸するものであり、ストア制御線ＳＴＲＬ１の一端は駆動部５２Ｆに接続され、このストア制御線ＳＴＲＬ１には駆動部５２Ｆにより信号ＳＳＴＲＬ１が印加される。ストア制御線ＳＴＲＬＢ１は、図４６，４７における横方向に延伸するものであり、ストア制御線ＳＴＲＬＢ１の一端は駆動部５２Ｆに接続され、このストア制御線ＳＴＲＬＢ１には駆動部５２Ｆにより信号ＳＳＴＲＬＢ１が印加されるようになっている。
メモリセル６０Ｆは、トランジスタ８６，８７を有している。トランジスタ８６のソースはストア制御線ＳＴＲＬＢ１に接続されており、トランジスタ８７のソースはストア制御線ＳＴＲＬ１に接続されている。
駆動部５２Ｆは、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、ストア制御線ＳＴＲＬ１に信号ＳＳＴＲＬ１を印加し、ストア制御線ＳＴＲＬＢ１に信号ＳＳＴＲＬＢ１を印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
図４６に示したように、駆動部５２Ｆは、トランジスタ２６，２７を有している。トランジスタ２６は、上記実施の形態に係るメモリセル６０（図３６）のトランジスタ８５に対応するものである。トランジスタ２７は、上記実施の形態に係るメモリセル６０のトランジスタ８８に対応するものである。
図４８は、本実施の形態に係るメモリセル６０Ｆのレイアウトの一例を表すものである。このように、メモリセル６０Ｆでは、上記実施の形態に係るメモリセル６０（図３６，４２）に比べて、トランジスタの数を減らすことができるため、メモリセル６０Ｆの面積を小さくすることができる。
この半導体回路２Ｆでは、図４６に示したように、駆動部５２Ｆのトランジスタ２６のそれぞれが、１本のストア制御線ＳＴＲＬＢ１を駆動するとともに、駆動部５２Ｆのトランジスタ２７のそれぞれが、１本のストア制御線ＳＴＲＬ１を駆動したが、これに限定されるものではない。これに代えて、例えば、図４９に示す半導体回路２Ｇのように、駆動部５２Ｇのトランジスタ２６のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬＢ１を駆動するとともに、駆動部５２Ｇのトランジスタ２７のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬ１を駆動してもよい。
［変形例２−７］
上記実施の形態では、図３６，３７に示したように、ワード線ＷＬ、制御線ＣＴＲＬ、ストア制御線ＳＴＲＬ，ＳＴＲＬＢ、およびリストア制御線ＲＳＴＬを図３６，３７における横方向に延伸するように構成するとともに、ビット線ＢＬ，ＢＬＢを図３６，３７における縦方向に延伸するように構成したが、これに限定されるものではない。以下に、一例として、ストア制御線ＳＴＲＬ，ＳＴＲＬＢを縦方向に延伸するように構成した半導体回路２Ｈについて詳細に説明する。半導体回路２Ｈは、メモリ回路５０Ｈを備えている。メモリ回路５０Ｈは、メモリセルアレイ５１Ｈと、駆動部５２Ｈと、駆動部５３Ｈとを有している。
図５０は、メモリセルアレイ５１Ｈのメモリセル６０Ｈの一構成例を表すものである。図５１は、メモリセルアレイ５１Ｈの一構成例を表すものである。メモリセルアレイ５１Ｈは、複数のストア制御線ＳＴＲＬ２と、複数のストア制御線ＳＴＲＬＢ２とを有している。ストア制御線ＳＴＲＬ２は、図５０，５１における縦方向に延伸するものであり、ストア制御線ＳＴＲＬ２の一端は駆動部５３Ｈに接続され、このストア制御線ＳＴＲＬ２には駆動部５３Ｈにより信号ＳＳＴＲＬ２が印加される。ストア制御線ＳＴＲＬＢ２は、図５０，５１における縦方向に延伸するものであり、ストア制御線ＳＴＲＬＢ２の一端は駆動部５３Ｈに接続され、このストア制御線ＳＴＲＬＢ２には駆動部５３Ｈにより信号ＳＳＴＲＬＢ２が印加されるようになっている。
メモリセル６０Ｈは、トランジスタ８５，８８を有している。トランジスタ８５のゲートは、ストア制御線ＳＴＲＬＢ２に接続されており、トランジスタ８８のゲートは、ストア制御線ＳＴＲＬ２に接続されている。
駆動部５２Ｈは、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＬに信号ＳＲＳＴＬを印加するものである。
駆動部５３Ｈは、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ５１Ｈに情報を書き込み、あるいはメモリセルアレイ５１Ｈから情報を読み出すものである。また、駆動部５３Ｈは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＬ２に信号ＳＳＴＲＬ２を印加し、ストア制御線ＳＴＲＬＢ２に信号ＳＳＴＲＬＢ２を印加する機能をも有している。
この半導体回路２Ｈでは、図５０に示したように、メモリセル６０Ｈにトランジスタ８５，８８を設けたが、これに代えて、例えば、変形例２−６と同様に、駆動部５３Ｈに、これらのトランジスタに相当するトランジスタを設けてもよい。以下に、本変形例に係る半導体回路２Ｊについて詳細に説明する。半導体回路２Ｊは、メモリ回路５０Ｊを備えている。メモリ回路５０Ｊは、メモリセルアレイ５１Ｊと、駆動部５２Ｈと、駆動部５３Ｊとを有している。
図５２は、メモリセルアレイ５１Ｊのメモリセル６０Ｊの一構成例を表すものである。図５３は、メモリセルアレイ５１Ｊの一構成例を表すものである。メモリセルアレイ５１Ｊは、複数のストア制御線ＳＴＲＬ３と、複数のストア制御線ＳＴＲＬＢ３とを有している。ストア制御線ＳＴＲＬ３は、図５２，５３における縦方向に延伸するものであり、ストア制御線ＳＴＲＬ３の一端は駆動部５３Ｊに接続され、このストア制御線ＳＴＲＬ３には駆動部５３Ｊにより信号ＳＳＴＲＬ３が印加される。ストア制御線ＳＴＲＬＢ３は、図５２，５３における縦方向に延伸するものであり、ストア制御線ＳＴＲＬＢ３の一端は駆動部５３Ｊに接続され、このストア制御線ＳＴＲＬＢ３には駆動部５３Ｊにより信号ＳＳＴＲＬＢ３が印加されるようになっている。
メモリセル６０Ｊは、トランジスタ８６，８７を有している。トランジスタ８６のソースはストア制御線ＳＴＲＬＢ３に接続されており、トランジスタ８７のソースはストア制御線ＳＴＲＬ３に接続されている。
駆動部５３Ｊは、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ５１Ｊに情報を書き込み、あるいはメモリセルアレイ５１Ｊから情報を読み出すものである。また、駆動部５３Ｊは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＬ３に信号ＳＳＴＲＬ３を印加し、ストア制御線ＳＴＲＬＢ３に信号ＳＳＴＲＬＢ３を印加する機能をも有している。
図５３に示したように、駆動部５３Ｊは、トランジスタ２８，２９を有している。トランジスタ２８は、メモリセル６０Ｈ（図５０）のトランジスタ８５に対応するものである。トランジスタ２９は、メモリセル６０Ｈのトランジスタ８８に対応するものである。
この半導体回路２Ｊでは、図５３に示したように、駆動部５３Ｊのトランジスタ２８のそれぞれが、１本のストア制御線ＳＴＲＬＢ３を駆動するとともに、駆動部５３Ｊのトランジスタ２９のそれぞれが、１本のストア制御線ＳＴＲＬ３を駆動したが、これに限定されるものではない。これに代えて、図４９に示した半導体回路２Ｇと同様に、駆動部５３Ｊのトランジスタ２８のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬＢ３を駆動するとともに、駆動部５３Ｊのトランジスタ２９のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＬ３を駆動してもよい。
［変形例２−８］
上記実施の形態では、図３６に示したように、記憶素子３３のピンド層Ｐをトランジスタ３１のソースおよびトランジスタ８６，８７のドレインに接続するとともにフリー層Ｆを制御線ＣＴＲＬに接続したが、これに限定されるものではない。以下に、本変形例に係る半導体回路２Ｋについて詳細に説明する。
図５４は、半導体回路２Ｋのメモリセル６０Ｋの一構成例を表すものである。メモリセル６０Ｋは、トランジスタ８１〜８４と、記憶素子３３Ｈとを有している。トランジスタ８２のドレインは、トランジスタ８３のドレイン、トランジスタ３１のソース、および記憶素子３３Ｈのフリー層Ｆに接続されている。トランジスタ８３のドレインは、トランジスタ８２のドレイン、トランジスタ３１のソース、および記憶素子３３Ｈのフリー層Ｆに接続されている。記憶素子３３Ｈのフリー層Ｆはトランジスタ３１のソースおよびトランジスタ８２，８３のドレインに接続され、ピンド層Ｐは制御線ＣＴＲＬに接続されている。
図５５Ａ，５５Ｂ，５６Ａ，５６Ｂは、ストア動作ＯＰ２におけるメモリセル６０Ｋの動作状態を表すものであり、図５５Ａ，５５Ｂは、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合を示し、図５６Ａ，５６Ｂは、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合を示す。
例えば、図５５Ａ，５５Ｂに示したように、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合には、トランジスタ８３がオン状態であり、トランジスタ８２がオフ状態である。よって、メモリセル６０Ｋでは、第１ステップでは、図５５Ａに示したように、ストア電流は流れない。一方、第２ステップでは、図５５Ｂに示したように、トランジスタ２４、記憶素子３３Ｈ、トランジスタ８３、トランジスタ８４の順に、ストア電流Ｉstr2が流れる。このとき、記憶素子３３Ｈでは、ストア電流Ｉstr2がピンド層Ｐからフリー層Ｆに流れ、記憶素子３３Ｈの抵抗状態は、高抵抗状態ＲＨに設定される。
また、例えば、図５６Ａ，５６Ｂに示したように、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合には、トランジスタ８２がオン状態であり、トランジスタ８３がオフ状態である。よって、メモリセル６０Ｋでは、第１ステップにおいて、図５６Ａに示したように、トランジスタ８１、トランジスタ８２、記憶素子３３Ｈ、トランジスタ２５の順に、ストア電流Ｉstr1が流れる。このとき、記憶素子３３Ｈでは、ストア電流Ｉstr1がフリー層Ｆからピンド層Ｐに流れ、記憶素子３３Ｈの抵抗状態は、低抵抗状態ＲＬになる。一方、第２ステップでは、図５６Ｂに示したように、ストア電流は流れない。これにより、記憶素子３３Ｈの抵抗状態は、低抵抗状態ＲＬに設定される。
［変形例２−９］
上記実施の形態では、磁気トンネル接合素子を用いて記憶素子３３を構成したが、これに限定されるものではなく、図５７に示すメモリセル６０Ｌのように、抵抗状態が可逆的に変化する様々な記憶素子３３Ｊを用いることができる。記憶素子３３Ｊは、例えば、２つの端子間に流れる電流の向きに応じて抵抗状態が変化するものであってもよいし、２つの端子に印加された電圧の極性に応じて抵抗状態が変化するものであってもよい。記憶素子３３Ｊは、ユニポーラ型の素子であってもよいし、バイポーラ型の素子であってもよい。具体的には、抵抗変化型記憶素子、相変化型記憶素子、および強誘電体記憶素子などを使用することができる。
［変形例２−１０］
上記実施の形態では、１つの電源トランジスタ１２を設け、この電源トランジスタ１２のドレインをメモリ回路５０に接続したが、これに限定されるものではない。これに代えて、例えば、３つの電源トランジスタ１２Ａ，１２Ｂ，１２Ｃを設け、電源トランジスタ１２Ａのドレインをメモリ回路５０のメモリセルアレイ２１に接続し、電源トランジスタ１２Ｂのドレインをメモリ回路５０の駆動部５２に接続し、電源トランジスタ１２Ｃのドレインをメモリ回路５０の駆動部５３に接続してもよい。これにより、制御部１１は、メモリセルアレイ５１および駆動部５２，５３への電源供給を別々に制御することができる。
［変形例２−１１］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではない。これに代えて、例えば、半導体回路１Ｋの場合（図３３）と同様に、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。
［変形例２−１２］
上記実施の形態では、本技術をＳＲＡＭ回路に適用したが、これに限定されるものではない。例えば、本技術を、例えば、フリップフロップ回路に適用してもよい。以下に、いくつかの例を挙げて、本変形例について詳細に説明する。
図５８は、本応用例に係るフリップフロップ回路１１１の一構成例である。フリップフロップ回路１１１は、マスタラッチ回路１１１Ｍと、スレーブラッチ回路１１１Ｓとを有している。このスレーブラッチ回路１１１Ｓには、上記実施の形態に係る技術が適用されている。スレーブラッチ回路１１１Ｓは、インバータＩＶ１３，ＩＶ１４と、トランスミッションゲートＴＧ２と、トランジスタＴＲ２と、トランジスタ３１，８５〜８８と、記憶素子３３とを有している。インバータＩＶ１３は、上記実施の形態におけるインバータＩＶ１に対応するものであり、インバータＩＶ１４は、上記実施の形態におけるインバータＩＶ２に対応するものである。この例では、リストア動作ＯＰ４において、ノードＮ１３が記憶素子３３に接続される。
図５９は、本応用例に係る他のフリップフロップ回路１１２の一構成例である。フリップフロップ回路１１２は、マスタラッチ回路１１２Ｍと、スレーブラッチ回路１１２Ｓとを有している。このスレーブラッチ回路１１２Ｓには、上記実施の形態に係る技術が適用されている。スレーブラッチ回路１１２Ｓは、インバータＩＶ１３，ＩＶ１４と、トランスミッションゲートＴＧ２と、トランジスタＴＲ２と、トランジスタ３１，８５〜８８と、記憶素子３３とを有している。インバータＩＶ１３は、上記実施の形態におけるインバータＩＶ２に対応するものであり、インバータＩＶ１４は、上記実施の形態におけるインバータＩＶ１に対応するものである。この例では、リストア動作ＯＰ４において、ノードＮ１４が記憶素子３３に接続される。
図６０は、本変形例に係る他のフリップフロップ回路１１３の一構成例である。フリップフロップ回路１１３は、マスタラッチ回路１１３Ｍと、スレーブラッチ回路１１３Ｓとを有している。このマスタラッチ回路１１３Ｍには、上記実施の形態に係る技術が適用されている。マスタラッチ回路１１３Ｍは、インバータＩＶ１１，ＩＶ１２と、トランスミッションゲートＴＧ１と、トランジスタＴＲ１と、トランジスタ３１，８５〜８８と、記憶素子３３とを有している。インバータＩＶ１１は、上記実施の形態におけるインバータＩＶ１に対応するものであり、インバータＩＶ１２は、上記実施の形態におけるインバータＩＶ２に対応するものである。この例では、リストア動作ＯＰ４において、ノードＮ１１が記憶素子３３に接続される。
図６１は、本変形例に係る他のフリップフロップ回路１１４の一構成例である。フリップフロップ回路１１４は、マスタラッチ回路１１４Ｍと、スレーブラッチ回路１１４Ｓとを有している。このマスタラッチ回路１１４Ｍには、上記実施の形態に係る技術が適用されている。マスタラッチ回路１１４Ｍは、インバータＩＶ１１，ＩＶ１２と、トランスミッションゲートＴＧ１と、トランジスタＴＲ１と、トランジスタ３１，８５〜８８と、記憶素子３３とを有している。インバータＩＶ１１は、上記実施の形態におけるインバータＩＶ２に対応するものであり、インバータＩＶ１２は、上記実施の形態におけるインバータＩＶ１に対応するものである。この例では、リストア動作ＯＰ４において、ノードＮ１２が記憶素子３３に接続される。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜３．応用例＞
次に、上記実施の形態および変形例で説明した技術の応用例について説明する。
図６２は、本応用例に係る情報処理装置３００の一例を表すものである。この情報処理装置３００は、いわゆるマルチコアプロセッサであり、この例では、２つのプロセッサコア部３１０，３２０と、２次キャッシュメモリ部３３０と、電源制御部３０１とを備えている。なお、この例では、２つのプロセッサコア部３１０，３２０を設けたが、これに限定されるものではなく、３つ以上のプロセッサコア部を設けてもよい。また、１つの半導体チップで実現してもよいし、複数の半導体チップを用いて実現してもよい。
プロセッサコア部３１０は、電源トランジスタ３１１と、プロセッサコア３１２とを有している。電源トランジスタ３１１は、この例では、Ｐ型のＭＯＳトランジスタであり、ゲートには電源制御信号が供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはプロセッサコア３１２に接続されている。プロセッサコア３１２は、フリップフロップ回路３１３と、１次キャッシュメモリ３１４とを有している。フリップフロップ回路３１３は、例えば、２つの記憶素子３３，３４を内蔵したフリップフロップ回路１０１，１０２（図３４，３５）や、１つの記憶素子３３を内蔵したフリップフロップ回路１１１〜１１４（図５８〜６１）を用いることができる。１次キャッシュメモリ３１４は、上記実施の形態で説明した様々なメモリセルを用いることができる。プロセッサコア３１２は、電源制御部３０１から供給された制御信号に基づいて、通常動作ＯＰ１、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、およびリストア動作ＯＰ４を行うことができるようになっている。
プロセッサコア部３２０は、プロセッサコア部３１０と同様の構成を有するものである。プロセッサコア部３２０の電源トランジスタ３２１、プロセッサコア３２２、フリップフロップ回路３２３、および１次キャッシュメモリ３２４は、プロセッサコア部３１０の電源トランジスタ３１１、プロセッサコア３１２、フリップフロップ回路３１３、および１次キャッシュメモリ３１４にそれぞれ対応している。
２次キャッシュメモリ部３３０は、電源トランジスタ３３１と、２次キャッシュメモリ３３２とを有している。電源トランジスタ３３１は、この例では、Ｐ型のＭＯＳトランジスタであり、ゲートには電源制御信号が供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインは２次キャッシュメモリ３３２に接続されている。２次キャッシュメモリ３３２は、上記実施の形態で説明した様々なメモリセルを用いることができる。２次キャッシュメモリ３３２は、電源制御部３０１から供給された制御信号に基づいて、通常動作ＯＰ１、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、およびリストア動作ＯＰ４を行うことができるようになっている。
電源制御部３０１は、情報処理装置３００で行うべき処理の負荷や、情報処理装置３００への電源供給方法（例えばバッテリから供給されているかどうか）などに基づいて、プロセッサコア部３１０，３２０のうち、動作させるプロセッサコア部を決定し、その決定結果に基づいて、プロセッサコア部３１０，３２０および２次キャッシュメモリ部３３０の動作を制御する。
具体的には、電源制御部３０１は、例えば、プロセッサコア部３１０を動作させるとともに、プロセッサコア部３２０を動作させない場合には、プロセッサコア部３１０の電源トランジスタ３１１、および２次キャッシュメモリ部３３０の電源トランジスタ３３１をオン状態にするとともに、プロセッサコア部３２０の電源トランジスタ３２１をオフ状態にする。また、電源制御部３０１は、例えば、プロセッサコア部３１０，３２０を動作させる場合には、プロセッサコア部３１０の電源トランジスタ３１１、プロセッサコア部３２０の電源トランジスタ３２１、および２次キャッシュメモリ部３３０の電源トランジスタ３３１をオン状態にする。また、電源制御部３０１は、例えば、プロセッサコア部３１０，３２０を動作させない場合には、プロセッサコア部３１０の電源トランジスタ３１１、プロセッサコア部３２０の電源トランジスタ３２１、および２次キャッシュメモリ部３３０の電源トランジスタ３３１をオフ状態にする。
また、電源制御部３０１は、プロセッサコア部３１０の動作を停止させたい場合には、例えば、プロセッサコア部３１０の電源トランジスタ３１１をオフ状態にする直前に、プロセッサコア部３１０に対してストア動作ＯＰ２を行うように指示する。また、電源制御部３０１は、プロセッサコア部３１０の動作を開始させたい場合には、例えば、プロセッサコア部３１０の電源トランジスタ３１１をオン状態にした直後に、プロセッサコア部３１０に対してリストア動作ＯＰ４を行うように指示する。プロセッサコア部３２０および２次キャッシュメモリ部３３０についても同様である。
この情報処理装置３００では、プロセッサコア部３１０，３２０および２次キャッシュメモリ部３３０に電源トランジスタをそれぞれ設けたが、これに限定されるものではない。これに代えて、例えば、図６３に示す情報処理装置３００Ａのように、電源制御部に電源トランジスタを設けてもよい。この情報処理装置３００Ａは、プロセッサコア３１２，３２２と、２次キャッシュメモリ３３２と、電源制御部３４０とを備えている。電源制御部３４０は、電源トランジスタ３４１〜３４３を有している。電源トランジスタ３４１〜３４３は、この例では、Ｐ型のＭＯＳトランジスタである。電源トランジスタ３４１のソースには電源電圧ＶＤＤ１が供給され、ドレインはプロセッサコア３１２に接続されている。電源トランジスタ３４２のソースには電源電圧ＶＤＤ１が供給され、ドレインはプロセッサコア３２２に接続されている。電源トランジスタ３４３のソースには電源電圧ＶＤＤ１が供給され、ドレインは２次キャッシュメモリ３３２に接続されている。
以上、いくつかの実施の形態および変形例、ならびにそれらの応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記実施の形態等では、本技術をＳＲＡＭ回路およびＤ型フリップフロップ回路に適用したが、これに限定されるものではない。具体的には、例えば、他のフリップフロップ回路に適用してもよいし、ラッチ回路に適用してもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
前記第３のノードに接続され、前記第３のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、
前記第１のトランジスタの動作を制御するとともに、前記制御電圧を設定する駆動部と
を備えた半導体回路。
（２）前記第１の電圧設定回路は、
ソースと、前記第３のノードに接続されたドレインとを有し、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第３のノードに第１の電圧を供給する第２のトランジスタと、
ソースと、前記第３のノードに接続されたドレインとを有し、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第３のノードに第２の電圧を供給する第３のトランジスタと
を有する
前記（１）に記載の半導体回路。
（３）前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第２のトランジスタのソースに前記第１の電圧を供給する第４のトランジスタと、
前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第３のトランジスタのソースに前記第２の電圧を供給する第５のトランジスタと
をさらに備え、
前記駆動部は、前記第４のトランジスタおよび前記第５のトランジスタの動作をさらに制御する
前記（２）に記載の半導体回路。
（４）前記駆動部は、
第１の期間における第１のサブ期間において、前記第１のトランジスタをオフ状態にするとともに前記第４のトランジスタをオン状態にし、前記第１の電圧からみた前記制御電圧の極性が第１の極性になるように前記制御電圧を設定する第１の駆動を行い、
前記第１の期間における第２のサブ期間において、前記第１のトランジスタをオフ状態にするとともに前記第５のトランジスタをオン状態にし、前記第２の電圧からみた前記制御電圧の極性が前記第１の極性とは異なる第２の極性になるように前記制御電圧を設定する第２の駆動を行い、
前記第１の駆動および前記第２の駆動により、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
前記（３）に記載の半導体回路。
（５）前記駆動部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にするとともに、前記第４のトランジスタおよび前記第５のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
前記（４）に記載の半導体回路。
（６）前記第１の回路および前記第２の回路への電源供給を制御する制御部を備え、
前記制御部は、前記第１の期間と前記第２の期間との間の第３の期間において、前記第１の回路および前記第２の回路への電源供給を停止する
前記（５）に記載の半導体回路。
（７）前記第２のトランジスタのソースは、第１の制御線に接続され、
前記第３のトランジスタのソースは、第２の制御線に接続され、
前記駆動部は、
前記第１の電圧が印加されたソースと、前記第１の制御線に接続されたドレインとを有し、オン状態になることにより前記第１の制御線に前記第１の電圧を供給する第６のトランジスタと、
前記第２の電圧が印加されたソースと、前記第２の制御線に接続されたドレインとを有し、オン状態になることにより前記第２の制御線に前記第２の電圧を供給する第７のトランジスタと
を有する
前記（２）に記載の半導体回路。
（８）第４のノードにおける電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能な第３の回路と、
前記第５のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能な第４の回路と、
オン状態になることにより前記第４のノードを第６のノードに接続する第８のトランジスタと、
前記第６のノードに接続された第１の端子と、前記制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第２の記憶素子と、
前記第６のノードに接続され、前記第６のノードの電圧を、前記第４のノードおよび前記第５のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第２の電圧設定回路と
をさらに備え、
前記第２の電圧設定回路は、
前記第６のノードに接続されたドレインおよび前記第１の制御線に接続されたソースを有し、前記第４のノードおよび前記第５のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第６のノードに前記第１の電圧を供給する第９のトランジスタと、
前記第６のノードに接続されたドレインおよび前記第２の制御線に接続されたソースを有し、前記第４のノードおよび前記第５のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第６のノードに前記第２の電圧を供給する第１０のトランジスタと
を有する
前記（７）に記載の半導体回路。
（９）前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の電圧になりやすいように構成された
前記（１）から（８）のいずれかに記載の半導体回路。
（１０）前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第１１のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第１１のトランジスタのゲート幅よりも広いゲート幅を有する第１２のトランジスタを有する
前記（９）に記載の半導体回路。
（１１）前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１３のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１３のトランジスタのゲート幅よりも広いゲート幅を有する第１４のトランジスタを有する
前記（９）または（１０）に記載の半導体回路。
（１２）前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第１１のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第１１のトランジスタのゲート長よりも短いゲート長を有する第１２のトランジスタを有する
前記（９）から（１１）のいずれかに記載の半導体回路。
（１３）前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１３のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１３のトランジスタのゲート長よりも短いゲート長を有する第１４のトランジスタを有する
前記（９）から（１２）のいずれかに記載の半導体回路。
（１４）前記第２の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第１のノードとを接続する第１２のトランジスタを有し、
前記駆動部は、第２の期間において、前記第１のトランジスタをオン状態にし、
前記第２の期間において、電源投入後に前記第１の電源から前記第１２のトランジスタを介して前記第１のノードに流れる電流の電流値は、前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
前記（９）から（１３）のいずれかに記載の半導体回路。
（１５）前記第１の回路は、オン状態になることにより第１の電源と前記第２のノードとを接続する第１１のトランジスタと、オン状態になることにより第２の電源と前記第２のノードとを接続する第１４のトランジスタとを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第１１のトランジスタと同じサイズの第１２のトランジスタと、オン状態になることにより前記第２の電源と前記第１のノードとを接続し、前記第１４のトランジスタと同じサイズの第１３のトランジスタと有する
前記（１）から（８）のいずれかに記載の半導体回路。
（１６）オン状態になることにより前記第２のノードを前記第１の記憶素子の第２の端子に接続する第１５のトランジスタを備えた
前記（１）から（１５）のいずれかに記載の半導体回路。
（１７）前記第１５のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも長い
前記（１６）に記載の半導体回路。
（１８）前記第１５のトランジスタのゲート幅は、前記第１のトランジスタのゲート幅よりも狭い
前記（１６）または（１７）に記載の半導体回路。
（１９）前記駆動部は、第２の期間において、前記第１のトランジスタおよび前記第１５のトランジスタをオン状態にし、
前記第２の期間において、前記第２のノードから前記第１５のトランジスタに流れる電流は、前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
前記（１６）から（１８）のいずれかに記載の半導体回路。
（２０）オン状態になることにより前記第２のノードを第７のノードに接続する第１６のトランジスタと、
前記第７のノードに接続された第１の端子と、前記制御電圧が供給された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と、
前記第７のノードに接続され、前記第７のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に応じた電圧に設定する第３の電圧設定回路と
をさらに備え、
前記第３の電圧設定回路は、
ソースと、前記第７のノードに接続されたドレインを有し、前記第１のノードおよび前記第２のノードのうちの、前記所定のノードとは異なるノードの電圧に基づいてオンオフし、オン状態になることにより前記第７のノードに第１の電圧を供給する第１７のトランジスタと、
ソースと、前記第７のノードに接続されたドレインを有し、前記第１のノードおよび前記第２のノードのうちの、前記所定のノードとは異なるノードの電圧に基づいてオンオフし、オン状態になることにより前記第７のノードに第２の電圧を供給する第１８のトランジスタと
を有する
前記（２）に記載の半導体回路。
（２１）前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第２のトランジスタのソースに前記第１の電圧を供給する第４のトランジスタと、
前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第３のトランジスタのソースに前記第２の電圧を供給する第５のトランジスタと、
前記第１の電圧が印加されたソースと、前記第１７のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第１７のトランジスタのソースに前記第１の電圧を供給する第１９のトランジスタと、
前記第２の電圧が印加されたソースと、前記第１８のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第１８のトランジスタのソースに前記第２の電圧を供給する第２０のトランジスタと
をさらに備え、
前記駆動部は、前記第４のトランジスタ、前記第５のトランジスタ、前記第１９のトランジスタ、および前記第２０のトランジスタの動作をさらに制御する
前記（２０）に記載の半導体回路。
（２２）前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースおよび前記第１７のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第２のトランジスタのソースおよび前記第１７のトランジスタのソースに前記第１の電圧を供給する第２１のトランジスタと、
前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースおよび前記第１８のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第３のトランジスタのソースおよび前記第１８のトランジスタのソースに前記第２の電圧を供給する第２２のトランジスタと
をさらに備え、
前記駆動部は、前記第２１のトランジスタおよび前記第２２のトランジスタの動作をさらに制御する
前記（２０）に記載の半導体回路。
（２３）前記第２のトランジスタのソースは、第１の制御線に接続され、
前記第３のトランジスタのソースは、第２の制御線に接続され、
前記第１７のトランジスタのソースは、前記第１の制御線に接続され、
前記第１８のトランジスタのソースは、前記第２の制御線に接続され、
前記駆動部は、
前記第１の電圧が印加されたソースと、前記第１の制御線に接続されたドレインとを有し、オン状態になることにより前記第１の制御線に前記第１の電圧を供給する第６のトランジスタと、
前記第２の電圧が印加されたソースと、前記第２の制御線に接続されたドレインとを有し、オン状態になることにより前記第２の制御線に前記第２の電圧を供給する第７のトランジスタと
を有する
前記（２０）から（２２）のいずれかに記載の半導体回路。
（２４）前記駆動部は、前記制御電圧を生成する
前記（１）から（２３）のいずれかに記載の半導体回路。
（２５）第１の電圧が印加されたソースと、前記第１の記憶素子の第２の端子に接続されたドレインとを有し、オン状態になることにより前記第１の記憶素子の第２の端子に前記第１の電圧を供給する第２３のトランジスタと、
第２の電圧が印加されたソースと、前記第１の記憶素子の第２の端子に接続されたドレインとを有し、オン状態になることにより前記第１の記憶素子の第２の端子に前記第２の電圧を供給する第２４のトランジスタと
をさらに備え、
前記駆動部は、前記第２３のトランジスタおよび前記第２４のトランジスタの動作をさらに制御する
前記（１）から（２３）のいずれかに記載の半導体回路。
（２６）オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う電源トランジスタをさらに備えた
前記（１）から（２５）のいずれかに記載の半導体回路。
（２７）コンタクトをさらに備え、
前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタのうちの所定のトランジスタは、拡散層を有し、
前記拡散層、前記コンタクト、および前記第１の記憶素子は、この順に積層された
前記（２）から（８）のいずれかに記載の半導体回路。
（２８）複数のメタル配線層をさらに備え、
前記第１の記憶素子は、前記複数のメタル配線層のうちの最も下のメタル配線層よりも下に形成されている
前記（１）から（２７）のいずれかに記載の半導体回路。
（２９）前記第１の記憶素子は、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
前記（１）から（２８）のいずれかに記載の半導体回路。
（３０）前記第１の記憶素子は、ユニポーラ型またはバイポーラ型の素子である
前記（２９）に記載の半導体回路。
（３１）前記第１の記憶素子は、磁気トンネル接合記憶素子、抵抗変化型記憶素子、相変化型記憶素子、および強誘電体記憶素子のうちのいずれかである
前記（１）から（２８）のいずれかに記載の半導体回路。
（３２）前記第１の記憶素子は、前記第１の端子および前記第２の端子の間に印加された電圧の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
前記（１）から（２８）のいずれかに記載の半導体回路。
（３３）前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
前記（１）から（３２）のいずれかに記載の半導体回路。
（３４）前記第１の回路および前記第２の回路は、ラッチ回路を構成する
前記（１）から（３２）のいずれかに記載の半導体回路。
（３５）記憶部と、
前記記憶部への電源供給を制御する制御部と
を備え、
前記記憶部は、
第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
前記第３のノードに接続され、前記第３のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、
前記制御部からの指示に基づいて、前記第１のトランジスタの動作を制御するとともに、前記制御電圧を設定する駆動部と
を有する
半導体回路システム。
本出願は、日本国特許庁において２０１６年１１月１４日に出願された日本特許出願番号２０１６−２２１９７７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (41)

  1. 第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
    前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    前記第３のノードに接続され、前記第３のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、
    前記第１のトランジスタの動作を制御するとともに、前記制御電圧を設定する駆動部と
    を備えた半導体回路。
  2. 前記第１の電圧設定回路は、
    ソースと、前記第３のノードに接続されたドレインとを有し、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第３のノードに第１の電圧を供給する第２のトランジスタと、
    ソースと、前記第３のノードに接続されたドレインとを有し、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第３のノードに第２の電圧を供給する第３のトランジスタと
    を有する
    請求項１に記載の半導体回路。
  3. 前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第２のトランジスタのソースに前記第１の電圧を供給する第４のトランジスタと、
    前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第３のトランジスタのソースに前記第２の電圧を供給する第５のトランジスタと
    をさらに備え、
    前記駆動部は、前記第４のトランジスタおよび前記第５のトランジスタの動作をさらに制御する
    請求項２に記載の半導体回路。
  4. 前記駆動部は、
    第１の期間における第１のサブ期間において、前記第１のトランジスタをオフ状態にするとともに前記第４のトランジスタをオン状態にし、前記第１の電圧からみた前記制御電圧の極性が第１の極性になるように前記制御電圧を設定する第１の駆動を行い、
    前記第１の期間における第２のサブ期間において、前記第１のトランジスタをオフ状態にするとともに前記第５のトランジスタをオン状態にし、前記第２の電圧からみた前記制御電圧の極性が前記第１の極性とは異なる第２の極性になるように前記制御電圧を設定する第２の駆動を行い、
    前記第１の駆動および前記第２の駆動により、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
    請求項３に記載の半導体回路。
  5. 前記駆動部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にするとともに、前記第４のトランジスタおよび前記第５のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
    請求項４に記載の半導体回路。
  6. 前記第１の回路および前記第２の回路への電源供給を制御する制御部を備え、
    前記制御部は、前記第１の期間と前記第２の期間との間の第３の期間において、前記第１の回路および前記第２の回路への電源供給を停止する
    請求項５に記載の半導体回路。
  7. 前記第２のトランジスタのソースは、第１の制御線に接続され、
    前記第３のトランジスタのソースは、第２の制御線に接続され、
    前記駆動部は、
    前記第１の電圧が印加されたソースと、前記第１の制御線に接続されたドレインとを有し、オン状態になることにより前記第１の制御線に前記第１の電圧を供給する第６のトランジスタと、
    前記第２の電圧が印加されたソースと、前記第２の制御線に接続されたドレインとを有し、オン状態になることにより前記第２の制御線に前記第２の電圧を供給する第７のトランジスタと
    を有する
    請求項２に記載の半導体回路。
  8. 第４のノードにおける電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能な第３の回路と、
    前記第５のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能な第４の回路と、
    オン状態になることにより前記第４のノードを第６のノードに接続する第８のトランジスタと、
    前記第６のノードに接続された第１の端子と、前記制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第２の記憶素子と、
    前記第６のノードに接続され、前記第６のノードの電圧を、前記第４のノードおよび前記第５のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第２の電圧設定回路と
    をさらに備え、
    前記第２の電圧設定回路は、
    前記第６のノードに接続されたドレインおよび前記第１の制御線に接続されたソースを有し、前記第４のノードおよび前記第５のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第６のノードに前記第１の電圧を供給する第９のトランジスタと、
    前記第６のノードに接続されたドレインおよび前記第２の制御線に接続されたソースを有し、前記第４のノードおよび前記第５のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第６のノードに前記第２の電圧を供給する第１０のトランジスタと
    を有する
    請求項７に記載の半導体回路。
  9. 前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の電圧になりやすいように構成された
    請求項１に記載の半導体回路。
  10. 前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第１１のトランジスタを有し、
    前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第１１のトランジスタのゲート幅よりも広いゲート幅を有する第１２のトランジスタを有する
    請求項９に記載の半導体回路。
  11. 前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１３のトランジスタを有し、
    前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１３のトランジスタのゲート幅よりも広いゲート幅を有する第１４のトランジスタを有する
    請求項９に記載の半導体回路。
  12. 前記第１の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第２のノードとを接続する第１１のトランジスタを有し、
    前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第１１のトランジスタのゲート長よりも短いゲート長を有する第１２のトランジスタを有する
    請求項９に記載の半導体回路。
  13. 前記第２の回路は、オン状態になることにより前記所定の電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１３のトランジスタを有し、
    前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１３のトランジスタのゲート長よりも短いゲート長を有する第１４のトランジスタを有する
    請求項９に記載の半導体回路。
  14. 前記第２の回路は、オン状態になることにより前記所定の電圧に対応する第１の電源と前記第１のノードとを接続する第１２のトランジスタを有し、
    前記駆動部は、第２の期間において、前記第１のトランジスタをオン状態にし、
    前記第２の期間において、電源投入後に前記第１の電源から前記第１２のトランジスタを介して前記第１のノードに流れる電流の電流値は、前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
    請求項９に記載の半導体回路。
  15. 前記第１の回路は、オン状態になることにより第１の電源と前記第２のノードとを接続する第１１のトランジスタと、オン状態になることにより第２の電源と前記第２のノードとを接続する第１４のトランジスタとを有し、
    前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第１１のトランジスタと同じサイズの第１２のトランジスタと、オン状態になることにより前記第２の電源と前記第１のノードとを接続し、前記第１４のトランジスタと同じサイズの第１３のトランジスタと有する
    請求項１に記載の半導体回路。
  16. オン状態になることにより前記第２のノードを前記第１の記憶素子の第２の端子に接続する第１５のトランジスタを備えた
    請求項１に記載の半導体回路。
  17. 前記第１５のトランジスタのゲート長は、前記第１のトランジスタのゲート長よりも長い
    請求項１６に記載の半導体回路。
  18. 前記第１５のトランジスタのゲート幅は、前記第１のトランジスタのゲート幅よりも狭い
    請求項１６に記載の半導体回路。
  19. 前記駆動部は、第２の期間において、前記第１のトランジスタおよび前記第１５のトランジスタをオン状態にし、
    前記第２の期間において、前記第２のノードから前記第１５のトランジスタに流れる電流は、前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
    請求項１６に記載の半導体回路。
  20. 前記駆動部は、前記制御電圧を生成する
    請求項１に記載の半導体回路。
  21. 第１の電圧が印加されたソースと、前記第１の記憶素子の第２の端子に接続されたドレインとを有し、オン状態になることにより前記第１の記憶素子の第２の端子に前記第１の電圧を供給する第２３のトランジスタと、
    第２の電圧が印加されたソースと、前記第１の記憶素子の第２の端子に接続されたドレインとを有し、オン状態になることにより前記第１の記憶素子の第２の端子に前記第２の電圧を供給する第２４のトランジスタと
    をさらに備え、
    前記駆動部は、前記第２３のトランジスタおよび前記第２４のトランジスタの動作をさらに制御する
    請求項１に記載の半導体回路。
  22. オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う電源トランジスタをさらに備えた
    請求項１に記載の半導体回路。
  23. コンタクトをさらに備え、
    前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタのうちの所定のトランジスタは、拡散層を有し、
    前記拡散層、前記コンタクト、および前記第１の記憶素子は、この順に積層された
    請求項２に記載の半導体回路。
  24. 複数のメタル配線層をさらに備え、
    前記第１の記憶素子は、前記複数のメタル配線層のうちの最も下のメタル配線層よりも下に形成されている
    請求項１に記載の半導体回路。
  25. 前記第１の記憶素子は、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
    請求項１に記載の半導体回路。
  26. 前記第１の記憶素子は、ユニポーラ型またはバイポーラ型の素子である
    請求項２５に記載の半導体回路。
  27. 前記第１の記憶素子は、磁気トンネル接合記憶素子、抵抗変化型記憶素子、相変化型記憶素子、および強誘電体記憶素子のうちのいずれかである
    請求項１に記載の半導体回路。
  28. 前記第１の記憶素子は、前記第１の端子および前記第２の端子の間に印加された電圧の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
    請求項１に記載の半導体回路。
  29. 前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
    請求項１に記載の半導体回路。
  30. 前記第１の回路および前記第２の回路は、ラッチ回路を構成する
    請求項１に記載の半導体回路。
  31. 第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
    前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    前記第３のノードに接続され、前記第３のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、
    オン状態になることにより前記第２のノードを第７のノードに接続する第１６のトランジスタと、
    前記第７のノードに接続された第１の端子と、前記制御電圧が供給された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と、
    前記第７のノードに接続され、前記第７のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に応じた電圧に設定する第３の電圧設定回路と
    前記第１のトランジスタおよび前記第１６のトランジスタの動作を制御するとともに、前記制御電圧を設定する駆動部と
    を備えた半導体回路。
  32. 前記第１の電圧設定回路は、
    ソースと、前記第３のノードに接続されたドレインとを有し、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第３のノードに第１の電圧を供給する第２のトランジスタと、
    ソースと、前記第３のノードに接続されたドレインとを有し、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に基づいてオンオフし、オン状態になることにより前記第３のノードに第２の電圧を供給する第３のトランジスタと
    を有し、
    前記第３の電圧設定回路は、
    ソースと、前記第７のノードに接続されたドレインを有し、前記第１のノードおよび前記第２のノードのうちの、前記所定のノードとは異なるノードの電圧に基づいてオンオフし、オン状態になることにより前記第７のノードに前記第１の電圧を供給する第１７のトランジスタと、
    ソースと、前記第７のノードに接続されたドレインを有し、前記第１のノードおよび前記第２のノードのうちの、前記所定のノードとは異なるノードの電圧に基づいてオンオフし、オン状態になることにより前記第７のノードに前記第２の電圧を供給する第１８のトランジスタと
    を有する
    請求項３１に記載の半導体回路。
  33. 前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第２のトランジスタのソースに前記第１の電圧を供給する第４のトランジスタと、
    前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第３のトランジスタのソースに前記第２の電圧を供給する第５のトランジスタと、
    前記第１の電圧が印加されたソースと、前記第１７のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第１７のトランジスタのソースに前記第１の電圧を供給する第１９のトランジスタと、
    前記第２の電圧が印加されたソースと、前記第１８のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第１８のトランジスタのソースに前記第２の電圧を供給する第２０のトランジスタと
    をさらに備え、
    前記駆動部は、前記第４のトランジスタ、前記第５のトランジスタ、前記第１９のトランジスタ、および前記第２０のトランジスタの動作をさらに制御する
    請求項３２に記載の半導体回路。
  34. 前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースおよび前記第１７のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第２のトランジスタのソースおよび前記第１７のトランジスタのソースに前記第１の電圧を供給する第２１のトランジスタと、
    前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースおよび前記第１８のトランジスタのソースに接続されたドレインとを有し、オン状態になることにより前記第３のトランジスタのソースおよび前記第１８のトランジスタのソースに前記第２の電圧を供給する第２２のトランジスタと
    をさらに備え、
    前記駆動部は、前記第２１のトランジスタおよび前記第２２のトランジスタの動作をさらに制御する
    請求項３２に記載の半導体回路。
  35. 前記第２のトランジスタのソースは、第１の制御線に接続され、
    前記第３のトランジスタのソースは、第２の制御線に接続され、
    前記第１７のトランジスタのソースは、前記第１の制御線に接続され、
    前記第１８のトランジスタのソースは、前記第２の制御線に接続され、
    前記駆動部は、
    前記第１の電圧が印加されたソースと、前記第１の制御線に接続されたドレインとを有し、オン状態になることにより前記第１の制御線に前記第１の電圧を供給する第６のトランジスタと、
    前記第２の電圧が印加されたソースと、前記第２の制御線に接続されたドレインとを有し、オン状態になることにより前記第２の制御線に前記第２の電圧を供給する第７のトランジスタと
    を有する
    請求項３２に記載の半導体回路。
  36. 前記第１の記憶素子および前記第３の記憶素子は、ユニポーラ型またはバイポーラ型の素子である
    請求項３１に記載の半導体回路。
  37. 前記第１の記憶素子および前記第３の記憶素子は、磁気トンネル接合記憶素子、抵抗変化型記憶素子、相変化型記憶素子、および強誘電体記憶素子のうちのいずれかである
    請求項３１に記載の半導体回路。
  38. オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う電源トランジスタをさらに備えた
    請求項３１に記載の半導体回路。
  39. コンタクトをさらに備え、
    前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタのうちの所定のトランジスタは、拡散層を有し、
    前記拡散層、前記コンタクト、および前記第１の記憶素子は、この順に積層された
    請求項３２に記載の半導体回路。
  40. 記憶部と、
    前記記憶部への電源供給を制御する制御部と
    を備え、
    前記記憶部は、
    第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
    前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    前記第３のノードに接続され、前記第３のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、
    前記制御部からの指示に基づいて、前記第１のトランジスタの動作を制御するとともに、前記制御電圧を設定する駆動部と
    を有する
    半導体回路システム。
  41. 記憶部と、
    前記記憶部への電源供給を制御する制御部と
    を備え、
    前記記憶部は、
    第１のノードにおける電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能な第１の回路と、
    前記第２のノードにおける電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能な第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    前記第３のノードに接続され、前記第３のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの所定のノードの電圧に応じた電圧に設定可能な第１の電圧設定回路と、
    オン状態になることにより前記第２のノードを第７のノードに接続する第１６のトランジスタと、
    前記第７のノードに接続された第１の端子と、前記制御電圧が供給された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と、
    前記第７のノードに接続され、前記第７のノードの電圧を、前記第１のノードおよび前記第２のノードのうちの前記所定のノードの電圧に応じた電圧に設定する第３の電圧設定回路と
    前記第１のトランジスタおよび第１６のトランジスタの動作を制御するとともに、前記制御電圧を設定する駆動部と
    を有する
    半導体回路システム。
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