CN102237869A - 集成电路以及消除负偏温度不稳定性的方法 - Google Patents

集成电路以及消除负偏温度不稳定性的方法 Download PDF

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Abstract

本发明提供一种集成电路，用以消除负偏温度不稳定性，包括一逻辑门驱动器的一操作型PMOS晶体管；一控制电路，用以在一待命模式下，停止导通操作型PMOS晶体管；一第一PMOS晶体管；以及一输出节点；其中操作型PMOS晶体管耦接至输出节点，并且在待命模式下，第一PMOS晶体管用以使输出节点的逻辑电平为逻辑1。本发明能够消除负偏温度不稳定性，减少对逻辑门驱动器的损害。

Description

集成电路以及消除负偏温度不稳定性的方法
技术领域
本发明涉及集成电路，尤其涉及一种逻辑门驱动器。
背景技术
在先进工艺技术中，负偏温度不稳定性(negative bias temperatureinstability，NBTI)效应是劣化晶体管的阀电压(Vt)和电流(Idsat/Idlin)的重要因素，负偏温度不稳定性很明显地使阀电压(Vt)增加，因而使驱动电流(Idsat/Idlin)减少。由于负偏温度不稳定性劣化晶体管的阀电压(Vt)和电流(Idsat/Idlin)，降低晶体管的速度和导致严重的时序问题，例如最大延迟路径和有害最小延迟路径(即产生路径和取样路径间的延迟不匹配)
尤其负偏温度不稳定性发生在PMOS晶体管处于固定压力下，如时钟门控(clock gating)(例如不允许时钟信号通过)或用以降低芯片动态能量损耗情况下的待命模式(standby mode)(即非主动操作下)。举例来说，在某些应用中，在时钟门控或待命模式下，较大的反向驱动器和输出节点使用操作型PMOS晶体管(operational PMOS transistor)来停伫(park)逻辑电平为逻辑1的状态。
公知处理负偏温度不稳定性的方法包括：一、建立防护带(guard banding)(例如取出初始可操作频率(initially available operation frequency)，如当最初可用的频率为1.2GHz，则使芯片维持在1GHz)。二、改变栅极大小，以及三、调变电压源Vdd和阀电压Vt等等。然而，这些方法有以下缺点，例如：一、须高达10-15％的初始可操作频率来建立防护带，此将牺牲芯片的初始性能，二、若增加栅极的大小，须额外使用10-20％的面积和伴随地能量损耗，以及三、调变电压源Vdd和阀电压Vt将加剧负偏温度不稳定性的劣化。
发明内容
有鉴于此，本发明提供一种集成电路，用以消除负偏温度不稳定性，包括一逻辑门驱动器的一操作型PMOS晶体管；一控制电路，用以在一待命模式下，停止导通操作型PMOS晶体管；一第一PMOS晶体管；以及一输出节点；其中操作型PMOS晶体管耦接至输出节点，并且在待命模式下，第一PMOS晶体管用以使输出节点的逻辑电平为逻辑1。
本发明亦提供一种消除负偏温度不稳定性的方法，包括在一待命模式下，根据一控制电路，停止导通一逻辑门驱动器的一操作型PMOS晶体管；在待命模式下，借由一第一PMOS晶体管，使得一输出节点的逻辑电平为逻辑1，其中第一PMOS晶体管耦接至输出节点。
本发明亦提供另一种集成电路，用以消除负偏温度不稳定性，包括一逻辑门驱动器的一操作型PMOS晶体管；一控制电路，在一待命模式下，用以停止导通操作型PMOS晶体管；一第一PMOS晶体管；一输出节点，耦接至操作型PMOS晶体管；以及一NMOS晶体管，耦接至操作型PMOS晶体管和输出节点；其中一待命信号和一时钟信号耦接至控制电路，并且在待命模式下，第一PMOS晶体管用以使输出节点的逻辑电平为逻辑1。
本发明能够消除负偏温度不稳定性，减少对逻辑门驱动器的损害，并且克服了现有技术中的缺点。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1为本发明的集成电路的一实施例，用以消除负偏温度不稳定性，减少对逻辑门驱动器的损害。
图2为本发明的集成电路的一另实施例，用以消除逻辑门驱动器的负偏温度不稳定性。
图3为本发明的消除负偏温度不稳定性的方法的一流程图。
上述附图中的附图标记说明如下：
100、200：集成电路；102：或非门；
103、105：反向信号；104：与非门；
106：NMOS晶体管；108：操作型PMOS晶体管；
110：PMOS晶体管；112：输出节点；
、Standby/Park：待命/停伫信号；
Clock/Data：时钟/数据信号；
204：控制电路；206：反向器；
207：反向输出端；210：半闩锁保持电路；
P1～P4：PMOS晶体管；N1～N3：NMOS晶体管；
302、304：步骤。
具体实施方式
本实施例的操作方法及制造方法将在以下作详尽的说明。然而，以下实施例并非本发明唯一的运用，本实施例仅是说明实施本发明的特定方法，其非用以限定本发明及专利范围。
图1为本发明的集成电路的一实施例，用以消除负偏温度不稳定性，减少对逻辑门驱动器的损害。如图所示，一集成电路100是一逻辑门(即以逻辑控制的反向器)驱动器，并且具有一输出节点112，其中在时钟门控(如不允许时钟信号通过)或待命模式(如非主动操作下)的情况下，输出节点112的逻辑电平须维持在逻辑1的状态。在以下的描述中，“待命”模式为有关于时钟门控(clock gating)、待命情况(standby situations)、及/或其他类似的情况(例如睡眠模式等等)。
集成电路100包括一或非门(NOR gate)102耦接至一NMOS晶体管106。举例来说，一控制电路包括一与非门(NAND gate)104耦接至一操作型PMOS晶体管(operational PMOS transistor)108。控制电路用以在待命模式下停止导通(turn off)操作型PMOS晶体管108，操作型PMOS晶体管108和NMOS晶体管106耦接至输出节点112。一PMOS晶体管110亦耦接至输出节点112，并且在待命模式下使输出节点112的逻辑电平维持在逻辑1的状态。一时钟/数据(clock/data)信号和一待命/停伫(standby/park)信号耦接至或非门102，时钟/数据信号和具互补性的一待命/停伫信号
Figure BSA00000422167800032
耦接至控制电路，具互补性的待命/停伫信号亦耦接至PMOS晶体管110。
当发出(assert)待命/停伫信号(逻辑电平为逻辑1)时，由于具互补性的待命/停伫信号
Figure BSA00000422167800034
(逻辑电平为逻辑0)耦接至与非门104，使得与非门104的一反向信号105的逻辑电平为逻辑1，并且停止导通操作型PMOS晶体管108。具互补性的待命/停伫信号
Figure BSA00000422167800041
(逻辑电平为逻辑0)亦耦接至PMOS晶体管110，因此导通PMOS晶体管110，使得输出节点112的逻辑电平为逻辑1(将输出节点112充电至逻辑电平为逻辑1作为逻辑上的要求)。进一步来说，待命/停伫信号(逻辑电平为1)耦接至或非门102，因此或非门102的反向信号103的逻辑电平为逻辑0，因此停止导通NMOS晶体管106。公知电路的或非门同时耦接至PMOS晶体管和NMOS晶体管，相较之下，本发明的或非门102的尺寸可小于公知电路的或非门(例如为公知电路的或非门的1/2)。简言之，当待命/停伫信号的逻辑电平为逻辑1时，停止导通操作型PMOS晶体管108，并且使输出节点112的逻辑电平为逻辑1。
当发出待命/停伫信号(逻辑电平为逻辑0)时，由于具互补性的待命/停伫信号
Figure BSA00000422167800042
(逻辑电平为逻辑1)耦接至与非门104，使得时钟/数据信号通过与非门104成为反向信号105，反向信号105耦接至操作型PMOS晶体管108的栅极。由于耦接至或非门102的待命/停伫信号的逻辑电平为逻辑0，使得时钟/数据信号通过或非门102成为反向信号103，反向信号103耦接至操作NMOS晶体管106的栅极。如果时钟/数据信号的逻辑电平为逻辑0，反向信号105(逻辑1)停止导通操作型PMOS晶体管108，反向信号103(逻辑1)导通NMOS晶体管106，使得输出节点112被拉低(pulldown)至逻辑0。如果时钟/数据信号为逻辑1，反向信号105(逻辑0)导通操作型PMOS晶体管108，反向信号103(逻辑0)停止导通NMOS晶体管106，使得输出节点112被拉高(pull down)至逻辑1。简言之，当待命/停伫信号的逻辑电平为逻辑0时，输出节点112的逻辑电平跟随时钟/数据信号而改变。
在时钟门控或待命模式情况下，集成电路100有助于较大的反向驱动器与输出节点112，将逻辑电平停伫在逻辑1的状态。在待命/停伫模式下，借由停止导通操作型PMOS晶体管108，能消除负偏温度不稳定性对于操作型PMOS晶体管108的损害，即使在待命模式下偏压(stress)于与非门104内的PMOS晶体管(未示出)，由于与非门104内的PMOS晶体管并未在时钟/数据信号的路径上，因此不会造成影响。与非门104内的PMOS晶体管可视为牺牲PMOS晶体管。同理，在待命模式下，对PMOS晶体管110进行偏压，使得输出节点112为逻辑1，但PMOS晶体管110亦并未在时钟/数据路径上。PMOS晶体管110亦可视为牺牲PMOS晶体管。若逻辑门群组使用相同的待命/停伫信号，则可共同PMOS晶体管110。
图2为本发明的集成电路的一另实施例，用以消除负偏温度不稳定性，减少对逻辑门驱动器的损害。集成电路200是逻辑门驱动器(即以逻辑控制的反向器)，并且具有输出节点112。在待命模式下，输出节点112的逻辑电平须停伫于逻辑1。集成电路200包括一控制电路204和一半闩锁保持电路(halflatch keeper circuit)210。在此实施例中，控制电路204包括一或非门(包括晶体管P1、P2、N1和N2)、一PMOS晶体管P3和一NMOS晶体管N3。控制电路204耦接至半闩锁保持电路210(包括一PMOS晶体管P4和一反向器206)。控制电路204亦耦接至操作型PMOS晶体管108。在待命模式下，控制电路204停止导通操作型PMOS晶体管108。或非门102耦接至NMOS晶体管106，NMOS晶体管106耦接至输出节点112。时钟/数据信号和待命/停伫信号耦接至或非门102和控制电路204。
半闩锁保持电路210耦接至输出节点112，并且在待命模式下，使输出节点112的逻辑电平保持在逻辑1。公知电路的或非门同时耦接至PMOS晶体管和NMOS晶体管，相较之下，本发明的或非门102及/或控制电路204的或非门(包括晶体管P1、P2、N1和N2)的尺寸可小于公知电路的或非门(约为公知电路的或非门的1/2)。
当发出待命/停伫信号(逻辑1)时，或非门102的反向信号103为逻辑0，使得停止导通NMOS晶体管106。待命/停伫信号(逻辑1)导通NMOS晶体管N2。如果输出节点112为逻辑0，反向器206使逻辑0改变成逻辑1，并且导通NMOS晶体管N3。在此例中，NMOS晶体管N2和N3拉低反向信号105，并且导通操作型PMOS晶体管108，使得输出节点112的逻辑电平拉高至逻辑1。在输出节点112变成逻辑1之后，反向器206提供一反向输出端(逻辑0)至NMOS晶体管N3的栅极，用以停止导通NMOS晶体管N3。反向输出端207(逻辑0)亦导通PMOS晶体管P3，并且拉高反向信号105的逻辑电平至逻辑1，使得停止导通操作型PMOS晶体管108。反向输出端207亦导通PMOS晶体管P4，使得输出节点112的逻辑电平为逻辑1。
如果输出节点112具有逻辑1，反向器206反转输出节点112的信号由逻辑1至逻辑0，并且停止导通NMOS晶体管N3。反向输出端207(逻辑0)亦导通PMOS晶体管P3和P4。PMOS晶体管P3使反向信号105的逻辑电平为逻辑1，并且停止导通操作型PMOS晶体管108。即使在待命模式下对PMOS晶体管P3进行偏压，由于PMOS晶体管P3不在时钟/数据信号路径上，PMOS晶体管P3可视为牺牲PMOS晶体管，因此不会造成影响。在待命模式下，PMOS晶体管P4使输出节点112的逻辑电平为逻辑1，即使在待命模式下对PMOS晶体管P4进行偏压，PMOS晶体管P4也不在时钟/数据信号路径上，故PMOS晶体管P4亦可视为牺牲PMOS晶体管。
当停止发出待命/停伫信号(逻辑0)，或非门102的反向信号103是时钟/数据信号的反向信号。如果时钟/数据信号的逻辑电平为逻辑1，或非门102的反向信号103的逻辑电平为逻辑0，则停止导通NMOS晶体管106，使得输出节点112的逻辑电平为逻辑1。如果时钟/数据信号的逻辑电平为逻辑0，或非门102的反向信号103的逻辑电平为逻辑1，则导通NMOS晶体管106，输出节点112的逻辑电平被拉低至逻辑0。相较于半闩锁保持电路210的PMOS晶体管P4，NMOS晶体管106具有较大的驱动强度用以拉低输出节点112的逻辑电平至逻辑0。反向器206的反向输出端207的逻辑电平变成逻辑1，并且导通NMOS晶体管N3和停止导通PMOS晶体管P3与P4。如果时钟/数据信号由逻辑0改变成逻辑1，则导通NMOS晶体管N1，并借由NMOS晶体管N1与N3拉低反向信号105，并且导通操作型PMOS晶体管108。因此，当停止发出待命/停伫信号时，输出节点112跟随着时钟/数据信号而改变。
对于面积非常大的逻辑门的反向驱动器而言，本发明的控制电路204和牺牲PMOS晶体管(即PMOS晶体管P3与P4)可相对较小，因此在某些实施例中，集成电路200不须增加额外的芯片面积，逻辑门群组共用控制电路204和PMOS晶体管P3与P4更可节省芯片面积。
图3为本发明的消除负偏温度不稳定性的方法的一流程图。于步骤302，在待命模式下，借由控制电路(例如与非门104或控制电路204)停止导通逻辑门驱动器的操作型PMOS晶体管108。于步骤304，在待命模式下，借由牺牲PMOS晶体管，使输出节点112的逻辑电平为逻辑1，其中牺牲PMOS晶体管(例如PMOS晶体管110或PMOS晶体管P4)耦接至输出节点112。
在某些实施例中，待命信号及/或时钟信号供应至控制电路，例如与非门104或控制电路204。在某些实施例中，在待命模式下，半闩锁保持电路(例如半闩锁保持电路210)使输出节点112的逻辑电平为逻辑1。在某些实施例中，控制电路(例如控制电路204)包含牺牲PMOS晶体管(例如PMOS晶体管P3)。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。举例来说，任何所属技术领域中普通技术人员可轻易理解此处所述的各种逻辑门，例如与非门和或非门等，可在本发明的范围内作更动。再者，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果皆可使用于本发明中。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种集成电路，用以消除负偏温度不稳定性，包括：
一逻辑门驱动器的一操作型PMOS晶体管；
一控制电路，用以在一待命模式下，停止导通上述操作型PMOS晶体管；
一第一PMOS晶体管；以及
一输出节点；
其中上述操作型PMOS晶体管耦接至上述输出节点，并且在上述待命模式下，上述第一PMOS晶体管用以使上述输出节点的逻辑电平为逻辑1。
2.如权利要求1所述的集成电路，还包括：一NMOS晶体管，耦接至上述操作型PMOS晶体管和上述输出节点；
其中上述控制电路包括一与非门，上述待命信号和上述时钟信号耦接至一或非门，并且上述或非门耦接至上述NMOS晶体管的一栅极。
3.如权利要求1所述的集成电路，其中上述控制电路包括一或非门，上述第一PMOS晶体管的一栅极耦接至一反向器的一输出端，并且上述第一PMOS晶体管的一漏极耦接至上述反向器的一输入端。
4.如权利要求1所述的集成电路，其中上述控制电路包括一第二PMOS晶体管，耦接至上述操作型PMOS晶体管，用以在上述待命模式下，停止导通上述操作型PMOS晶体管，其中上述第一PMOS晶体管的一栅极和上述第二PMOS晶体管的一栅极互为耦接。
5.一种消除负偏温度不稳定性的方法，包括：
供应一待命信号和一时钟信号至上述控制电路；
在一待命模式下，借由一控制电路，停止导通一逻辑门驱动器的一操作型PMOS晶体管；以及
在上述待命模式下，借由一第一PMOS晶体管，使得一输出节点的逻辑电平为逻辑1，其中上述第一PMOS晶体管耦接至上述输出节点。
6.如权利要求5所述的消除负偏温度不稳定性的方法，其中上述停止导通上述操作型PMOS晶体管的步骤包括：
借由一与非门，处理上述待命信号和上述时钟信号，用以供应逻辑1至上述操作型PMOS晶体管。
7.如权利要求5所述的消除负偏温度不稳定性的方法，其中上述停止导通上述操作型PMOS晶体管的步骤包括：
借由一或非门，处理上述待命信号和上述时钟信号，用以供应逻辑1至上述操作型PMOS晶体管。
8.如权利要求5所述的消除负偏温度不稳定性的方法，其中上述停止导通上述操作型PMOS晶体管的步骤包括：
导通上述控制电路的一第二PMOS晶体管，用以供应逻辑1至上述操作型PMOS晶体管。
9.一种集成电路，用以消除负偏温度不稳定性，包括：
一逻辑门驱动器的一操作型PMOS晶体管；
一控制电路，在一待命模式下，用以停止导通上述操作型PMOS晶体管；
一第一PMOS晶体管；
一输出节点，耦接至上述操作型PMOS晶体管；以及
一NMOS晶体管，耦接至上述操作型PMOS晶体管和上述输出节点；
其中一待命信号和一时钟信号耦接至上述控制电路和一或非门，上述或非门耦接至上述NMOS晶体管的一栅极，并且在上述待命模式下，上述第一PMOS晶体管用以使上述输出节点的逻辑电平为逻辑1。
10.如权利要求9所述的集成电路，其中上述第一PMOS晶体管的一栅极耦接至一反向器的一输出端，并且上述第一PMOS晶体管的一漏极耦接至上述反向器的一输入端；以及
上述控制电路包括：
一第二PMOS晶体管，耦接至上述操作型PMOS晶体管，用以在上述待命模式下，停止导通上述操作型PMOS晶体管。
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