CN1945499A - 电能节省 - Google Patents

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Abstract

通过将信号线弱保持在其最后的时间状态实现电源节省方法，它被响应并可以由外部信号的状态克服。在休眠模式期间，弱保持的信号线状态使用可控制的弱上拉或下拉装置跟踪并保持外部信号，从而弱保持的状态可以由具有稍许电能消耗的外部驱动信号驱动成不同状态。当休眠模式关闭时，保持器功能被禁用且可以内部地或外部地根据启用线的状态驱动信号线。

Description

电能节省
本申请是申请日为“2002年7月11日”、申请号为“02814465.1”、题为“电能节省”的分案申请。
技术领域
设计通用串行总线(USB)来支持电子和USB主机之间的异步连接和断开。主机通常是计算机。可以通过计算机或中央处理单元(CPU)监控在进入的USB电缆屏蔽上出现的5伏电压来感应连接和断开。
背景技术
一种用于监控USB连接(诸如IntelSA110掌上装置微处理器)的连接状态的方法是将USB电缆连接到具有弱下拉(pull-down)的通用输入/输出(GPIO)。当电缆状态改变(连接到断开，或反之亦然)，则GPIO改变状态(对于连接是从低到高，而对断开则反之)。这种状态变化可以产生对控制器的中断和采取的合适步骤。在断开的情况中，中断导致USB输入被禁用以防止由于浮动输入产生的功率浪费。
能连接到主机的许多低功率装置具有休眠(SLEEP)模式，由此在I/O电路保持上电的同时将装置中到CPU或控制器的电源切断。在这种条件下，到USB和某些GPIO端口的输入通常不断电，从而它们可以保持能够检测叫醒(WAKEUP)信号或用于其它目的。在休眠期间，这些输入可以从状态浮动到状态，而同时等待来自主机的叫醒信号，因此导致电能的浪费。此外，可以在休眠期间除去或脱离USB电缆，该情况应是装置能识别的。
在某些装置的输入上设置下拉和上拉(pull-up)以防止浮动，但为了通过D+USB输入叫醒装置，外部主机必须将D+线拉下/上100ms，这导致了装置中电能的消耗同时由外部装置克服上拉/下拉。对于主机对抗(fighting)集成电路上的内部平方装置(internal square device)，诸如，晶体管，耗用电流可以从150uA到1mA。
发明内容
根据本发明的第一方面，提供一种设备，包括：连接于一USB主机的USB装置，该USB装置包括：可连接到一外部信号线的内部信号线，该外部信号线耦合到所述USB主机；保持器级，包括至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置，所述保持器级响应在断电后发生的外部信号线的状态变化将所述内部信号线保持在弱保持状态中，其中，所述至少一个可控制的弱上拉装置的控制包括休眠信号和所述内部信号线上信号的逻辑NAND，而所述至少一个可控制的弱下拉装置的控制包括反相休眠信号和所述内部信号线上信号的逻辑NOR，所述内部信号线还由一内部电路驱动。
根据本发明的第二方面，提供一种设备，包括：连接于一USB主机的USB装置，该USB装置包括：可连接到一外部信号线的内部信号线，该外部信号线耦合到所述USB主机；保持器级，包括至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置，所述保持器级响应在断电后发生的外部信号线的状态变化将所述内部信号线保持在弱保持状态中，其中，所述至少一个可控制的弱上拉装置的控制包括休眠信号和所述内部信号线上信号的逻辑NAND，而所述至少一个可控制的弱下拉装置的控制包括反相休眠信号和所述内部信号线上信号的逻辑NOR，其中，所述USB设备包括一个处理器，该处理器在断电之后，当所述内部信号线上的信号改变状态时被唤醒。
根据本发明的第三方面，提供一种方法，包括：在使USB装置断电之后，感应耦合到USB主机的外部信号的状态；将外部信号的状态存储于内部信号中，所述内部信号由保持器级弱保持在所保存的状态中，所述保持器级具有至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置，所述弱保持的内部信号响应所述外部信号的状态变化；用所述内部信号和休眠信号的逻辑NAND来控制所述弱上拉装置，并用反相的休眠信号和所述内部信号的逻辑NOR来控制所述至少一个弱下拉装置；以及当所述USB主机将所述内部信号驱动到不同的状态时唤醒所述设备。
根据本发明的第四方面，提供一种USB装置，具有一个通过外部信号线连接于USB主机的内部信号线，所述USB装置包括：输出缓冲级，驱动所述内部信号线和所述外部信号线；保持器级，将所述内部信号线的状态保持在弱保持状态中；以及处理器；其中，所述USB装置可在至少三种状态下操作：(a)当所述输出缓冲级和所述保持器级都被禁用时，所述USB装置通过所述外部信号线收听所述USB主机，(b)当所述输出缓冲级被启用时，所述USB装置驱动所述外部信号线以向所述USB主机发送信号，和(c)当所述USB装置被断电时，所述保持器级被启用以响应所述外部信号线的变化从而将所述内部信号线保持在弱保持状态，且当所述USB主机将所述外部信号线驱动到不同的状态时所述处理器被唤醒。
附图说明
图1是实例性实施例的电路图。
具体实施方式
参考图1，示出了USB电缆断开和叫醒模式电源节省电路10的实例性实施例，如微芯片中所实现。电路10具有两个主要部分：保持器级11和输出缓冲级13。从电源15和接地17向电路10供电。电路具有信号启用(ENABLE)12、数据(DATA)14、休眠(SLEEP)16、PAD18、PAD输入20和USB主机22。(PAD简单地指集成电路芯片上的信号线，它通过薄结合导线连接到集成电路组。在这种情况中，PAD可连接到外部USB主机。)输出缓冲级包括缓冲控制电路24，它控制输出环境驱动器26和28。弱上拉装置30用作可控制的弱上拉，而弱下拉装置32用作可控制的弱下拉。在集成电路中，这些可以作为平方装置(晶体管)实现。“弱”表示保持器级11仅提供有限的电流来保持特定的逻辑状态，该电流可以由USB主机22克服而将保持器级11上驱动到不同的逻辑状态。通常，该电流在100uA到1.5mA的范围内。
当休眠16是高时，保持器级11弱地保持PAD18的最近时间的状态(the last intime state of PAD 18)。弱表示保持器级11仅提供有限的电流来保持特定的逻辑状态，该电流可以由USB主机22克服。通常，该电流在100uA到1.5mA的范围之内。当休眠16是低时，禁用保持器级11的保持功能。
与非(NAND)门34具有休眠信号16作为一个输入，而或非(NOR)门36具有由反相缓冲38反相的反相休眠16作为一个输入。
只要休眠16是低，则NAND门34的输出是高，关闭可控制的弱上拉装置30，而通过反相的休眠16将NOR门34的输出驱动成低，关闭弱可控制的下拉32。只要休眠16是低，这有效地禁用了保持器级的保持功能。
当休眠是高时，NAND门34的输出取决于PAD18的状态：如果PAD18是高，则NAND门34的输出46是低，打开可控制的弱上拉装置30(同时关闭可控制弱下拉32)锁存和保持PAD18高。如果PAD是低，则NAND门34的输出46是高，关闭可控制的弱上拉装置30(同时打开可控制的弱下拉32)。
类似地，当休眠16是高时，来自反相缓冲42的反相休眠16是低，因此使得NOR门36的输出48取决于PAD18的状态。如果PAD18是高，则NOR门36的输出48是低，关闭可控制的弱下拉32。当(例如，通过USB主机22)将PAD18驱动成低时，NOR门36的输出48是高，因此打开了可控制的弱下拉32。
当休眠16是高时，无论PAD18的弱保持的状态是什么，在本地装置控制数据线期间，如果PAD18或者由USB主机22驱动到不同状态或者在启用期间驱动成高，在暂时的间隔之后，保持器级11变化成并保持PAD18中USB主机22的新(最近)状态。USB主机22应能够提供足够的电流以能克服PAD18的弱保持的状态。
当可控制的弱上拉装置30是开时，可控制的弱下拉装置32是关，反之亦然。当休眠16是低时，它们都是关，因此禁用保持器11级。
当启用12是高而休眠16是低时，PAD18由输出缓冲13控制，该输出缓冲包括输出缓冲驱动器26和28。当启用12和休眠16都是低(收听模式)时，PAD18可以由USB主机22驱动并关闭输出缓冲26和28。不管启用12的状态，当休眠16是高时，PAD18弱地保持在其最近的状态。如果，当休眠16是高时，USB主机22将PAD18驱动成高(如果所保存的状态是低，则克服弱下拉)，可以叫醒本地装置CPU(未示出)。
使用这种类型的电路可以无需使用贵重的GPIO电路系统简单地用于电缆检测。电缆检测可以由软件超时条件进行。
表1示出电路的逻辑状态表。对芯片的参考涉及本地装置CPU(未示出)。
表1
  EN   D   休眠  PAD   PAD输入   USB主机   注释
  0   x   0   z   *   z  芯片收听USB主机且USB主机不驱动任何东西
  0   x   0   1   0   1  芯片收听USB主机且USB主机驱动1
  0   x   0   0   1   0  芯片收听USB主机且USB主机驱动0
  1   0   0   0   1   0  芯片通过D＝0给USB主机发信号并通过PAD输入读回
  1   1   0   1   0   1  芯片通过D＝1给USB主机发信号并通过PAD输入读回
  x   x   1   WX   x   z  休眠模式中的芯片等待通过USB主机叫醒。主机休眠
  x   x   1   1   0   1  休眠模式中的芯片等待通过USB主机叫醒。主机叫醒
  x   x   1   1   1   0  休眠模式中的芯片等待通过USB主
  机叫醒。主机等待
符号表：
D＝数据
EN＝启用
Z＝＞三态的
*＝＞未确定
X＝＞或高或低
W＝＞弱信号强度。
WX表示弱地驱动高或低。当休眠16是高时，当PAD18＝WX，它弱地保持最近发出/入的无论什么，但这可以由USB主机22超过。例如，如果当EN＝0时USB主机22驱动1并随后转到Z，则PAD18将保持在W1。如果USB主机22处于Z且EN＝1且芯片驱动0通过数据14到PADL8，则在EN＝0之后该0将PAD18中保持为W0。
虽然休眠是高，但弱地保持PAD18的状态并防止其浮动，只要它不被PAD驱动。
其它的实施例都在权利要求书的范围之内。例如，电路可以由分散的电子装置而非在微芯片中实现。可控制的弱上拉装置和可控制的弱下拉装置可以包括电阻元件。

Claims (8)

1.一种设备，其特征在于，包括：
连接于一USB主机的USB装置，该USB装置包括：可连接到一外部信号线的内部信号线，该外部信号线耦合到所述USB主机；
保持器级，包括至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置，所述保持器级响应在断电后发生的外部信号线的状态变化将所述内部信号线保持在弱保持状态中，其中，所述至少一个可控制的弱上拉装置的控制包括休眠信号和所述内部信号线上信号的逻辑NAND，而所述至少一个可控制的弱下拉装置的控制包括反相休眠信号和所述内部信号线上信号的逻辑NOR，所述内部信号线还由一内部电路驱动。
2.如权利要求1所述的设备，其特征在于，所述保持器级还在所述内部电路断电之前将所述内部信号线保持在表示由所述内部电路驱动的所述内部信号线在时间上最后的弱保持状态。
3.如权利要求1所述的设备，其特征在于，所述弱保持状态可由所述内部电路或所述USB主机克服。
4.一种设备，其特征在于，包括：
连接于一USB主机的USB装置，该USB装置包括：可连接到一外部信号线的内部信号线，该外部信号线耦合到所述USB主机；
保持器级，包括至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置，所述保持器级响应在断电后发生的外部信号线的状态变化将所述内部信号线保持在弱保持状态中，其中，所述至少一个可控制的弱上拉装置的控制包括休眠信号和所述内部信号线上信号的逻辑NAND，而所述至少一个可控制的弱下拉装置的控制包括反相休眠信号和所述内部信号线上信号的逻辑NOR，其中
所述USB设备包括一个处理器，该处理器在断电之后，当所述内部信号线上的信号改变状态时被唤醒。
5.一种方法，其特征在于，包括：
在使USB装置断电之后，感应耦合到USB主机的外部信号的状态；
将外部信号的状态存储于内部信号中，所述内部信号由保持器级弱保持在所保存的状态中，所述保持器级具有至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置，所述弱保持的内部信号响应所述外部信号的状态变化；
用所述内部信号和休眠信号的逻辑NAND来控制所述弱上拉装置，并用反相的休眠信号和所述内部信号的逻辑NOR来控制所述至少一个弱下拉装置；以及
当所述USB主机将所述内部信号驱动到不同的状态时唤醒所述设备。
6.一种USB装置，具有一个通过外部信号线连接于USB主机的内部信号线，所述USB装置包括：
输出缓冲级，驱动所述内部信号线和所述外部信号线；
保持器级，将所述内部信号线的状态保持在弱保持状态中；以及
处理器；
其中，所述USB装置可在至少三种状态下操作：
(a)当所述输出缓冲级和所述保持器级都被禁用时，所述USB装置通过所述外部信号线收听所述USB主机，
(b)当所述输出缓冲级被启用时，所述USB装置驱动所述外部信号线以向所述USB主机发送信号，和
(c)当所述USB装置被断电时，所述保持器级被启用以响应所述外部信号线的变化从而将所述内部信号线保持在弱保持状态，且当所述USB主机将所述外部信号线驱动到不同的状态时所述处理器被唤醒。
7.如权利要求6所述的USB装置，其特征在于，所述保持器级包括至少一个可控制的弱上拉装置和至少一个可控制的弱下拉装置。
8.如权利要求6所述的USB装置，其特征在于，所述至少一个可控制的弱上拉装置的控制包括休眠信号和所述内部信号线上信号的逻辑NAND，而所述至少一个可控制的弱下拉装置的控制包括反相休眠信号和所述内部信号线上信号的逻辑NOR。
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