JP2004537792A

JP2004537792A - 省電力

Info

Publication number: JP2004537792A
Application number: JP2003514394A
Authority: JP
Inventors: アーサヌラー，ザヒド; ローズ，グレゴリー; フェデラー，ジェームズ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2001-07-18
Filing date: 2002-07-11
Publication date: 2004-12-16
Anticipated expiration: 2022-07-11
Also published as: WO2003009117A2; CN100461073C; US20060179336A1; JP4006399B2; US7254728B2; WO2003009117A3; TWI229255B; CN1533528A; CN1945499A; US7058827B2; US20030028815A1; KR20040017329A; CN1316334C

Abstract

省電力の方法は、信号線を、最終的な状態まで継続的に保持することによって達成されるが、それが応答し、外部信号の状態によって支配され得る。スリープ・モード中に、弱く保持された信号線の状態は、制御可能な弱いプルアップまたはプルダウン・デバイスのいずれかを使用する外部信号を追跡して保持し、その結果、弱く保持された状態が、少量の電力消費で外部の駆動信号によって異なる状態に駆動される。スリープ・モードがオフのとき、キーパ機能は不能になり、信号線はイネーブル線の状態に依存して内部または外部のいずれかに駆動される。

Description

【技術分野】
【０００１】
本発明は、省電力に関する。
【背景技術】
【０００２】
ユニバーサル・シリアル・バス（ＵＳＢ）は、電子機器とＵＳＢホスト間の非同期接続および切断をサポートするために設計される。ホストは、典型的にはコンピュータである。接続または切断は、入力ＵＳＢケーブル・シールディング中に存在する５ボルトを監視することによって、コンピュータまたは中央処理デバイス（ＣＰＵ）で検出される。
【０００３】
ＵＳＢ接続（例えばＩｎｔｅｌ（登録商標）ＳＡ１１０パーム・デバイス・マイクロプロセッサ）の接続状態を監視するための１つの方法は、弱いプルダウンを有する汎用入出力（ＧＰＩＯ）にＵＳＢケーブルを接続することである。ケーブル状態が変化するとき（接続から切断、またはその逆）、ＧＰＩＯは状態を変更する（接続時は低から高、および切断時はその逆）。この状態の変更によって、制御デバイスおよび実行された適切なステップへの割込みを生成することが可能になる。切断の場合には、フローティング入力による電力の浪費を防ぐために、割込みによってＵＳＢ入力が不能になる。
【０００４】
ホストに接続可能な多数の小電力のデバイスはＳＬＥＥＰモードを有し、それによってデバイス内のＣＰＵまたは制御デバイスへの電力供給が遮断される一方で、入出力回路には電力が投入されたままになる。このような状態において、ＵＳＢおよびいくつかのＧＰＩＯポートへの入力は、典型的には電力の遮断がされないので、それによって、ＷＡＫＥＵＰ信号の検出またはその他の目的を引き続き行うことができる。ＳＬＥＥＰ中に、これらの入力が、ホストからのＷＡＫＥＵＰ信号を待つ間に状態から状態へとフローティングすることがあり、それによって、電力が急激に消費される。さらに、ＳＬＥＥＰ中にＵＳＢケーブルが取り外されたり抜け落ちたりした場合は、かかる状況をデバイスが認識できるべきである。
【０００５】
プルダウンまたはプルアップは、フローティングを防止するためにいくつかのデバイスの入力に提供されるが、Ｄ＋ＵＳＢ入力を通ってデバイスを起動させるために、１００ｍｓの間Ｄ＋ライン低／高を引き込まなければならないので、その結果、プルアップ／プルダウンが外部ホストによって支配されている間にデバイス内で電力が消費される。集積回路（例えばトランジスタ）上のスクエア・デバイスと競合するホストに対して、現在のドレインは１５０ｕＡから１ｍＡまで変化することができる。
【発明の開示】
【０００６】
図１には、マイクロチップ内で実行されるＵＳＢケーブル切断およびＷＡＫＥＵＰモードの省電力回路１０が示される。
【０００７】
回路１０は２つの主なセクション、すなわちキーパ・ステージ１１および出力バッファ・ステージ１３を有する。回路１０は、供給源１５および接地１７から電力が供給される。回路は、ＥＮＡＢＬＥ１２、ＤＡＴＡ１４、ＳＬＥＥＰ１６、ＰＡＤ１８、ＰＡＤＩＮ２０の各信号およびＵＳＢホスト２２を有する（ＰＡＤは、単に、細い接続ワイヤを経由して集積回路パッケージに接続される集積回路チップ上の信号ラインに関係する。本件の場合、ＰＡＤは外部ＵＳＢホストに接続可能である）。出力バッファ・ステージはバッファ制御回路２４を含み、これが出力バッファ・ドライバ２６，２８を制御する。弱いプルアップ・デバイス３０は、制御可能な弱いプルアップとしてサービスする一方で、弱いプルダウン・デバイス３２は、制御可能な弱いプルダウンとしてサービスする。集積回路では、これらはスクエア・デバイス（トランジスタ）として実施されてもよい。「弱い」ことにより、キーパ・ステージ１１は特定のロジック状態を保持するために限られた電流のみを供給することになるが、その電流はＵＳＢホスト２２によって支配することができ、キーパ・ステージ１１から異なる論理状態へ高速で流れる。典型的には、この電流は１００μＡから１．５ｍＡの範囲である。
【０００８】
ＳＬＥＥＰ１６が高位の間、キーパ・ステージ１１は、最終的にはＰＡＤ１８の状態を弱く保持する。弱いということは、キーパ・ステージ１１が限られた電流だけを供給して特定のロジック状態を保持することを意味し、その電流はＵＳＢホスト２２によって支配可能である。典型的には、この電流は１００μＡから１．５ｍＡの範囲内である。ＳＬＥＥＰ１６が低位の間は、キーパ・ステージ１１の保持機能が不能になる。
【０００９】
ＮＡＮＤゲート３４は、１つの入力としてＳＬＥＥＰ信号１６を有し、ＮＯＲゲート３６は１つの入力として反転ＳＬＥＥＰ１６を有し、反転バッファ３８によって反転する。
【００１０】
ＳＬＥＥＰ１６が低位の場合は常にＮＡＮＤゲート３４の出力は高位であり、制御可能な弱いプルアップ・デバイス３０をオフにし、また、ＮＯＲゲート３６の出力は、反転ＳＬＥＥＰ１６によって低位に駆動され、弱い制御可能なプルダウン３２をオフにする。これによって、ＳＬＥＥＰ１６が低位の場合は常に、キーパ・ステージの保持機能が効果的に不能になる。
【００１１】
ＳＬＥＥＰが高位の間、ＮＡＮＤゲート３４の出力はＰＡＤ１８の状態に依存する。すなわち、ＰＡＤ１８が高位の場合は、ＮＡＮＤゲート３４の出力４６は低位であり、制御可能な弱いプルアップ・デバイス３０がオンになり（同時に制御可能な弱いプルダウン３２がオフになる）、ラッチしてＰＡＤ１８を高位に保持する。ＰＡＤ１８が低位の場合は、ＮＡＮＤゲート３４の出力４６は高位であり、制御可能な弱いプルアップ・デバイス３０がオフになる（同時に制御可能な弱いプルダウン３２がオンになる）。
【００１２】
同様に、ＳＬＥＥＰ１６が高位の間は、反転バッファ４２からの反転ＳＬＥＥＰ１６は低位であり、したがってＮＯＲゲート３６の出力４８がＰＡＤ１８の状態に依存する結果となる。ＰＡＤ１８が高位の場合は、ＮＯＲゲート３６の出力４８は低位であり、制御可能な弱いプルダウン３２がオフになる。ＰＡＤ１８が低位に駆動される場合（例えばＵＳＢホスト２２）は、ＮＯＲゲート３６の出力４８は高位であり、したがって制御可能な弱いプルダウン３２がオンになる。
【００１３】
ＳＬＥＥＰ１６が高位の間、ＰＡＤ１８の弱く保持された状態がどのようであったとしても、ＰＡＤ１８がＵＳＢホスト２２によって異なる状態へ駆動されるか、あるいは、ローカル・デバイスがデータ線を制御しているときに一定時間ＥＮＡＢＬＥが高位の間に駆動される場合には、短時間のインターバル後に、キーパ・ステージ１１が、ＰＡＤ１８内でＵＳＢホスト２２の新しい（最近の）状態に変化して保持する。ＵＳＢホスト２２は、ＰＡＤ１８の弱く保持された状態を支配することができるように十分な電流を供給できるべきである。
【００１４】
制御可能な弱いプルアップ・デバイス３０がオンのとき、制御可能な弱いプルダウン・デバイス３２はオフであり、その逆も成立する。ＳＬＥＥＰ１６が低位のときは、それらの両方がオフであり、したがってＫＥＥＰＥＲ１１ステージを不能にする。
【００１５】
ＥＮＡＢＬＥ１２が高位で、ＳＬＥＥＰ１６が低位のとき、ＰＡＤ１８は、出力バッファ・ドライバ２６，２８を含む出力バッファ１３によって制御される。ＥＮＡＢＬＥ１２およびＳＬＥＥＰ１６が両方とも低位であるとき（待機モード(listen mode））、ＰＡＤ１８はＵＳＢホスト２２によって駆動され、出力バッファ２６，２８が停止する。ＥＮＡＢＬＥ１２の状態にかかわらず、ＳＬＥＥＰ１６が高位の間は、最終的な状態においてＰＡＤ１８が弱く保持される。ＳＬＥＥＰ１６が高位の間は、ＵＳＢホスト２２がＰＡＤ１８を高位に駆動し（保存状態が低位の場合、弱いプルダウンを支配する）、ローカル・デバイスＣＰＵ（図示せず）が起動される。
【００１６】
このタイプの回路を使用することで、価値あるＧＰＩＯ回路を単にケーブル検出のために使用する必要性が少なくなる。ケーブル検出は、ソフトウェアのタイムアウト条件によって実行することができる。
【００１７】
表１は、回路のためのロジック状態を示す。チップという表示は、ローカル・デバイスＣＰＵ（図示せず）に関するものである。
【００１８】
【表１】

凡例：
Ｄ＝データ
ＥＮ＝可能にする
Ｚ＝＞トライステート
＊＝＞未定
Ｘ＝＞高位または低位
Ｗ＝＞弱い信号強度
【００１９】
ＷＸは高位または低位に弱く駆動されることを意味する。ＳＬＥＥＰ１６が高位の間、ＰＡＤ１８＝ＷＸのときは、最近に送信／受信されたのがどのようなものであっても、それが弱く保持されるが、これはＵＳＢホスト２２によって支配され得る。例えば、ＥＮ＝０のときにＵＳＢホスト２２が１を駆動し、次にＺに移行し、その後ＰＡＤ１８はＷ１のままになる。ＵＳＢホスト２２がＺにあり、ＥＮ＝１およびチップが、ＤＡＴＡ１４介して０をＰＡＤ１８へ駆動すれば、その０は、ＥＮ＝０の後にＷ０として残留するであろう。
【００２０】
ＳＬＥＥＰが高位の間、ＰＡＤ１８の状態は弱く保持され、それがＰＡＤによって駆動されていない場合は常に、フローティングを防止する。
【００２１】
他の実施例も、請求項の範囲内である。例えば、回路は、マイクロチップ中でではなく個別の電子機器で実行することができる。制御可能な弱いプルアップ・デバイスおよび制御可能な弱いプルダウン・デバイスは、抵抗素子を含むことができる。
【図面の簡単な説明】
【００２２】
【図１】回路図の典型的な実施例である。

Claims

外部ホストの線に接続可能なＰＡＤ信号線と、
前記外部ホスト信号の状態の変化に応答する弱く保持された状態で前記ＰＡＤ信号線を保持するために形成されたキーパ・ステージと、
から構成されることを特徴とする回路。
前記弱く保持された状態が、前記外部信号線の最終的な状態であることを特徴とする請求項１記載の回路。
前記キーパ・ステージが、少なくとも１つの制御可能な弱いプルアップ・デバイスおよび少なくとも１つの制御可能な弱いプルダウン・デバイスを含むことを特徴とする請求項１記載の回路。
前記弱いプルアップ・デバイスが可能であるときに前記少なくとも１つの弱いプルダウン・デバイスを不能にし、かつ、前記弱いプルダウン・デバイスが可能になるときに前記少なくとも１つの弱いプルアップ・デバイスを不能にするために形成された回路をさらに含むことを特徴とする請求項３記載の回路。
前記少なくとも１つの制御可能な弱いプルアップ・デバイスの前記制御は、ＳＬＥＥＰ信号の論理ＮＡＮＤおよび前記ＰＡＤ信号を含み、かつ、前記少なくとも１つの制御可能な弱いプルダウン・デバイスの前記制御は、反転した前記ＳＬＥＥＰ信号の論理ＮＯＲおよび前記ＰＡＤ信号を含むことを特徴とする請求項３記載の回路。
前記ＰＡＤ信号の前記状態を駆動することができる制御可能な出力バッファ・ステージをさらに含み、ＥＮＡＢＬＥ信号の前記状態に基づいて前記出力バッファ・ステージを可能または不能にするための回路を有することを特徴とする請求項１記載の回路。
前記キーパ・ステージを可能または不能にすることができるＳＬＥＥＰ信号をさらに含むことを特徴とする請求項１記載の回路。
前記ＳＬＥＥＰ信号の前記状態に基づいて少なくとも１つの前記弱いプルアップおよび少なくとも１つの前記弱いプルダウン・デバイスを制御することをさらに含むことを特徴とする請求項７記載の回路。
外部信号の状態を検出する段階と、
キーパ・ステージによって格納される状態中に弱く保持されるＰＡＤ信号内に前記外部信号の前記状態を格納する段階と、
から構成される方法であって、
前記弱く保持されたＰＡＤ信号は前記外部信号の前記状態の変化に応答することを特徴とする方法。
前記ＰＡＤ信号の前記弱く保持された状態が前記外部信号によって打ち消し可能な請求項９記載の方法。
前記キーパ・ステージを実行するために、少なくとも１つの制御可能な弱いプルアップ・デバイスおよび少なくとも１つの制御可能な弱いプルダウン・デバイスを使用する段階をさらに含むことを特徴とする請求項９記載の方法。
少なくとも１つの前記弱いプルアップ・デバイスが可能であるときに、少なくとも１つの前記弱いプルダウン・デバイス不能にする段階、および、少なくとも１つの前記プルアップ・デバイスが可能であるときに、少なくとも１つの前記弱いプルアップ・デバイスを不能にする段階をさらに含むことを特徴とする請求項１１記載の方法。
前記ＰＡＤ信号およびＳＬＥＥＰ信号の論理ＮＡＮＤで前記弱いプルアップ・デバイスを制御する段階、および、前記ＳＬＥＥＰ信号の反転および前記ＰＡＤ信号の論理ＮＯＲで少なくとも１つの前記弱いプルダウン・デバイスを制御する段階をさらに含むことを特徴とする請求項１２記載の方法。
ＳＬＥＥＰ信号の前記状態に基づいて、前記キーパ・ステージを可能または不能にする段階をさらに含むことを特徴とする請求項９記載の方法。
前記ＳＬＥＥＰ信号の前記状態に基づいて、少なくとも１つの前記弱いプルアップおよび少なくとも１つの前記弱いプルダウン・デバイスをオンおよびオフにする段階をさらに含むことを特徴とする請求項１３記載の方法。
集積回路内にスクエア・デバイスを有する前記制御可能な弱いプルアップ・デバイスおよび前記制御可能な弱いプルダウン・デバイスを実行する段階をさらに含むことを特徴とする請求項１５記載の方法。
ＰＡＤ信号線および外部信号線と、
前記外部信号線の前記状態の変化に応答して格納された状態で前記ＰＡＤ信号線を弱く保持するために形成されたキーパ・ステージを含む電子回路と、
から構成されることを特徴とするシステム。
前記弱く保持されたＰＡＤ信号状態は、ＰＡＤ信号線の最終的な状態であることを特徴とする請求項１７記載のシステム。
前記キーパ・ステージが、少なくとも１つの制御可能な弱いプルアップ・デバイスおよび少なくとも１つの制御可能な弱いプルダウン・デバイスを含むことを特徴とする請求項１７記載のシステム。
少なくとも１つの制御可能な弱いプルアップ・デバイスが可能であるときに少なくとも１つの前記制御可能な弱いプルダウン・デバイスを不能にし、かつ、少なくとも１つの前記制御可能な弱いプルダウン・デバイスが可能になるときに、少なくとも１つの前記制御可能な弱いプルアップ・デバイスを不能にするために形成された制御回路をさらに含むことを特徴とする請求項１９記載のシステム。
前記回路が集積回路内で実行されることを特徴とする請求項１７記載のシステム。
前記制御可能な弱いプルアップ・デバイスおよび前記制御可能な弱いプルダウン・デバイスが、スクエア・デバイスであることを特徴とする請求項２１記載のシステム。
前記ＳＬＥＥＰ信号の前記状態に基づいて前記キーパ・ステージを不能および可能にするために形成されたＳＬＥＥＰ信号線および制御回路をさらに含むことを特徴とする請求項２０記載のシステム。