JPH0683988A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0683988A JPH0683988A JP4233219A JP23321992A JPH0683988A JP H0683988 A JPH0683988 A JP H0683988A JP 4233219 A JP4233219 A JP 4233219A JP 23321992 A JP23321992 A JP 23321992A JP H0683988 A JPH0683988 A JP H0683988A
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Abstract
(57)【要約】 （修正有）
【目的】異電源電圧を有するシステムの接続時、または
クロック停止時の入出力端子間の電位差に起因するリー
ク電流を防止する。 【構成】ＣＰＵ１の動作をモニターし、その不動作状態
時には、クロックの供給を停止し、制御信号１０４を出
力するＰＭＵ２と、信号１０４とＣＰＵより出力される
制御信号１０３とを入力し、両信号の論理積を出力する
ＡＮＤ回路３と、ＣＰＵよりの信号を入力し、回路３よ
り出力される制御信号を介して、データ信号を外部端子
５１から出力するか否かを制御するバッファ４と、外部
端子５１からデータ信号を入力し、回路３よりの制御信
号を介して、当該データ信号をＣＰＵに出力するか否か
を制御するバッファ５と、入力端に所定レベルの電圧を
入力し、出力端に接続されるネット２０３を制御信号１
０４を介して、ハイレベルまたはハイ・インピーダンス
状態の何れかに設定するバッファ８と、インバータ７と
により形成される回路とを備える。
クロック停止時の入出力端子間の電位差に起因するリー
ク電流を防止する。 【構成】ＣＰＵ１の動作をモニターし、その不動作状態
時には、クロックの供給を停止し、制御信号１０４を出
力するＰＭＵ２と、信号１０４とＣＰＵより出力される
制御信号１０３とを入力し、両信号の論理積を出力する
ＡＮＤ回路３と、ＣＰＵよりの信号を入力し、回路３よ
り出力される制御信号を介して、データ信号を外部端子
５１から出力するか否かを制御するバッファ４と、外部
端子５１からデータ信号を入力し、回路３よりの制御信
号を介して、当該データ信号をＣＰＵに出力するか否か
を制御するバッファ５と、入力端に所定レベルの電圧を
入力し、出力端に接続されるネット２０３を制御信号１
０４を介して、ハイレベルまたはハイ・インピーダンス
状態の何れかに設定するバッファ８と、インバータ７と
により形成される回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
する。
する。
【０００２】
【従来の技術】今日、コンピュータ分野の技術進歩は目
覚しく、ノードブック型コンピュータおよびパームトッ
プコンピュータ等が市場に出現するようになってきてい
る。こうした事情により、最近では低消費電力のデバイ
スに対する要求が高まっており、その中心的機能を果す
マイクロプロセッサも低消費電力のものが求められてい
る。
覚しく、ノードブック型コンピュータおよびパームトッ
プコンピュータ等が市場に出現するようになってきてい
る。こうした事情により、最近では低消費電力のデバイ
スに対する要求が高まっており、その中心的機能を果す
マイクロプロセッサも低消費電力のものが求められてい
る。
【０００３】一般に、今日のマイクロプロセッサはＣＭ
ＯＳ構造であり、その消費電力は、動作クロック周波数
の一次関数で近似でき、従って消費電力の低減処置とし
ては、ＣＰＵの処理が必要な時以外においては、ＣＰＵ
及び周辺装置に対するクロックの供給を停止することが
有効な手段となっている。
ＯＳ構造であり、その消費電力は、動作クロック周波数
の一次関数で近似でき、従って消費電力の低減処置とし
ては、ＣＰＵの処理が必要な時以外においては、ＣＰＵ
及び周辺装置に対するクロックの供給を停止することが
有効な手段となっている。
【０００４】この様なクロックの制御を行うために、Ｃ
ＰＵのバスサイクルの動作と割込み信号等からＣＰＵの
動作状態を検出し、クロックの制御を行う装置をＰＭＵ
と呼び、一般的にはインテル社のｉ８２３４７等の製品
が例として與げられる。
ＰＵのバスサイクルの動作と割込み信号等からＣＰＵの
動作状態を検出し、クロックの制御を行う装置をＰＭＵ
と呼び、一般的にはインテル社のｉ８２３４７等の製品
が例として與げられる。
【０００５】上記のＰＭＵにおいては、一般に特定のＩ
／Ｏアドレスまたはメモリアドレスに対するアクセス、
割込み、及びＤＭＡ転送等の頻度によってＣＰＵの動作
状態を検出し、特定のＩ／Ｏアドレスに対して一定の時
間以上アクセスが行われない場合や、割込みおよびＤＭ
Ａ転送等が行われない場合に、動作状態を遷移させる。
例えば、ＣＰＵがキーボードの入力待ち状態となってい
る場合、キーボードに対応したＩ／Ｏアドレスは一定時
間以上アクセスされず、動作状態が遷移する。この動作
状態の遷移によって、様々な電力制御が行われるが、一
般的には、上述のようにクロックの停止等を行われる。
／Ｏアドレスまたはメモリアドレスに対するアクセス、
割込み、及びＤＭＡ転送等の頻度によってＣＰＵの動作
状態を検出し、特定のＩ／Ｏアドレスに対して一定の時
間以上アクセスが行われない場合や、割込みおよびＤＭ
Ａ転送等が行われない場合に、動作状態を遷移させる。
例えば、ＣＰＵがキーボードの入力待ち状態となってい
る場合、キーボードに対応したＩ／Ｏアドレスは一定時
間以上アクセスされず、動作状態が遷移する。この動作
状態の遷移によって、様々な電力制御が行われるが、一
般的には、上述のようにクロックの停止等を行われる。
【０００６】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサにおいては、異なる電源電圧を有するシス
テムと接続する場合、およびクロック停止時に自身の電
圧を降下させて消費電力を低減させる場合においては、
周辺との接続上入出力端子間に電圧差が発生する。そし
て、この電圧差が接続される側の入力回路のしきい値電
圧以上となった場合には、出力バッファ等におけるリー
ク電流が増大するという欠点がある。
ロプロセッサにおいては、異なる電源電圧を有するシス
テムと接続する場合、およびクロック停止時に自身の電
圧を降下させて消費電力を低減させる場合においては、
周辺との接続上入出力端子間に電圧差が発生する。そし
て、この電圧差が接続される側の入力回路のしきい値電
圧以上となった場合には、出力バッファ等におけるリー
ク電流が増大するという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明のマイクロプ
ロセッサは、中央処理装置の動作状態をモニターしてお
り、当該中央処理装置の不動作状態時においては、前記
中央処理装置に対するクロック信号の供給を停止すると
ともに、第１の制御信号を出力するＰＭＵと、前記第１
の制御信号と、前記中央処理装置より出力されるデータ
入出力制御信号とを入力し、当該両信号の論理積を第２
の制御信号として出力するＡＮＤ回路と、前記中央処理
装置より出力されるデータ信号を入力し、前記ＡＮＤ回
路より出力される第２の制御信号を介して、当該データ
信号を所定の外部端子を経由して外部に対し出力するか
否かを制御するバッファと、前記外部端子を経由して外
部より入力されるデータ信号を入力し、前記ＡＮＤ回路
より出力される第２の制御信号を介して、当該データ信
号を前記中央処理装置に対し出力するか否かを制御する
入力バッファと、入力端に所定レベルの電圧を入力し、
出力端に接続されるネットを前記第１の制御信号を介し
て、ハイレベルまたはハイ・インピーダンス状態の何れ
かに設定するバッファと、出力端が前記ネットに接続さ
れ、入力端が前記外部端子に接続される１のインバータ
と、入力端が前記ネットに接続され、出力端が前記外部
端子に接続される第２のインバータとにより形成される
レベル保持回路とを備えて構成される。
ロセッサは、中央処理装置の動作状態をモニターしてお
り、当該中央処理装置の不動作状態時においては、前記
中央処理装置に対するクロック信号の供給を停止すると
ともに、第１の制御信号を出力するＰＭＵと、前記第１
の制御信号と、前記中央処理装置より出力されるデータ
入出力制御信号とを入力し、当該両信号の論理積を第２
の制御信号として出力するＡＮＤ回路と、前記中央処理
装置より出力されるデータ信号を入力し、前記ＡＮＤ回
路より出力される第２の制御信号を介して、当該データ
信号を所定の外部端子を経由して外部に対し出力するか
否かを制御するバッファと、前記外部端子を経由して外
部より入力されるデータ信号を入力し、前記ＡＮＤ回路
より出力される第２の制御信号を介して、当該データ信
号を前記中央処理装置に対し出力するか否かを制御する
入力バッファと、入力端に所定レベルの電圧を入力し、
出力端に接続されるネットを前記第１の制御信号を介し
て、ハイレベルまたはハイ・インピーダンス状態の何れ
かに設定するバッファと、出力端が前記ネットに接続さ
れ、入力端が前記外部端子に接続される１のインバータ
と、入力端が前記ネットに接続され、出力端が前記外部
端子に接続される第２のインバータとにより形成される
レベル保持回路とを備えて構成される。
【０００８】なお、前記レベル保持回路は、入力端に所
定レベルの電圧を入力し、出力端に接続されるネットを
前記第１の制御信号を介して、ハイレベルまたはハイ・
インピーダンス状態の何れかに設定するゲート回路と、
出力端が前記ネットに接続され、入力端が前記外部端子
に接続される第１のインバータと、入力端が前記ネット
に接続され、出力端が前記外部端子に接続される第２の
インバータとにより形成してもよい。
定レベルの電圧を入力し、出力端に接続されるネットを
前記第１の制御信号を介して、ハイレベルまたはハイ・
インピーダンス状態の何れかに設定するゲート回路と、
出力端が前記ネットに接続され、入力端が前記外部端子
に接続される第１のインバータと、入力端が前記ネット
に接続され、出力端が前記外部端子に接続される第２の
インバータとにより形成してもよい。
【０００９】また、第２の発明のマイクロプロセッサ
は、中央処理装置の動作状態をモニターしており、当該
中央処理装置の不動作状態時においては、前記中央処理
装置に対するクロック信号の供給を停止するとともに、
第１の制御信号を出力するＰＭＵと、前記第１の制御信
号と、前記中央処理装置より出力されるデータ入出力制
御信号とを入力し、当該両信号の論理積を第２の制御信
号として出力するＡＮＤ回路と、前記中央処理装置より
出力されるデータ信号を入力し、前記ＡＮＤ回路より出
力される第２の制御信号を介して、当該データ信号を所
定の外部端子を経由して外部に対し出力するか否かを制
御する出力バッファと、前記外部端子を経由して外部よ
り入力されるデータ信号を入力し、前記ＡＮＤ回路より
出力される第２の制御信号を介して、当該データ信号を
前記中央処理装置に対し出力するか否かを制御する入力
バッファと、入力端に所定レベルの電圧を入力し、出力
端に接続されるネットを外部入力端子より入力される第
３の制御信号を介して、ハイレベルまたはハイ・インピ
ーダンス状態の何れかに設定する第１のゲート回路と、
入力端が接地電位に接続され、出力端に接続される前記
ネットを前記第３の制御信号のレベル反転信号を介し
て、ハイレベルまたはロウレベル状態の何れかに設定す
る第２のゲート回路と、入力端に前記ネットが接続さ
れ、出力端に接続されるネットを前記第１の制御信号を
介して、ハイレベルまたはハイ・インピーダンス状態の
何れかに設定するバッファと、出力端が前記ネットに接
続され、入力端が前記外部端子に接続される第１のイン
バータと、入力端が前記ネットに接続され、出力端が前
記外部端子に接続される第２のインバータとにより形成
されるレベル保持回路とを備えて構成される。
は、中央処理装置の動作状態をモニターしており、当該
中央処理装置の不動作状態時においては、前記中央処理
装置に対するクロック信号の供給を停止するとともに、
第１の制御信号を出力するＰＭＵと、前記第１の制御信
号と、前記中央処理装置より出力されるデータ入出力制
御信号とを入力し、当該両信号の論理積を第２の制御信
号として出力するＡＮＤ回路と、前記中央処理装置より
出力されるデータ信号を入力し、前記ＡＮＤ回路より出
力される第２の制御信号を介して、当該データ信号を所
定の外部端子を経由して外部に対し出力するか否かを制
御する出力バッファと、前記外部端子を経由して外部よ
り入力されるデータ信号を入力し、前記ＡＮＤ回路より
出力される第２の制御信号を介して、当該データ信号を
前記中央処理装置に対し出力するか否かを制御する入力
バッファと、入力端に所定レベルの電圧を入力し、出力
端に接続されるネットを外部入力端子より入力される第
３の制御信号を介して、ハイレベルまたはハイ・インピ
ーダンス状態の何れかに設定する第１のゲート回路と、
入力端が接地電位に接続され、出力端に接続される前記
ネットを前記第３の制御信号のレベル反転信号を介し
て、ハイレベルまたはロウレベル状態の何れかに設定す
る第２のゲート回路と、入力端に前記ネットが接続さ
れ、出力端に接続されるネットを前記第１の制御信号を
介して、ハイレベルまたはハイ・インピーダンス状態の
何れかに設定するバッファと、出力端が前記ネットに接
続され、入力端が前記外部端子に接続される第１のイン
バータと、入力端が前記ネットに接続され、出力端が前
記外部端子に接続される第２のインバータとにより形成
されるレベル保持回路とを備えて構成される。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１の実施例の示すブロック
図である。図１（ａ）に示されるように本実施例は、命
令の取込み／実行を行うＣＰＵ１と、ＣＰＵ１の動作状
態を検出してクロックを制御するＰＭＵ２と、ＡＮＤ回
路３と、バッファ４及び５と、保持用ゲートとして作用
するインバータ６及び７と、ゲート８とを備えて構成さ
れる。
る。図１（ａ）は本発明の第１の実施例の示すブロック
図である。図１（ａ）に示されるように本実施例は、命
令の取込み／実行を行うＣＰＵ１と、ＣＰＵ１の動作状
態を検出してクロックを制御するＰＭＵ２と、ＡＮＤ回
路３と、バッファ４及び５と、保持用ゲートとして作用
するインバータ６及び７と、ゲート８とを備えて構成さ
れる。
【００１１】図１（ａ）において、ＰＭＵ２はＣＰＵ１
より出力される状態信号１０１を常時モニターしてお
り、ＣＰＵ１が動作不要である条件が成立した場合に
は、クロック信号１０２のＣＰＵ１に対する出力を停止
し、ＣＰＵ１に於いて消費される電力を低減させる。上
記ＰＭＵ２においては、クロック停止条件が検出され、
クロック信号１０２の出力停止が行われると、その時点
においてハイレベルの制御信号１０４が出力されて、Ａ
ＮＤ回路３及びゲート８に送出される。また、ＣＰＵ１
からはデータ入出力制御信号１０３が出力されて、ＡＮ
Ｄ回路３のもう一方の入力となる。
より出力される状態信号１０１を常時モニターしてお
り、ＣＰＵ１が動作不要である条件が成立した場合に
は、クロック信号１０２のＣＰＵ１に対する出力を停止
し、ＣＰＵ１に於いて消費される電力を低減させる。上
記ＰＭＵ２においては、クロック停止条件が検出され、
クロック信号１０２の出力停止が行われると、その時点
においてハイレベルの制御信号１０４が出力されて、Ａ
ＮＤ回路３及びゲート８に送出される。また、ＣＰＵ１
からはデータ入出力制御信号１０３が出力されて、ＡＮ
Ｄ回路３のもう一方の入力となる。
【００１２】このデータ入出力制御信号１０３は、デー
タ出力時にはハイレベル、入力時にはロウレベルとな
る。ゲート８は、制御信号１０４がハイレベルの時に
は、ネット２０３をハイレベルにドライブし、またロウ
レベルの時にはハイ・インピーダンスとなる。なお、ネ
ット２０３は、ゲート８の出力をインバータ６及び７に
伝達する信号線である。
タ出力時にはハイレベル、入力時にはロウレベルとな
る。ゲート８は、制御信号１０４がハイレベルの時に
は、ネット２０３をハイレベルにドライブし、またロウ
レベルの時にはハイ・インピーダンスとなる。なお、ネ
ット２０３は、ゲート８の出力をインバータ６及び７に
伝達する信号線である。
【００１３】ＡＮＤ回路３は、ＣＰＵ１より入力される
制御信号１０３がハイレベルで、ＰＭＵ２より入力され
る制御信号１０４がロウレベルの時には、その出力はハ
イレベルとなる。また、出力バッファとして作用するバ
ッファ４は、ＡＮＤ回路３の出力がハイレベルである時
にはＯＮし、データバス２０１上のデータを外部端子５
１に出力する。
制御信号１０３がハイレベルで、ＰＭＵ２より入力され
る制御信号１０４がロウレベルの時には、その出力はハ
イレベルとなる。また、出力バッファとして作用するバ
ッファ４は、ＡＮＤ回路３の出力がハイレベルである時
にはＯＮし、データバス２０１上のデータを外部端子５
１に出力する。
【００１４】入力バッファとして作用するバッファ５
は、ＡＮＤ回路３の出力がロウレベルの時にＯＮし、外
部端子５１のデータを入力としてデータバス２０１に出
力する。
は、ＡＮＤ回路３の出力がロウレベルの時にＯＮし、外
部端子５１のデータを入力としてデータバス２０１に出
力する。
【００１５】通常バッファ４及び５は、ペアで入出力バ
ッファとして使用される。
ッファとして使用される。
【００１６】また、データバス２０２は外部端子５１と
のデータの入出力を行うためのデータ入出力線であり、
インバータ６及び７とも接続されている。
のデータの入出力を行うためのデータ入出力線であり、
インバータ６及び７とも接続されている。
【００１７】この様な構成をとる時、クロック停止と同
時に、データバスは直前のドライブ値にかかわらず、ロ
ウレベルに固定されることになる。上記の動作により、
前記データバスがロウレベルに固定されなければ、マイ
クロコンピュータへの電源電圧を低下させると、これに
比例して、マイクロコンピュータの出力電圧も低下して
しまい、外部機器の入力端子に対する電圧も低下してし
まう。
時に、データバスは直前のドライブ値にかかわらず、ロ
ウレベルに固定されることになる。上記の動作により、
前記データバスがロウレベルに固定されなければ、マイ
クロコンピュータへの電源電圧を低下させると、これに
比例して、マイクロコンピュータの出力電圧も低下して
しまい、外部機器の入力端子に対する電圧も低下してし
まう。
【００１８】この外部機器への入力電圧がしきい値近傍
にある場合には、外部機器の入力トランジスタはオンと
オフの中間的な状態となり、リーク電流が流れてしまう
が、上記のようにロウレベルに固定すれば、外部機器へ
の入力電圧は電源電圧の変動に無関係にリーク電流は発
生しない。
にある場合には、外部機器の入力トランジスタはオンと
オフの中間的な状態となり、リーク電流が流れてしまう
が、上記のようにロウレベルに固定すれば、外部機器へ
の入力電圧は電源電圧の変動に無関係にリーク電流は発
生しない。
【００１９】尚、図１（ａ）に於てインバータ６及び７
とゲート８とにより構成される回路要素は、図１（ｂ）
あるいは図１（ｃ）に示される回路とも等価であり、こ
れらの回路要素に置き換えても同等の効果が得られるこ
とは言うまでもない。なお、上記回路要素は、図１
（ｂ）に於いてはインバータ６及び７とゲート９により
構成され、図１（ｃ）に於いてはインバータ６とＮＯＲ
回路１０により形成される。
とゲート８とにより構成される回路要素は、図１（ｂ）
あるいは図１（ｃ）に示される回路とも等価であり、こ
れらの回路要素に置き換えても同等の効果が得られるこ
とは言うまでもない。なお、上記回路要素は、図１
（ｂ）に於いてはインバータ６及び７とゲート９により
構成され、図１（ｃ）に於いてはインバータ６とＮＯＲ
回路１０により形成される。
【００２０】次に、本発明の第２の実施例について説明
する。
する。
【００２１】図２は本発明の第２の実施例を示すブロッ
ク図であり、基本構成は第１の実施例と同様であるが、
クロック停止状態におけるデータバスの論理値を、外部
端子で設定することを可能とした実施例である。図２よ
り明らかなように、本実施例においては、ゲート１１お
よび１２と、インバータ１３と、外部入力端子５２以外
の構成については、前述の第１の実施例の場合と同様で
あるので、ここでの動作説明は省略する。
ク図であり、基本構成は第１の実施例と同様であるが、
クロック停止状態におけるデータバスの論理値を、外部
端子で設定することを可能とした実施例である。図２よ
り明らかなように、本実施例においては、ゲート１１お
よび１２と、インバータ１３と、外部入力端子５２以外
の構成については、前述の第１の実施例の場合と同様で
あるので、ここでの動作説明は省略する。
【００２２】外部入力端子５２は、ＣＰＵ１においてク
ロックが停止した場合に、出力端子５１の状態を設定す
るための端子である。外部入力端子５２に与えられた信
号は、制御信号１０５としてインバータ１３およびゲー
ト１１に入力される。ゲート１１においては、制御信号
１０５がハイレベルの時にネット２０４をハイレベルに
ドライブし、また、制御信号１０５は、インバータ１３
を介してゲート１２にも入力されており、制御信号１０
５がロウレベルの時にはネット２０４をロウレベルにド
ライブし、制御信号１０５がハイレベルである時にはハ
イ・インピーダンスとなる。従って、インバータ１３お
よびゲート１１の双方の働きによって、外部入力端子５
２にハイレベルの制御信号１０５が与えられれば、ネッ
ト２０４はハイレベルにドライブされ、また外部入力端
子５２にロウレベルの制御信号１０５がが与えられれ
ば、ネット２０４はロウレベルにドライブされる。以
下、第１の実施例と同様にして、クロックが停止した場
合には、ネット２０４の値を出力端子５１に出力する。
ロックが停止した場合に、出力端子５１の状態を設定す
るための端子である。外部入力端子５２に与えられた信
号は、制御信号１０５としてインバータ１３およびゲー
ト１１に入力される。ゲート１１においては、制御信号
１０５がハイレベルの時にネット２０４をハイレベルに
ドライブし、また、制御信号１０５は、インバータ１３
を介してゲート１２にも入力されており、制御信号１０
５がロウレベルの時にはネット２０４をロウレベルにド
ライブし、制御信号１０５がハイレベルである時にはハ
イ・インピーダンスとなる。従って、インバータ１３お
よびゲート１１の双方の働きによって、外部入力端子５
２にハイレベルの制御信号１０５が与えられれば、ネッ
ト２０４はハイレベルにドライブされ、また外部入力端
子５２にロウレベルの制御信号１０５がが与えられれ
ば、ネット２０４はロウレベルにドライブされる。以
下、第１の実施例と同様にして、クロックが停止した場
合には、ネット２０４の値を出力端子５１に出力する。
【００２３】
【発明の効果】以上説明したように、本発明は、クロッ
ク停止時において、マイクロプロセッサの出力を任意の
値に設定する機能を有することにより、異電源のシステ
ムを構成する際に不要の電流消費を回避することができ
るという効果がある。
ク停止時において、マイクロプロセッサの出力を任意の
値に設定する機能を有することにより、異電源のシステ
ムを構成する際に不要の電流消費を回避することができ
るという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
１ ＣＰＵ ２ ＰＭＵ ３ ＡＮＤ回路 ４，５ バッファ ６，７，１３ インバータ ８，９，１１，１２ ゲート １０ ＮＯＲ回路
Claims (4)
- 【請求項１】 中央処理装置の動作状態をモニターして
おり、当該中央処理装置の不動作状態時においては、前
記中央処理装置に対するクロック信号の供給を停止する
とともに、第１の制御信号を出力するパワーマネージメ
ントユニット（以下、ＰＭＵという）と、 前記第１の制御信号と、前記中央処理装置より出力され
るデータ入出力制御信号とを入力し、当該両信号の論理
積を第２の制御信号として出力するＡＮＤ回路と、 前記中央処理装置より出力されるデータ信号を入力し、
前記ＡＮＤ回路より出力される第２の制御信号を介し
て、当該データ信号を所定の外部端子を経由して外部に
対し出力するか否かを制御するバッファと、 前記外部端子を経由して外部より入力されるデータ信号
を入力し、前記ＡＮＤ回路より出力される第２の制御信
号を介して、当該データ信号を前記中央処理装置に対し
出力するか否かを制御する入力バッファと、 入力端に所定レベルの電圧を入力し、出力端に接続され
るネットを前記第１の制御信号を介して、ハイレベルま
たはハイ・インピーダンス状態の何れかに設定するバッ
ファと、出力端が前記ネットに接続され、入力端が前記
外部端子に接続される１のインバータと、入力端が前記
ネットに接続され、出力端が前記外部端子に接続される
第２のインバータとにより形成されるレベル保持回路
と、 を備えることを特徴とするマイクロプロセッサ。 - 【請求項２】 前記レベル保持回路が、入力端に所定レ
ベルの電圧を入力し、出力端に接続されるネットを前記
第１の制御信号を介して、ハイレベルまたはハイ・イン
ピーダンス状態の何れかに設定するゲート回路と、出力
端が前記ネットに接続され、入力端が前記外部端子に接
続される第１のインバータと、入力端が前記ネットに接
続され、出力端が前記外部端子に接続される第２のイン
バータとにより形成される請求項１記載のマイクロプロ
セッサ。 - 【請求項３】 前記レベル保持回路が、一方の入力端に
前記第１の制御信号が入力され、出力端が前記外部端子
に接続されるＮＯＲ回路と、入力端が前記外部端子に接
続され、出力端が前記ＮＯＲ回路のもう一方の入力端に
接続されるインバータとにより形成される請求項１記載
のマイクロプロセッサ。 - 【請求項４】 中央処理装置の動作状態をモニターして
おり、当該中央処理装置の不動作状態時においては、前
記中央処理装置に対するクロック信号の供給を停止する
とともに、第１の制御信号を出力するＰＭＵと、 前記第１の制御信号と、前記中央処理装置より出力され
るデータ入出力制御信号とを入力し、当該両信号の論理
積を第２の制御信号として出力するＡＮＤ回路と、 前記中央処理装置より出力されるデータ信号を入力し、
前記ＡＮＤ回路より出力される第２の制御信号を介し
て、当該データ信号を所定の外部端子を経由して外部に
対し出力するか否かを制御する出力バッファと、 前記外部端子を経由して外部より入力されるデータ信号
を入力し、前記ＡＮＤ回路より出力される第２の制御信
号を介して、当該データ信号を前記中央処理装置に対し
出力するか否かを制御する入力バッファと、 入力端に所定レベルの電圧を入力し、出力端に接続され
るネットを外部入力端子より入力される第３の制御信号
を介して、ハイレベルまたはハイ・インピーダンス状態
の何れかに設定する第１のゲート回路と、入力端が接地
電位に接続され、出力端に接続される前記ネットを前記
第３の制御信号のレベル反転信号を介して、ハイレベル
またはロウレベル状態の何れかに設定する第２のゲート
回路と、入力端に前記ネットが接続され、出力端に接続
されるネットを前記第１の制御信号を介して、ハイレベ
ルまたはハイ・インピーダンス状態の何れかに設定する
バッファと、出力端が前記ネットに接続され、入力端が
前記外部端子に接続される第１のインバータと、入力端
が前記ネットに接続され、出力端が前記外部端子に接続
される第２のインバータとにより形成されるレベル保持
回路と、 を備えることを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233219A JPH0683988A (ja) | 1992-09-01 | 1992-09-01 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233219A JPH0683988A (ja) | 1992-09-01 | 1992-09-01 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683988A true JPH0683988A (ja) | 1994-03-25 |
Family
ID=16951630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233219A Pending JPH0683988A (ja) | 1992-09-01 | 1992-09-01 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8135968B2 (en) | 2008-03-28 | 2012-03-13 | Samsung Electronics Co., Ltd. | Semiconductor apparatus including power management integrated circuit |
-
1992
- 1992-09-01 JP JP4233219A patent/JPH0683988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8135968B2 (en) | 2008-03-28 | 2012-03-13 | Samsung Electronics Co., Ltd. | Semiconductor apparatus including power management integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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