KR20170013577A - 반도체 장치 - Google Patents

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KR20170013577A
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지성수
허영식
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에스케이하이닉스 주식회사
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Abstract

반도체 장치에 관한 것으로, 스트레스 구간 정의신호에 응답하여, 액티브 모드시 액티브신호에 대응하고 프리차지 모드시 고전압 레벨에 대응하는 제1 로드신호를 생성하기 위한 제1 프리 스트레스부; 복수의 제1 지연량 제어신호에 응답하여 상기 제1 로드신호에 제1 지연량을 반영하기 위한 제1 지연량 반영부; 및 상기 스트레스 구간 정의신호와 상기 제1 로드신호에 응답하여, 상기 액티브 모드시 상기 액티브신호에 대응하고 상기 프리차지 모드시 상기 고전압 레벨에 대응하는 워드라인 구동 제어신호를 생성하기 위한 제1 메인 스트레스부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 지속적으로 동작함에 따라 스트레스에 따른 성능 저하 및 신뢰성 문제가 나타나고 있다. 특히, 반도체 장치에 포함된 PMOS 트랜지스터는 NBTI(negative bias temperature instability) 현상에 의해 열화되고, 이는 반도체 장치의 성능 저하 요인이 된다.
참고로, NBTI는 PMOS 트랜지스터가 지속적으로 턴온(turn on) 상태를 유지하는 경우 스트레스로 인하여 PMOS 트랜지스터의 문턱전압이 높아지고 PMOS 트랜지스터의 채널 형성이 방해되는 현상을 말한다. 다시 말해, PMOS 트랜지스터가 NBTI에 노출되는 경우 PMOS 트랜지스터의 동작 타이밍이 변동된다. 이는 반도체 장치의 내부에 설정된 타이밍 관계가 틀어지게 되는 요인이 되며, 결국 반도체 장치의 성능 저하 및 신뢰성 문제를 야기한다.
본 발명의 실시예는 NBTI(negative bias temperature instability) 현상에 둔감한 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 스트레스 구간 정의신호에 응답하여, 액티브 모드시 액티브신호에 대응하고 프리차지 모드시 고전압 레벨에 대응하는 제1 로드신호를 생성하기 위한 제1 프리 스트레스부; 복수의 제1 지연량 제어신호에 응답하여 상기 제1 로드신호에 제1 지연량을 반영하기 위한 제1 지연량 반영부; 및 상기 스트레스 구간 정의신호와 상기 제1 로드신호에 응답하여, 상기 액티브 모드시 상기 액티브신호에 대응하고 상기 프리차지 모드시 상기 고전압 레벨에 대응하는 워드라인 구동 제어신호를 생성하기 위한 제1 메인 스트레스부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 복수의 지연량 제어신호에 응답하여 입력신호를 기설정된 지연량만큼 지연하여 출력신호를 생성하기 위한 지연부; 상기 지연부의 동작 모드 및 대기 모드에 대응하는 동작온신호 및 동작오프신호에 응답하여 스트레스 구간에 대응하는 스트레스 구간 정의신호를 생성하기 위한 스트레스 구간 정의부; 및 상기 스트레스 구간 정의신호에 응답하여 상기 스트레스 구간 동안 상기 복수의 지연량 제어신호를 비활성화하기 위한 스트레스 방지부를 포함할 수 있다.
본 발명의 실시예는 NBTI(negative bias temperature instability) 현상에 둔감함에 따라 동작 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 요지를 설명하기 위한 반도체 장치의 블록 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 3은 도 2에 도시된 제1 지연부의 내부 구성도이다.
도 4는 도 2에 도시된 제2 지연부의 내부 구성도이다.
도 5는 도 2에 도시된 스트레스 구간 정의부의 내부 구성도이다.
도 6은 도 2에 도시된 스트레스 방지부의 내부 구성도이다.
도 7은 도 2에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에 따른 반도체 장치는 디램(DRAM)과 같은 메모리 장치를 예로 들어 설명하기로 한다.
도 1에는 본 발명의 요지를 개념적으로 설명하기 위한 메모리 장치의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 메모리 장치(10)는 스트레스 구간 개시 알림부(11), 스트레스 구간 종료 알림부(13), 스트레스 보호부(15), 및 스트레스 대상 회로부(17)를 포함할 수 있다.
스트레스 구간 개시 알림부(11)는 동작오프신호(OFF)의 활성화 시점에 대응하여 펄싱하는 개시신호(R)를 생성할 수 있다. 여기서, 동작오프신호(OFF)는 비트라인 쌍을 프리차지 및 균등화하기 위한 프리차지 모드에 대응하여 활성화되는 신호일 수 있다.
스트레스 구간 종료 알림부(13)는 동작온신호(ON)의 활성화 시점에 대응하여 펄싱하는 종료신호(S)를 생성할 수 있다. 여기서, 동작온신호(ON)는 라이트 동작 또는 리드 동작이 수행되는 액티브 모드에 대응하여 활성화되는 신호일 수 있다.
스트레스 보호부(15)는 개시신호(R)에 응답하여 활성화되고 종료신호(S)에 응답하여 비활성화되는 스트레스 구간 정의신호(NBTI_CTRLB)를 생성할 수 있다. 여기서, 스트레스 구간 정의신호(NBTI_CTRLB)는 상기 프리차지 모드에 대응하는 스트레스 구간 동안 활성화될 수 있다.
스트레스 대상 회로부(17)는 NBTI(negative bias temperature instability)로부터 취약한 PMOS 트랜지스터를 포함하며, 스트레스 구간 정의신호(NBTI_CTRLB)에 응답하여 상기 스트레스 구간 동안 상기 NBTI에 의한 스트레스로부터 상기 PMOS 트랜지스터를 보호할 수 있다. 스트레스 대상 회로부(17)는 상기 액티브 모드시 예정된 동작을 수행할 수 있고 상기 프리차지 모드시 상기 예정된 동작을 종료하고 대기 상태로 전환될 수 있다. 스트레스 대상 회로부(17)는 상기 대기 상태일 때 상기 NBTI에 노출되는 상기 PMOS 트랜지스터를 강제적으로 턴오프(turn off)시킬 수 있다. 예컨대, 스트레스 대상 회로부(17)는 스트레스 구간 정의신호(NBTI_CTRLB)에 응답하여 상기 스트레스 구간 동안 상기 PMOS 트랜지스터의 게이트단을 강제적으로 고전압(VDD) 레벨로 구동할 수 있다. 따라서, 상기 PMOS 트랜지스터는 상기 스트레스 구간 동안 턴오프됨에 따라 상기 NBTI에 의한 스트레스로부터 보호될 수 있다.
도 2에는 본 발명의 실시예에 따른 메모리 장치의 구성도가 도시되어 있다.
도 2를 참조하면, 메모리 장치(100)는 제1 지연부(110), 워드라인 구동부(120), 제2 지연부(130), 균등화 제어부(140), 균등화부(150), 스트레스 구간 정의부(160), 및 스트레스 방지부(170)를 포함할 수 있다.
제1 지연부(110)는 액티브신호(RACT), 스트레스 구간 정의신호(NBTI_CTRLB), 및 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)에 응답하여 액티브신호(RACT)를 기설정된 제1 지연량만큼 지연시켜 워드라인 구동 제어신호(R2AC)를 생성할 수 있다. 예컨대, 제1 지연부(110)는 액티브신호(RACT)의 비활성화 에지를 지연하기 위한 스큐드 딜레이(skewed delay) 회로를 포함할 수 있다.
워드라인 구동부(120)는 워드라인 구동 제어신호(R2AC)에 응답하여 워드라인(WL)을 제1 전압으로 구동할 수 있다. 예컨대, 워드라인 구동부(120)는 액티브 모드시 워드라인(WL)을 승압전압(VPP)으로 구동할 수 있다. 이에 따라, 상기 액티브 모드시 상기 라이트 동작 또는 상기 리드 동작이 수행될 수 있다.
제2 지연부(130)는 워드라인 구동 제어신호(R2AC), 스트레스 구간 정의신호(NBTI_CTRLB), 및 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)에 응답하여 워드라인 구동 제어신호(R2AC)를 기설정된 제2 지연량만큼 지연시켜 비트라인 균등화 제어신호(R3ACB)를 생성할 수 있다. 예컨대, 제2 지연부(130)는 워드라인 구동 제어신호(R2AC)의 비활성화 에지를 지연하기 위한 상기 스큐드 딜레이 회로를 포함할 수 있다.
균등화 제어부(140)는 비트라인 균등화 제어신호(R3ACB)에 응답하여 비트라인 균등화신호(BLEQ)를 생성할 수 있다.
균등화부(150)는 비트라인 균등화신호(BLEQ)에 응답하여 비트라인 쌍(BL, BLB)을 제2 전압으로 프리차지 및 균등화할 수 있다. 예컨대, 균등화부(150)는 프리차지 모드시 비트라인 쌍(BL, BLB)을 비트라인 프리차지전압(VBLP)으로 프리차지 및 균등화할 수 있다.
스트레스 구간 정의부(160)는 액티브신호(RACT)와 비트라인 균등화 제어신호(R3ACB)에 응답하여 스트레스 구간에 대응하는 스트레스 구간 정의신호(NBTI_CTRLB)를 생성할 수 있다. 여기서, 상기 스트레스 구간은 비트라인 균등화 제어신호(R3ACB)가 활성화된 시점부터 액티브신호(RACT)가 활성화된 시점까지의 구간을 포함할 수 있다.
스트레스 방지부(170)는 스트레스 구간 정의신호(NBTI_CTRLB)에 응답하여 상기 스트레스 구간 동안 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)와 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)를 비활성화할 수 있다. 예컨대, 스트레스 방지부(170)는 스트레스 구간 정의신호(NBTI_CTRLB)에 응답하여, 복수의 제1 지연량 설정신호(FS1<0:N>) 또는 고전압(VDD) 레벨에 대응하는 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)와 복수의 제2 지연량 설정신호(FS2<0:M>) 또는 고전압(VDD) 레벨에 대응하는 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:N>, DLY_CTRL2B<0:N>)를 생성할 수 있다. 여기서, 복수의 제1 지연량 설정신호(FS1<0:N>)와 복수의 제2 지연량 설정신호(FS2<0:M>)는 각각 퓨즈신호를 포함할 수 있다.
도 3에는 도 2에 도시된 제1 지연부(110)의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 제1 지연부(110)는 제1 프리 스트레스부(111), 제1 지연량 반영부(113), 및 제1 메인 스트레스부(115)를 포함할 수 있다.
제1 프리 스트레스부(111)는 스트레스 구간 정의신호(NBTI_CTRLB)에 응답하여, 상기 액티브 모드시 액티브신호(RACT)에 대응하고 상기 프리차지 모드시 상기 고전압(VDD) 레벨에 대응하는 제1 로드신호를 제1 지연라인(DL0)으로 출력할 수 있다. 예컨대, 제1 프리 스트레스부(111)는 제1 인버터(INV0), 제1 낸드 게이트(NAND0), 제2 인버터(INV1), 및 제3 인버터(INV2)를 포함할 수 있다. 제1 인버터(INV0)는 액티브신호(RACT)를 반전하여 제1 반전신호를 생성할 수 있다. 제1 낸드 게이트(NAND0)는 상기 제1 반전신호와 스트레스 구간 정의신호(NBTI_CTRLB)를 부정 논리 곱하여 제1 연산신호를 생성할 수 있다. 제2 인버터(INV1)는 상기 제1 연산신호를 반전하여 제2 반전신호를 생성할 수 있다. 제3 인버터(INV2)는 상기 제2 반전신호를 반전하여 상기 제1 로드신호를 생성할 수 있다. 여기서, 제3 인버터(INV2)는 내부에 포함된 NMOS 트랜지스터와 상기 제1 로드신호의 출력단 - 제1 지연라인(DL0)에 접속된 노드임 - 사이에 저항부(VR)를 포함할 수 있다. 저항부(VR)는 제3 인버터(INV2)의 상기 NMOS 트랜지스터가 턴온(turn on)될 때 아래에서 설명하는 복수의 제1 지연소자와 함께 RC 딜레이를 형성할 수 있다.
제1 지연량 반영부(113)는 제1 지연라인(DL0)에 접속되고, 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)에 응답하여 상기 제1 로드신호에 제1 지연량을 반영할 수 있다. 예컨대, 제1 지연량 반영부(113)는 복수의 제1 지연소자, 및 복수의 제1 접속소자를 포함할 수 있다. 상기 복수의 제1 지연소자는 각각 커패시터를 포함할 수 있다. 그리고, 상기 복수의 제1 접속소자는 각각 PMOS 트랜지스터를 포함할 수 있다. 특히, 상기 복수의 제1 접속소자는 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)에 응답하여, 상기 액티브 모드시 상기 복수의 제1 지연소자와 제1 지연라인(DL0)을 접속할 수 있고 상기 프리차지 모드시 턴오프됨에 따라 상기 NBTI로부터 보호될 수 있다.
제1 메인 스트레스부(115)는 스트레스 구간 정의신호(NBTI_CTRLB)와 상기 제1 로드신호에 응답하여, 상기 액티브 모드시 액티브신호(RACT)에 대응하고 상기 프리차지 모드시 고전압(VDD) 레벨에 대응하는 워드라인 구동 제어신호(R2AC)를 생성할 수 있다. 예컨대, 제1 메인 스트레스부(155)는 제2 낸드 게이트(NAND1), 및 제4 인버터(INV3)를 포함할 수 있다. 제2 낸드 게이트(NAND1)는 상기 제1 로드신호와 스트레스 구간 정의신호(NBTI_CTRLB)를 부정 논리 곱 연산하여 제2 연산신호를 생성할 수 있다. 제4 인버터(INV3)는 상기 제2 연산신호를 반전하여 워드라인 구동 제어신호(R2AC)를 생성할 수 있다. 여기서, 제2 낸드 게이트(NAND2)에 포함된 적어도 하나의 PMOS 트랜지스터(도면에 미도시)는 상기 프리차지 모드시 턴온프됨에 따라 상기 NBTI로부터 보호될 수 있다.
도 4에는 도 2에 도시된 제2 지연부(130)의 내부 구성도가 도시되어 있다.
도 4를 참조하면, 제2 지연부(130)는 제2 프리 스트레스부(131), 제2 지연량 반영부(133), 및 제2 메인 스트레스부(135)를 포함할 수 있다.
여기서, 제2 프리 스트레스부(131), 제2 지연량 반영부(133), 및 제2 메인 스트레스부(135)는 앞서 설명한 제1 프리 스트레스부(111), 제1 지연량 반영부(113), 및 제1 메인 스트레스부(115)와 동일하게 구성될 수도 있고 또는 상이하게 구성될 수도 있다. 다만, 제2 프리 스트레스부(131)는 제1 프리 스트레스부(111)와 유사하게, 스트레스 구간 정의신호(NBTI_CTRLB)에 응답하여 상기 프리차지 모드시 고전압(VDD) 레벨에 대응하는 제2 로드신호를 제2 지연라인(DL1)으로 출력할 수 있도록 구성되어야 하고, 제2 메인 스트레스부(135)는 제1 메인 스트레스부(115)와 유사하게, 상기 제2 로드신호와 스트레스 구간 정의신호(NBTI_CTRLB)를 부정 논리 곱 연산하기 위한 낸드 게이트를 포함하여 구성되어야 할 것이다.
도 5에는 도 2에 도시된 스트레스 구간 정의부(160)의 내부 구성도가 도시되어 있다.
도 5를 참조하면, 스트레스 구간 정의부(160)는 입력부(161), 제1 펄스 생성부(163), 제2 펄스 생성부(165), 구간신호 생성부(167), 및 출력부(169)를 포함할 수 있다.
입력부(161)는 액티브신호(RACT)와 비트라인 균등화 제어신호(R3ACB)를 입력받을 수 있다. 예컨대, 입력부(161)는 액티브신호(RACT)를 비반전하여 제1 입력신호(A)를 생성할 수 있고, 비트라인 균등화 제어신호(R3ACB)를 반전하여 제2 입력신호(B)를 생성할 수 있다.
제1 펄스 생성부(163)는 제1 입력신호(A)에 응답하여 제1 펄스신호(S)를 생성할 수 있다. 예컨대, 제1 펄스 생성부(163)는 액티브신호(RACT)의 활성화 시점에 대응하여 펄싱하는 제1 펄스신호(S)를 생성할 수 있다. 제1 펄스신호(S)는 도 1에서 설명한 종료신호(S)에 대응할 수 있다.
제2 펄스 생성부(165)는 제2 입력신호(B)에 응답하여 제2 펄스신호(R)를 생성할 수 있다. 예컨대, 제2 펄스 생성부(165)는 비트라인 균등화 제어신호(R3ACB)의 활성화 시점에 대응하여 펄싱하는 제2 펄스신호(R)를 생성할 수 있다. 제2 펄스신호(R)는 도 1에서 설명한 개시신호(R)에 대응할 수 있다.
구간신호 생성부(167)는 제1 펄스신호(S)와 제2 펄스신호(R)에 응답하여 상기 스트레스 구간 동안 활성화되는 구간신호(L)를 생성할 수 있다. 예컨대, 구간신호 생성부(167)는 제2 펄스신호(R)에 응답하여 구간신호(L)를 활성화하고 제1 펄스신호(S)에 응답하여 구간신호(L)를 비활성화하는 RS 래치 회로를 포함할 수 있다.
출력부(169)는 구간신호(L)에 응답하여 스트레스 구간 정의신호(NBTI_CTRLB)를 생성할 수 있다. 예컨대, 출력부(169)는 구간신호(L)를 비반전하여 스트레스 구간 정의신호(NBTI_CTRLB)를 생성할 수 있다.
도 6에는 도 2에 도시된 스트레스 방지부(170)의 내부 구성도가 도시되어 있다.
도 6을 참조하면, 스트레스 방지부(170)는 각각의 제1 지연량 설정신호(FS1<0:N>)와 스트레스 구간 정의신호(NBTI_CTRLB)를 부정 논리 곱 연산하여 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)를 생성할 수 있다. 그리고, 스트레스 방지부(170)는 각각의 제2 지연량 설정신호(FS2<0:M>)와 스트레스 구간 정의신호(NBTI_CTRLB)를 부정 논리 곱 연산하여 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)를 생성할 수 있다.
예컨대, 스트레스 방지부(170)는 상기 프리차지 모드시 복수의 제1 지연량 설정신호(FS1<0:N>)에 상관없이 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)를 고전압(VDD) 레벨로 비활성화할 수 있다. 그리고, 스트레스 방지부(170)는 상기 프리차지 모드시 복수의 제2 지연량 설정신호(FS2<0:M>)에 상관없이 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)를 고전압(VDD) 레벨로 비활성화할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 도 7을 참조하여 설명한다.
도 7에는 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 상기 액티브 모드에 대응하는 메모리 장치(100)의 동작을 설명한다.
도 7을 참조하면, 상기 액티브 모드는 액티브신호(RACT)가 논리 하이 레벨로 활성화됨에 따라 진입될 수 있다.
상기 액티브 모드에 진입하면, 제1 지연부(110)는 워드라인 구동 제어신호(R2AC)를 논리 하이 레벨로 활성화할 수 있고, 제2 지연부(130)는 비트라인 균등화 제어신호(R2AC)를 논리 하이 레벨로 비활성화활 수 있다. 이에 따라, 워드라인 구동부(120)는 워드라인(WL)을 구동할 수 있고, 균등화 제어부(140)는 균등화부(150)를 디스에이블할 수 있다.
한편, 스트레스 구간 정의부(160)는 액티브신호(RACT)가 활성화됨에 따라 스트레스 구간 정의신호(NBTI_CTRLB)를 논리 하이 레벨로 비활성화할 수 있다. 이에 따라, 스트레스 방지부(170)는 복수의 제1 지연량 설정신호(FS1<0:N>)에 대응하는 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)를 생성할 수 있고, 복수의 제2 지연량 설정신호(FS2<0:M>)에 대응하는 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)를 생성할 수 있다.
상기 액티브 모드는 액티브신호(RACT)가 논리 로우 레벨로 비활성화됨에 따라 탈출할 수 있다.
상기 액티브 모드에서 탈출하면, 제1 지연부(110)는 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)에 응답하여 액티브신호(RACT)의 비활성화 시점보다 늦게 워드라인 구동 제어신호(R2AC)를 논리 로우 레벨로 비활성화할 수 있다. 예컨대, 제1 지연부(110)는 액티브신호(RACT)가 논리 하이 레벨에서 논리 로우 레벨로 천이(transition)될 때 RC 딜레이가 형성되면서 워드라인 구동 제어신호(R2AC)의 비활성화 시점을 액티브신호(RACT)의 비활성화 시점에 비하여 지연할 수 있다. 이에 따라, 워드라인 구동부(120)는 워드라인(WL)을 구동하지 않을 수 있다.
그리고, 제2 지연부(130)는 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)에 응답하여 워드라인 구동 제어신호(R2AC)의 비활성화 시점보다 늦게 비트라인 균등화 제어신호(R3ACB)를 논리 로우 레벨로 활성화할 수 있다. 예컨대, 제2 지연부(130)는 워드라인 구동 제어신호(R2AC)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때 RC 딜레이가 형성되면서 비트라인 균등화 제어신호(R3ACB)의 활성화 시점을 워드라인 구동 제어신호(R2AC)의 비활성화 시점에 비하여 지연할 수 있다. 이에 따라, 균등화 제어부(140)는 균등화부(150)를 인에이블할 수 있다.
다음, 상기 프리차지 모드에 대응하는 메모리 장치(100)의 동작을 설명한다.
계속해서 도 7을 참조하면, 상기 프리차지 모드는 비트라인 균등화 제어신호(R3ACB)가 논리 로우 레벨로 활성화됨에 따라 진입될 수 있다.
상기 프리차지 모드에 진입하면, 스트레스 구간 정의부(160)는 스트레스 구간 정의신호(NBTI_CTRLB)를 논리 로우 레벨로 활성화할 수 있다. 스트레스 구간 정의신호(NBTI_CTRLB)가 생성되는 과정을 좀더 자세하게 설명하면 다음과 같다. 입력부(161)는 비트라인 균등화 제어신호(R3ACB)를 반전하여 제2 입력신호(B)를 생성할 수 있고, 제2 펄스 생성부(165)는 제2 입력신호(B)에 응답하여 비트라인 균등화 제어신호(R3ACB)의 활성화 시점에 대응하여 펄싱하는 제2 펄스신호(R)를 생성할 수 있고, 구간신호 생성부(167)는 제2 펄스신호(R)에 응답하여 논리 로우 레벨의 구간신호(L)를 생성할 수 있으며, 출력부(169)는 구간신호(L)에 응답하여 논리 로우 레벨로 활성화된 스트레스 구간 정의신호(NBTI_CTRLB)를 출력할 수 있다. 이후, 상기 액티브 모드로 다시 진입하면, 스트레스 구간 정의부(160)는 스트레스 구간 정의신호(NBTIB)를 논리 하이 레벨로 비활성화할 수 있다. 다시 말해, 입력부(161)는 액티브신호(RACT)를 비반전하여 제1 입력신호(A)를 생성할 수 있고, 제1 펄스 생성부(163)는 제1 입력신호(A)에 응답하여 액티브신호(RACT)의 활성화 시점에 대응하여 펄싱하는 제1 펄스신호(S)를 생성할 수 있고, 구간신호 생성부(167)는 제1 펄스신호(S)에 응답하여 논리 하이 레벨의 구간신호(L)를 생성할 수 있으며, 출력부(169)는 구간신호(L)에 응답하여 논리 하이 레벨로 비활성화된 스트레스 구간 정의신호(NBTI_CTRLB)를 출력할 수 있다.
계속해서, 스트레스 방지부(170)는 상기 프리차지 모드시 복수의 제1 지연량 설정신호(FS1<0:N>)에 상관없이 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)를 고전압(VDD) 레벨로 강제 출력할 수 있고, 복수의 제2 지연량 설정신호(FS2<0:M>)에 상관없이 복수의 제2 지연량 제어신호(DLY_CTRL2T<0:M>, DLY_CTRL2B<0:M>)를 고전압(VDD) 레벨로 강제 출력할 수 있다.
이에 따라, 제1 지연부(110)와 제2 지연부(130)는 상기 프리차지 모드에 대응하는 상기 스트레스 구간 동안 상기 NBTI로부터 보호될 수 있다. 제1 지연부(110)와 제2 지연부(130)가 상기 NBTI로부터 보호되는 이유는 동일하므로, 이하에서는 제1 지연부(110)만을 자세하게 설명한다.
제1 프리 스트레스부(111)는 상기 스트레스 구간 동안 제1 지연라인(DL0)을 고전압(VDD) 레벨로 구동함으로써, 제1 메인 스트레스부(115)에 포함된 소자 - 특히, 제2 낸드 게이트(NAND1)에 포함된 PMOS 트랜지스터를 말함 - 들이 상기 NBTI에 의한 스트레스로부터 보호될 수 있다. 이는 제1 지연라인(DL0)을 고전압(VDD) 레벨로 구동함으로써 제2 낸드 게이트(NAND1)에 포함된 PMOS 트랜지스터가 턴오프되기 때문이다. 만약 제2 낸드 게이트(NAND1)에 포함된 PMOS 트랜지스터가 상기 NBTI에 의해 열화되었다면, 워드라인 구동 제어신호(R2AC)의 비활성화 에지가 예정된 시점보다 더 밀리게 되는 문제점이 발생할 것이다.
한편, 제1 프리 스트레스부(111)에 포함된 PMOS 트랜지스터들 중 일부는 상기 스트레스 구간 동안 NBTI로부터 보호되지 못할 수 있다. 그러나, 상기 일부가 열화된 경우는 제2 낸드 게이트(NAND1)에 포함된 PMOS 트랜지스터가 열화되었을 때에 비하여 워드라인 구동 제어신호(R2AC)에 미치는 영향이 미미한 수준이므로 무시할 수 있다.
그리고, 제1 지연량 반영부(113)에 포함된 상기 복수의 접속소자는 상기 스트레스 구간 동안 고전압(VDD) 레벨을 가지는 복수의 제1 지연량 제어신호(DLY_CTRL1T<0:N>, DLY_CTRL1B<0:N>)에 응답하여 모두 턴오프될 수 있다. 따라서, 상기 복수의 접속소자는 상기 스트레스 구간 동안 NBTI에 의한 스트레스로부터 보호될 수 있다. 만약 상기 복수의 접속소자가 상기 NBTI에 의해 열화되었다면, 상기 복수의 접속소자가 턴온될 때 채널이 충분히 형성되지 않을 수 있다. 이러한 경우, 복수의 지연소자로부터 반영되는 지연량이 변동됨에 따라 워드라인 구동 제어신호(R2AC)의 비활성화 에지가 비정상적인 타이밍에 생성되는 문제점이 발생할 것이다.
이와 같은 본 발명의 실시예에 따르면, 프리차지 모드시 지연부에 포함된 PMOS 트랜지스터들을 NBTI에 의한 스트레스로부터 보호함으로써 액티브 모드시 워드라인 구동 제어신호와 비트라인 균등화 제어신호가 정상적인 타이밍에 생성될 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 메모리 장치 110 : 제1 지연부
111 : 제1 프리 스트레스부 113 : 제1 지연량 반영부
115 : 제1 메인 스트레스부 120 : 워드라인 구동부
130 : 제2 지연부 131 : 제2 프리 스트레스부
133 : 제2 지연량 반영부 135 : 제2 메인 스트레스부
140 : 균등화 제어부 150 : 균등화부
160 : 스트레스 구간 정의부 161 : 입력부
163 : 제1 펄스 생성부 165 : 제2 펄스 생성부
167 : 구간신호 생성부 169 : 출력부
170 : 스트레스 방지부

Claims (20)

  1. 스트레스 구간 정의신호에 응답하여, 액티브 모드시 액티브신호에 대응하고 프리차지 모드시 고전압 레벨에 대응하는 제1 로드신호를 생성하기 위한 제1 프리 스트레스부;
    복수의 제1 지연량 제어신호에 응답하여 상기 제1 로드신호에 제1 지연량을 반영하기 위한 제1 지연량 반영부; 및
    상기 스트레스 구간 정의신호와 상기 제1 로드신호에 응답하여, 상기 액티브 모드시 상기 액티브신호에 대응하고 상기 프리차지 모드시 상기 고전압 레벨에 대응하는 워드라인 구동 제어신호를 생성하기 위한 제1 메인 스트레스부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스트레스 구간 정의신호에 응답하여, 상기 액티브 모드시 상기 워드라인 구동 제어신호에 대응하고 상기 프리차지 모드시 상기 고전압 레벨에 대응하는 제2 로드신호를 생성하기 위한 제2 프리 스트레스부;
    복수의 제2 지연량 제어신호에 응답하여 상기 제2 로드신호에 제2 지연량을 반영하기 위한 제2 지연량 반영부; 및
    상기 스트레스 구간 정의신호와 상기 제2 로드신호에 응답하여, 상기 액티브 모드시 상기 워드라인 구동 제어신호에 대응하고 상기 프리차지 모드시 상기 고전압 레벨에 대응하는 비트라인 균등화 제어신호를 생성하기 위한 제2 메인 스트레스부
    를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 메인 스트레스부와 상기 제2 메인 스트레스부는 상기 프리차지 모드시 NBTI(negative bias temperature instability)에 의한 스트레스로부터 보호되는 반도체 장치.
  4. 제2항에 있어서,
    상기 액티브신호와 상기 비트라인 균등화 제어신호에 응답하여 스트레스 구간에 대응하는 상기 스트레스 구간 정의신호를 생성하기 위한 스트레스 구간 정의부를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 스트레스 구간 정의부는 상기 비트라인 균등화 제어신호가 활성화된 시점부터 상기 액티브신호가 활성화된 시점까지의 구간을 상기 스트레스 구간으로 정의하는 반도체 장치.
  6. 제4항에 있어서,
    상기 스트레스 구간 정의부는,
    상기 액티브신호와 상기 비트라인 균등화 제어신호를 입력받기 위한 입력부;
    상기 입력부를 통해 입력된 상기 액티브신호의 활성화 시점에 대응하여 펄싱하는 제1 펄스신호를 생성하기 위한 제1 펄스 생성부;
    상기 입력부를 통해 입력된 상기 비트라인 균등화 제어신호의 활성화 시점에 대응하여 펄싱하는 제2 펄스신호를 생성하기 위한 제2 펄스 생성부;
    상기 제1 펄스신호와 상기 제2 펄스신호에 응답하여 상기 스트레스 구간 동안 활성화되는 구간신호를 생성하기 위한 구간신호 생성부; 및
    상기 구간신호를 상기 스트레스 구간 정의신호로써 출력하기 위한 출력부를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 구간신호 생성부는 상기 제2 펄스신호에 응답하여 상기 구간신호를 활성화하고 상기 제1 펄스신호에 응답하여 상기 구간신호를 비활성화하는 RS 래치 회로를 포함하는 반도체 장치.
  8. 제4항에 있어서,
    상기 스트레스 구간 정의신호에 응답하여 상기 스트레스 구간 동안 상기 복수의 제1 지연량 제어신호와 상기 복수의 제2 지연량 제어신호를 비활성화하기 위한 스트레스 방지부를 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 스트레스 방지부는 상기 스트레스 구간 정의신호에 응답하여, 복수의 제1 지연량 설정신호에 대응하거나 또는 상기 고전압 레벨에 대응하는 상기 복수의 제1 지연량 제어신호와 복수의 제2 지연량 설정신호에 대응하거나 또는 상기 고전압 레벨에 대응하는 상기 복수의 제2 지연량 제어신호를 생성하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 지연량 반영부는,
    상기 제1 로드신호에 상기 제1 지연량을 반영하기 위한 복수의 제1 지연소자; 및
    상기 복수의 제1 지연량 제어신호에 응답하여 상기 제1 로드신호가 전송되는 제1 지연라인과 상기 복수의 제1 지연소자를 접속하기 위한 복수의 제1 접속부를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 지연량 반영부는,
    상기 제2 로드신호에 상기 제2 지연량을 반영하기 위한 복수의 제2 지연소자; 및
    상기 복수의 제2 지연량 제어신호에 응답하여 상기 제2 로드신호가 전송되는 제2 지연라인과 상기 복수의 제2 지연소자를 접속하기 위한 복수의 제2 접속부를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 제1 접속부와 상기 복수의 제2 접속부는 상기 스트레스 구간 동안 NBTI(negative bias temperature instability)에 의한 스트레스로부터 보호되는 반도체 장치.
  13. 복수의 지연량 제어신호에 응답하여 입력신호를 기설정된 지연량만큼 지연하여 출력신호를 생성하기 위한 지연부;
    상기 지연부의 동작 모드 및 대기 모드에 대응하는 동작온신호 및 동작오프신호에 응답하여 스트레스 구간에 대응하는 스트레스 구간 정의신호를 생성하기 위한 스트레스 구간 정의부; 및
    상기 스트레스 구간 정의신호에 응답하여 상기 스트레스 구간 동안 상기 복수의 지연량 제어신호를 비활성화하기 위한 스트레스 방지부
    를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 지연부는,
    상기 입력신호를 입력받기 위한 입력부;
    상기 출력신호를 출력하기 위한 출력부;
    상기 입력부와 상기 출력부 사이에 접속된 지연라인;
    상기 지연라인에 상기 지연량을 반영하기 위한 복수의 지연소자; 및
    상기 복수의 지연량 제어신호에 응답하여 상기 지연라인과 상기 복수의 지연소자를 접속하기 위한 복수의 접속소자를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 복수의 접속소자는 상기 스트레스 구간 동안 NBTI(negative bias temperature instability)에 의한 스트레스로부터 보호되는 반도체 장치.
  16. 제13항에 있어서,
    상기 지연부는 스큐드 딜레이(skewed delay) 회로를 포함하는 반도체 장치.
  17. 제13항에 있어서,
    상기 스트레스 구간 정의부는 상기 동작오프신호가 활성화된 시점부터 상기 동작온신호가 활성화된 시점까지의 구간을 상기 스트레스 구간으로 정의하는 반도체 장치.
  18. 제13항에 있어서,
    상기 스트레스 구간 정의부는,
    상기 동작온신호와 상기 동작오프신호를 입력받기 위한 입력부;
    상기 입력부를 통해 입력된 상기 동작온신호의 활성화 시점에 대응하여 펄싱하는 제1 펄스신호를 생성하기 위한 제1 펄스 생성부;
    상기 입력부를 통해 입력된 상기 동작오프신호의 활성화 시점에 대응하여 펄싱하는 제2 펄스신호를 생성하기 위한 제2 펄스 생성부;
    상기 제1 펄스신호와 상기 제2 펄스신호에 응답하여 상기 스트레스 구간 동안 활성화되는 구간신호를 생성하기 위한 구간신호 생성부; 및
    상기 구간신호를 상기 스트레스 구간 정의신호로써 출력하기 위한 출력부를 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 구간신호 생성부는 상기 제2 펄스신호에 응답하여 상기 구간신호를 활성화하고 상기 제1 펄스신호에 응답하여 상기 구간신호를 비활성화하는 RS 래치 회로를 포함하는 반도체 장치.
  20. 제13항에 있어서,
    상기 스트레스 방지부는 상기 스트레스 구간 정의신호에 응답하여 복수의 지연량 설정신호에 대응하거나 또는 고전압 레벨에 대응하는 상기 복수의 지연량 제어신호를 생성하는 반도체 장치.
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