JP6284630B2 - セキュアシステムおよび保護方法 - Google Patents

セキュアシステムおよび保護方法 Download PDF

Info

Publication number
JP6284630B2
JP6284630B2 JP2016516636A JP2016516636A JP6284630B2 JP 6284630 B2 JP6284630 B2 JP 6284630B2 JP 2016516636 A JP2016516636 A JP 2016516636A JP 2016516636 A JP2016516636 A JP 2016516636A JP 6284630 B2 JP6284630 B2 JP 6284630B2
Authority
JP
Japan
Prior art keywords
logic
power
storage element
charge distribution
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016516636A
Other languages
English (en)
Other versions
JP2016526344A (ja
Inventor
ダニエル エフ． ヤネッテ
ダニエル エフ． ヤネッテ
ブレント アーノルド マイアーズ
ブレント アーノルド マイアーズ
Original Assignee
ケイオロジクス インク
ケイオロジクス インク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/906,542 external-priority patent/US8912814B2/en
Priority claimed from US14/184,088 external-priority patent/US8912816B2/en
Application filed by ケイオロジクス インク, ケイオロジクス インク filed Critical ケイオロジクス インク
Publication of JP2016526344A publication Critical patent/JP2016526344A/ja
Application granted granted Critical
Publication of JP6284630B2 publication Critical patent/JP6284630B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/003—Countermeasures against attacks on cryptographic mechanisms for power analysis, e.g. differential power analysis [DPA] or simple power analysis [SPA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G06F21/755—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation with measures against power attack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17768—Structural details of configuration resources for security
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
    • Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Computing Systems (AREA)
  • Charge And Discharge Circuits For Batteries Or The Like (AREA)

Description

本発明は、セキュアシステムおよび保護方法に関する。
電子的に蓄積および／または処理されたデータを保護することが重要であり得るセキュアなアプリケーションが多数存在する。これらのセキュアなアプリケーションは現在、ＡＴＭカード、身分証明書カード、ストアドバリューカード、クレジットカード、携帯電話（例えば、ＳＩＭカード）、コンピュータアクセスコントロール、有料ＴＶ、および医療情報の記憶装置といった多くの分野で実施されている。このようなカードやアプリケーションのセキュリティは、多くの場合、カード（または他の回路構成）のメモリに埋め込まれた秘密鍵による暗号演算に依拠している。攻撃者らは、カードの内容を変更したり、その複製を作成したり、不正なトランザクションを発生させたりするために、この秘密鍵をカードから抽出しようと試みている。能動攻撃であれば、改竄の跡がはっきり見えるが、受動攻撃の場合はもっぱらそのような痕跡は残されない。
受動攻撃では、通常のやり取りの際に読み取り機によってカードから情報が採取される。この受動攻撃は、サイドチャネル攻撃の形態をとることもある。サイドチャネル攻撃は、タイミング情報や電力消費量、電磁場、さらには、音に着目し、カードまたは回路構成の使用時の物理的な実装形態に基づいて上述した鍵を解読する。例えば、スマートカードを構成する論理ゲートのスイッチング時の電流の変化（および、その結果として得られる電力シグネチャ）を、電源線を介して監視して秘密鍵の復号に用いることができる。こういったタイプの攻撃は、差分電力解析（ＤＰＡ）とも呼ばれ、スマートカードの所有者にとっては多くの負の意味合いを持つ（例えば、ＡＴＭカードがハッキングされ、カード所有者の口座から勝手に現金が引き出される等）。
国際公開第２０１２／１３３９６６号 英国特許出願公開第２４６７４０６号明細書 欧州特許出願公開第１１０７１９１号明細書
上記データをＤＰＡ攻撃等のサイドチャネル攻撃から守り、安全な状態に保つことは、なおも設計上の重要な考え方である。
セキュアな回路、システム、および技術が開示される。論理セルは、暗号化アルゴリズムが実行される暗号化ブロックを提供する等、様々な用途のために保護される。
電荷分配制御部について、回路または論理ブロックによって伝達・実行されている信号および機能が電力レールおよび接地レールを通じて検出されないように、回路動作を切り離す（isolate）ことができるものとして説明する。いくつかの実施態様では、電荷分配制御部は、クロックドチャージング機構とすることができる。クロックドチャージング機構のクロック動作は、周期的またはランダム（すなわち、ランダム周期）なものとすることできる。他のいくつかの実施態様では、電荷分配制御部は、セルフタイミング回路を有することができる。例えば、非同期式、すなわち、遅延ベースのネットワークを用いてもよい。
本発明の一実施形態によれば、クロックドチャージング機構が提供される。当該クロックドチャージング機構は、論理セルを電源から切断してから当該論理セルに電荷を供給する。これによって、当該論理セルの状態が解読されてしまうような電流漏れが生じなくなる。論理セル用のクロックドチャージング機構は、論理セルの高低（HighおよびLow）供給レールの両方を、電源電圧および接地接続部を含む外部パッドから切断することによって、論理セル用の電力シグネチャの読み出しを防止する。
本発明の実施形態は、静電容量を論理セルに充電することによってこれ（および他の回路ブロック）を動作させる。静電容量は、少なくとも１つのロジック遷移またはスイッチング周期を通じて論理ブロックのそれぞれのデバイスを動作させるのに十分な程充電する。電荷制御機構は、１つまたは複数のクロックおよび／またはセルフタイミング回路を含むことができる。クロック式の特定の一実施態様では、クロックとして、或る一定の速度で動作して論理セルのロジックを実行させるものと、論理演算間に蓄電素子を充放電させるものとの、少なくとも２つのクロックが供給される。非クロック式の実施態様の一例では、セルフタイミング回路によって、蓄電素子の充放電を制御することができる。
本発明の実施形態のデジタル論理セルは、当該デジタル論理セルの論理ブロックと、当該デジタル論理セルにつながる電源とを「絶縁（隔離）」または「切断」するために、制御可能に充放電されるキャパシタを有することができる。
本明細書では、電荷分配制御下で絶縁されるデジタル論理セルおよび回路について詳述するが、実施形態は、デジタル論理セルおよびブロックに限定されない。種々の実施態様では、電源電圧および接地接続部と絶縁した状態で動作することができるアナログ回路を設けることができる。
キャパシタの充放電を制御する方法は、スイッチング動作を通じて実行することができる。当該スイッチング動作は、キャパシタが論理ブロックおよび電源から切断された状態で、キャパシタの２つの端子を互いに接続し、キャパシタを短絡させると共にキャパシタを放電可能とし、
キャパシタが放電された後、電源をキャパシタに接続してキャパシタを充電し、
キャパシタが電源によって充電された後、キャパシタを電源から切断し、
キャパシタが電源によって充電された後、キャパシタを論理ブロックに接続し、論理ブロックに給電する。いくつかの実施態様では、追加の構成要素を、論理ブロック内のその絶縁レール間に設け、キャパシタが論理ブロックに接続されていない間（またはキャパシタが十分な電荷を保持していない場合）にその動作をサポートしてもよい。
発明の概要は、詳細な説明で詳しく説明する概念の一部を簡略化した形で紹介するために記載されている。発明の概要は、特許請求される主題の重要な特徴または不可欠な特徴を特定することも、特許請求される主題の範囲を限定することも意図していない。
図１は、本発明の一実施形態に係るクロックドチャージドメインロジック（ＣＣＤＬ：Clocked Charge Domain Logic）セルの概略図である。 図２Ａ〜図２Ｃは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を実装するための本発明のいくつかの実施形態の放電スイッチの一例を示す図である。 図３Ａは、本発明の一実施形態に係るクロックドチャージドメインロジックセルの動作方法を示す図であり、第一段階にあるＣＣＤＬセルの概略図である。 図３Ｂは、本発明の一実施形態に係る、第二段階にあるＣＣＤＬセルの概略図である。 図３Ｃは、本発明の一実施形態に係る、第三段階にあるＣＣＤＬセルの概略図である。 図３Ｄは、本発明の一実施形態に係る、第四段階にあるＣＣＤＬセルの概略図である。 図４は、本発明の一実施形態に係るクロックドチャージドメインロジックセルの一例を示すシミュレーション回路図である。 図５は、本発明の一実施形態に係る論理セルのクロック方式を示す図である。 図６は、本発明の一実施形態に係る論理セルの構造を示すシミュレーション回路図である。 図７は、キャパシタの放電のプロット図である。 図８は、本発明の一実施形態に係る概略回路図である。 図９Ａは、本発明の一実施形態に係る２ビット暗号化ブロックの実施態様の概略回路図である。 図９Ｂは、本発明の一実施形態に係る２ビット暗号化ブロックの実施態様の概略回路図である。 図９Ｃは、本発明の一実施形態に係る２ビット暗号化ブロックの実施態様の概略回路図である。 図９Ｄは、本発明の一実施形態に係る２ビット暗号化ブロックの実施態様の概略回路図である。 図１０は、図１１の暗号化ブロックの動作に関係付けられた信号のプロット図である。 図１１は、本発明の一実施形態に係るＣＣＤＬセルの内部ロジックレールに伝送される（referenced to）出力信号のプロット図である。 図１２は、本発明の一実施形態に係るＣＣＤＬセルから成るＡＥＳ暗号化コアの電源シグネチャのプロット図である。 図１３は、電荷分配制御に用いることができる同期電荷分配クロック生成器の一例を示す図である。 図１４は、電荷分配制御に用いることができる無相関電荷分配クロック生成器の一例を示す図である。 図１５は、電荷分配制御に用いることができる決定性電荷分配クロック生成器の一例を示す図である。 図１６は、電荷分配制御に用いることができる非同期電荷分配クロック生成器を示す図である。
セキュアな回路、システム、および技術が開示される。電荷分配制御によって、オンチップ回路の各機能部の切り離し（isolated functioning）が可能になる。いくつかの実施態様では、電荷分配制御は、クロックドチャージング機構とすることができる。クロックドチャージング機構のクロック動作は、周期的またはランダム（すなわち、ランダム周期）なものとすることできる。他のいくつかの実施態様では、電荷分配制御部は、セルフタイミング回路を有することができる。例えば、非同期式、すなわち、遅延ベースのネットワークを用いてもよい。
論理セルおよび他の回路ブロックは、「crypto」または「cryptographic」ブロック等の暗号化ブロック、認証エンジン、ハードウェアアクセラレータ（hardware math accelerator）、およびコプロセッサを含む暗号用途等、様々な用途のために保護される。回路動作の安全性の向上に加え、本明細書に記載の電荷分配および制御の種々の実施態様によれば、セキュアな情報を含む電流成分を減らし、素子の電流漏れから導出され得る回路動作関連情報を低減するかまたは隠し、サイドチャネル攻撃に対する耐性を向上させ、電力消費量を最小限にすることができる。
いくつかの実施態様によれば、セキュアな情報を保護して、サイドチャネル解析・攻撃によって検出されないようにすることもできる。サイドチャネル攻撃は、機密情報を、暗号アルゴリズムの数学的な解析によってまたは力ずくで導出するのとは対照的に、暗号システムの物理的実装に基づいて機密情報を導出する攻撃方法を含む。本明細書に記載するシステムおよび方法によって回避することができる種々のタイプのサイドチャネル攻撃には、限定はしないが、差分電力解析、単純電力解析、漏れ電流解析、差分電磁界解析、タイミング解析、熱解析、音響解析、故障注入解析および故障差分解析の少なくとも１つが含まれる。
上記電荷分配制御およびセキュアな論理/回路ブロックのいくつかの実施態様によれば、論理/回路ブロックを（電荷分配制御部を介して）他の構成要素から絶縁することによって、上記サイドチャネル攻撃に対する保護を提供することができる。これによって、音響解析、電磁解析、熱解析および／または消費電力解析、故障注入解析、さらには、物理的な侵入（なお、これらは例示としてのみ示す）を防止することができる。
本発明の実施形態は、静電容量を論理セルに充電することによってこれを動作させる。静電容量は、場合によっては、少なくとも１つのロジック遷移またはスイッチング周期を通じて論理ブロックのそれぞれのデバイスを動作させるのに十分な程充電する。電荷制御機構は、１つまたは複数のクロックおよび／またはセルフタイミング回路を有することができる。クロック式の一実施態様では、クロックとして、或る一定の速度で動作して論理セルのロジックを実行させるものと、論理演算間に蓄電素子を充放電させるものとの、少なくとも２つのクロックが提供される。非クロック式の一実施態様では、セルフタイミング回路によって、蓄電素子の充放電を制御することができる。
一実施形態によれば、電荷制御機構が提供される。当該電荷制御機構は、論理セルを電源から切断してから当該論理セルに電荷を供給する。これによって、当該論理セルの状態が解読されてしまうような電流漏れが生じなくなる。論理セル用の電荷制御機構は、論理セルの高低供給レールの両方を、電源電圧および接地接続部を含む外部パッドから切断することによって、論理セル用の電力シグネチャの読み出しを防止する。
スマートカード、ＮＦＣ（near field communication）制御部（ならびに他の無線通信制御部およびプロセッサ）、ＦＰＧＡ（Field Programmable Gate Array）、およびＡＳＩＣ（Application Specific integrated circuit）等のハードウェアにおける暗号ブロックは一般的に、暗号化アルゴリズムまたは他の暗号（cryptographic）アルゴリズムを実行する複数の論理ブロックから構成される。
複数の標準的なスタティック論理回路と共に実装される複数の暗号（cryptographic）ブロック内では、これらのスタティック論理回路内のロジック状態の遷移によって電流が発生する。そして、この電流は、暗号（cryptographic）ブロックに給電する電源（および接地）線上で検出される可能性がある。さらに、論理ブロックのLowからHighへのロジック状態の遷移は、HighからLowへの遷移に比べて、電力シグネチャが異なる。したがって、暗号（cryptographic）ブロックに給電する供給線を監視することで、暗号（cryptographic）ブロック内の様々な動作が復号される可能性がある。この手法は、差分電力解析（ＤＰＡ）とも呼ばれる。同様に、ロジック遷移時の電磁波漏れを監視し、暗号（cryptographic）ブロック内の様々な動作が復号される場合もある。このようなサイドチャネル攻撃によって、暗号化されたブロックで使用されている暗号化鍵を解読することができるため、当該暗号（cryptographic）ブロックが処理するデータの安全性が阻害される。
本発明の実施形態によれば、論理ブロックを保護してそのロジック状態の遷移を漏洩させないようにすると共にオーバーヘッドの最小化を図ることができる。実施形態では、論理セルの動作を分離してその動作時に供給線から電力消費量が感知されないようにする。さらには、本発明のシステムおよび方法では、接地線から電荷が読み取られないように保護される。Ｉ／Ｏバスおよび他の信号線も、これらの信号線上で解読可能な遷移シグネチャを防止することで、サイドチャネル攻撃プローブから保護することができる。
一実施形態では、論理セルに動作電圧を供給するのに蓄電素子が用いられる。当該蓄電素子は、電源と論理ブロックとの中間部を成す。いくつかの実施形態では、論理セルブロックはそれぞれ、専用の蓄電素子を有し、独立して動作電圧が供給および放出される。一実施形態では、限定はしないが、蓄電素子はキャパシタである。したがって、「キャパシタ」と記載する場合、任意の適した蓄電素子がキャパシタであり得ることを理解されたい。なお、キャパシタは、種々の形態で実施してもよい。つまり、キャパシタは、限定はしないが、ＭＯＳ（metal-oxide-semiconductor）、ＭＯＭ（metal-oxide-metal）、ＭＩＭ（metal-insulator-metal）、および他のオンチップキャパシタの構成とすることができる。また、「蓄電素子」および「キャパシタ」が、各セルブロックに対して単数形で記載されている場合、いくつかの実施態様では、複数の素子または構成要素によってセルブロックに給電してもよい。
一連の論理演算後にキャパシタ等の蓄電素子に残る電荷には、当該論理演算中に論理ブロックが消費した積算電力に関する情報が含まれている。したがって、電源側の論理ブロック（または、使用している場合、充電キャパシタ）を切断するだけのシステムでは、接地線を通じた受動攻撃（例えば、ＤＰＡ）に対して脆弱であり得る。本発明の実施形態では、論理ブロックと充電キャパシタとの両方を接地線ポートから切断させることで、このような脆弱性を保護する。
本発明の種々の実施形態によれば、論理ブロックの各ロジック遷移に応じて（または所定数のロジック遷移に応じて、他の時間期間で、またはランダムに）、その端子を共に短絡させることによって、蓄電素子が或る一定の電位まで放電される。
一実施形態では、１つまたは複数のデジタル論理セルが提供され得る。各デジタル論理セルは、蓄電素子と、電源用接続部と、論理ブロックとを有し得る。各論理ブロックは、同一の電源に接続されるように構成することができる。１つまたは複数のデジタル論理セルの電荷分配制御を実行することで、デジタル論理セルの動作を電源から切り離すことができる。有利には、複数の蓄電素子を単一のＩＣチップ中に分散させた場合、電荷分配制御および静電容量を調整しなくても、これらの蓄電素子によって十分な電荷が供給され得る。
デジタル論理セルは、その蓄電素子が、電源および論理ブロックから切断され、蓄電素子を放電することができるように構成することができる。当該蓄電素子は、両方のレール線（例えば、電力および接地）から切断することができる。その後、蓄電素子を、論理ブロックから切断した状態で、電源に接続し、充電することができる。さらにその後、蓄電素子を、電源から切断し、論理ブロックに接続し、論理ブロックの電源として機能させることができる。次に、論理ブロックに対する入力が遷移可能となり、遷移（複数可）に必要な電荷を蓄電素子によって供給することができる。この処理は、任意の時点で開始し、かつ／または一周期が終わるまで継続することができる。
蓄電素子を電源から切断するときはいつでも、当該蓄電素子をこの電源の接地接続部から切断することができる。１つまたは複数のスイッチを含む当該技術分野で既知の任意の好適手段を用いて、蓄電素子を電源に対して接続および切断することができる。また、１つまたは複数のスイッチを含む当該技術分野で既知の任意の好適な手段を用いて、蓄電素子を論理ブロックに対して接続および切断することができる。
いくつかの実施形態では、電源および／または論理ブロックに対して蓄電素子を接続および切断するスイッチとして、トランジスタを用いることができる。当該技術分野で既知の任意の好適なトランジスタとして、例えば、バイポーラ接合トランジスタ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、またはそれらの組合せを用いることができる。ＭＯＳＦＥＴはそれぞれ、ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）であってもよいし、ｎ型ＭＯＳＦＥＴ（ＮＭＯＳ）であってもよい。一実施形態では、伝送ゲート構成を用いることができる。別の実施形態では、これらのスイッチのうち、１つまたは複数をダイオードとしてもよい。さらに別の実施形態では、ＭＥＭＳ（Micro Electro Mechanical systems）ベースのスイッチを用いてもよい。
いくつかの実施形態では、蓄電素子としてＭＯＳＦＥＴトランジスタを用いることができる。また、蓄電素子としてＭＯＳＦＥＴキャパシタを用いる実施形態では、キャパシタを電源および論理ブロックから切断してキャパシタを放電するときに、ＭＯＳＦＥＴのゲートを、ＭＯＳＦＥＴのソース、ドレイン、および／またはボディ端子に接続して、キャパシタを十分に放電させることができる。ＭＯＳＦＥＴキャパシタのゲートは、本明細書に記載のトランジスタであり得る１つまたは複数のスイッチを含む当該技術分野の任意の好適な手段を用いて、ＭＯＳＦＥＴのソース、ドレイン、および（場合によっては）ボディ端子に接続することができる。キャパシタを論理ブロックから切断した状態で電源に接続して充電するときには、当該キャパシタのゲートを、キャパシタとして用いるＭＯＳＦＥＴのソース、ドレイン、およびボディ端子から切断することができる。
別の実施形態では、蓄電素子は離散キャパシタであってもよい。さらに別の実施形態では、蓄電素子は、電荷結合素子または他の能動蓄電素子とすることができる。
各論理ブロックは、当該技術分野で既知の任意の好適な論理ブロックとすることができ、１つまたは複数の入力端子、１つまたは複数の出力端子、１つまたは複数のレール端子、および／または１つまたは複数の接地端子を有することができる。
論理ブロックは、当該技術分野で既知の任意の好適な論理ゲート構成を有することができる。例えば、論理ブロックは、ＮＡＮＤ論理ゲート、ＡＮＤ論理ゲート、ＮＯＲ論理ゲート、ＯＲ論理ゲート、ＸＯＲ論理ゲート、ＸＮＯＲ論理ゲート、ＮＯＴ論理ゲート、ＯＮＥ論理ゲート、ＺＥＲＯ論理ゲート、またはそれらの組合せを実装することができる。少なくとも１つの論理ブロックは、トランジスタ等の任意の好適な論理素子を用いて作製することができる。トランジスタは、電界効果トランジスタとすることができ、ソース、ドレイン、ボディ、およびゲートを有する。
一実施形態では、論理ブロックは、少なくとも１つの論理ブロックに対する入力が遷移している間、各トランジスタのボディ端子がキャパシタに接続され、当該キャパシタが充放電している間、当該キャパシタ（例えば、浮遊）に接続されるように構成することができる。
例えば、トランジスタが共通のバルクＣＭＯＳ処理で作製されていない別の実施形態では、トランジスタの少なくとも１つを絶縁（isolated）ウェル（或いは「隔離ウェル」）に形成することができる。例えば、ｎチャネルデバイスのｐウェルは、ｎウェル層によって基板から絶縁してもよい。
他の回路ブロックを、デジタル論理ブロックと同様に構成することができる。例えば、ＰＵＦ（physically unclonable function）回路、乱数生成器、エントロピー源、アナログ回路（例えば、オペアンプ、比較器）、ルックアップテーブル、メモリ、および混合信号回路は、上記電荷分配制御構成の制御下で動作可能である。したがって、「論理ブロック」と記載する場合、デジタル集積回路セル、アナログ集積回路セル、および混合信号集積回路セルが論理ブロックであり得ることを理解されたい。
図１は、本発明の一実施形態に係るクロックドチャージドメインロジック（ＣＣＤＬ）セルの概略図である。図１を参照すると、一実施形態において、デジタル論理セルは、論理ブロック１０と、蓄電素子（本実施形態ではキャパシタ１２）とを有することができる。当該蓄電素子は、論理ブロック１０が電源１４から完全に切断された状態で、論理ブロック１０に給電するように構成される。キャパシタ１２は、放電スイッチ１６と、当該キャパシタ１２を電源接続部（例えば、High電圧レール）のうちの１つに接続するスイッチ１８と、当該キャパシタ１２を他の電源接続部（例えば、Low電圧レールまたは接地）に接続するスイッチ２０と、当該キャパシタ１２を論理ブロック１０の電力線および接地線に接続する２つのスイッチ２２、２４とを用いて、論理ブロック１０を電源１４から切断する。
キャパシタ１２を放電させる場合、他のスイッチ１８、２０、２２、２４を開き、当該キャパシタ１２を、電源の接地接続部１４を含む論理ブロック１０および電源１４から切断した状態で、放電スイッチ１６を閉じる。キャパシタ１２を充電する場合、放電スイッチ１６ならびにスイッチ２２および２４を開き、スイッチ１８および２０を閉じ、当該キャパシタ１２を論理ブロック１０から切断した状態で電源１４に接続する。次いで、スイッチ１８および２０を開いてキャパシタ１２を電源１４から切断し、スイッチ２２および２４を閉じてキャパシタ１２を論理ブロック１０に接続する。スイッチ１８および２０を、スイッチ２２および２４を閉じる前に開くことで、論理ブロック１０が確実に、電源１４または論理セルの電源接続部に直接接続されないようにする。
次に、論理ブロックに対する入力１０は遷移可能となり、遷移（複数可）に必要な電荷をキャパシタ１２によって供給することができる。この処理は、任意の時点で開始し、かつ／または一周期が終わるまで継続することができる。
スイッチ１６、１８、２０、２２、および２４は、例えば、スイッチング信号をスイッチに供給するクロック信号発生器等の電荷分配制御部によって制御可能とすることができる。制御信号は、電荷分配制御部によって種々の制御方式に従って供給することができる。
いくつかの実施態様では、クロック方式を用いてもよい。図１３および図１４は、電荷分配制御に用いることができるクロック信号生成器の一例を示す。クロック方式は、３つのクロック信号、すなわち、スイッチ１６を制御する信号、スイッチ１８および２０を制御する信号、ならびにスイッチ２２および２４を制御する信号を利用する。
別の実施態様では、セルフタイミング回路を有する電荷分配制御部によって、スイッチ１６、１８、２０、２２、および２４を制御してもよい。図１５は、電荷分配制御回路の一例を示す。セルフタイミング回路は、遅延要素（アナログまたはデジタル）を有することができる。遅延要素とは、例えば、限定はしないが、インバータベースの遅延線、電圧制御式遅延線、デジタル制御式遅延線、デュアルループ遅延同期ループ、差動増幅器遅延セル、アナログ遅延同期ループ、またはこれらの組合せである。したがって、図１に示す概略図は、「クロックド」チャージドメインロジックセルと称されるが、セルを流れる電力は、非クロック式の方法によって制御されてもよい。
なお、蓄電素子をキャパシタ１２として説明したが、蓄電素子は、能動または受動素子を含む任意の好適な蓄電素子とすることができる。
各スイッチ１６、１８、２０、２２、２４は、当該技術分野で既知の任意の好適なスイッチとすることができる。いくつかの実施形態では、これらのスイッチのうちの１つまたは全てを、トランジスタ、ダイオードやＭＥＭＳベースのスイッチ等とすることができる。トランジスタをスイッチとして用いる実施形態では、当該技術分野で既知の任意の好適なトランジスタ、例えば、バイポーラ接合トランジスタ、ＭＯＳＦＥＴ、またはそれらの組合せを用いることができる。図２Ａ〜図２Ｃは、本発明の種々の実施形態に係る放電スイッチ（１６）の例を示す図である。図２Ａ〜図２Ｃに示すように、放電スイッチ１６はそれぞれ、例えば、ＰＭＯＳトランジスタ（図２Ａ）、ＮＭＯＳトランジスタ（図２Ｂ）、またはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ（図２Ｃ）を用いる伝送ゲートとすることができる。
図３Ａは、本発明の一実施形態に係る、第一段階にあるＣＣＤＬセルの概略図である。図３Ａに示すように、キャパシタＣ１（または他の蓄電素子）は、電源Ｖ１および論理ブロックから切断され、放電することができる。キャパシタＣ１の２つの端子は、互いに接続され、キャパシタＣ１の放電を助ける。これは、例えば、トランジスタ等のスイッチを用いて実施することができる。１つまたは複数のスイッチを含む当該技術分野で既知の任意の好適な手段を用いて、キャパシタＣ１を電源Ｖ１から切断することができる。また、１つまたは複数のスイッチを含む当該技術分野で既知の任意の好適な手段を用いて、キャパシタＣ１を論理ブロックから切断することができる。
キャパシタＣ１は、当該キャパシタＣ１を既知の充電レベルまたは電位まで放電させるのに十分な時間期間、電源Ｖ１および論理ブロックから切断することができる。当該既知の充電レベルは、０ボルト（Ｖ）または０Ｖに極めて近い値とすることができる。いくつかの実施形態によれば、キャパシタは、ロジック遷移の最大放電レベル未満の電圧まで放電させる。当該キャパシタは、約０Ｖまで放電させてもよい。また、キャパシタＣ１を電源Ｖ１から切断する場合、キャパシタＣ１を電源Ｖ１の接地接続部から切断する。
キャパシタを電源および論理ブロックから切断して放電可能とすることができる時間量は、例えば、0.0001、0.001、0.01、0.1、1、2、3、4、5、6、7、8、9、10、15、20、25、30、40、50、100、150、200、250、300、350、400、410、420、430、440、450、460、470、480、490、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、104、105、106、107、108、および109（全ての数値の単位はナノ秒）のうちのいずれかの値、これらの値のいずれかに近い値、少なくともこれらの値のいずれか、多くともこれらの値のいずれか、または終点としてこれらの値のいずれかを含む任意の範囲内とすることができる。しかし、実施形態はこれに限定されない。例えば、キャパシタを電源および論理ブロックから切断して放電可能とする時間量は、約３ナノ秒または約４５５ナノ秒であってもよい。いくつかの実施形態では、キャパシタＣ１の２つの端子を、これらの放電時間中互いに接続してもよい。
図３Ｂは、本発明の一実施形態に係る、第二段階にあるＣＣＤＬセルの概略図である。図３Ｂに示すように、キャパシタＣ１は、論理ブロックから切断された状態で、電源Ｖ１に接続され、キャパシタＣ１を充電することができる。キャパシタＣ１は、１つまたは複数のスイッチを含む当該技術分野で既知の任意の好適な手段を用いて、電源Ｖ１に接続することができる。一実施形態では、キャパシタＣ１は、電源Ｖ１の両端に並列に接続することができる。キャパシタＣ１は、論理ブロックに給電することができる電荷でキャパシタＣ１を充電するのに十分な時間期間、電源Ｖ１に接続されることができる。
キャパシタを電源に接続して充電可能とする時間量は、例えば、0.0001、0.001、0.01、0.1、1、2、3、4、5、6、7、8、9、10、15、20、25、30、40、50、100、150、200、250、300、350、400、410、420、430、440、450、460、470、480、490、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、104、105、106、107、108、または109（全ての数値の単位はナノ秒）のいずれかの値、これらの値のいずれか値、少なくともこれらの値のいずれか、多くともこれらの値のいずれか、または終点としてこれらの値のいずれかを含む任意の範囲内とすることができる。しかし、実施形態はこれに限定されない。
一実施形態では、ＭＯＳＦＥＴをキャパシタＣ１として用いることができる。また、キャパシタＣ１を電源Ｖ１および論理ブロックから切断して放電させるとき、キャパシタＣ１のゲートを、キャパシタが十分に放電できるように、キャパシタＣ１として用いるＭＯＳＦＥＴのソース、ドレイン、およびボディ端子に接続することができる。１つまたは複数のスイッチを含む当該技術分野における任意の好適な手段を用いて、キャパシタＣ１のゲートをＭＯＳＦＥＴのソース、ドレイン、およびボディ端子に接続することができる。ここで、当該任意の好適な手段は、本明細書に記載のトランジスタとすることができる。次いで、キャパシタＣ１を論理ブロックから切断させた状態で電源Ｖ１に接続して充電させるとき、キャパシタＣ１のゲートを、キャパシタＣ１として用いるＭＯＳＦＥＴのソース、ドレイン、およびボディ端子から切断することができる。別の実施形態では、キャパシタとして用いるＭＯＳＦＥＴのボディは、論理セルの接地接続部（例えば、図４のＣＰ＿ＧＤ）に接続される。次いで、キャパシタＣ１として用いるＭＯＳＦＥＴのゲートをそのソースおよびドレインに接続するとき、ボディは、論理セルの接地接続部に接続させたままにする。
図３Ｃは、本発明の一実施形態に係る、第三段階にあるＣＣＤＬセルの概略図である。図３Ｃに示すように、キャパシタＣ１は、電源Ｖ１から切断され、論理ブロックに接続され、論理ブロックの電源として機能することができる。１つまたは複数のスイッチを含む当該技術分野で既知の任意の好適な手段を用いて、キャパシタＣ１を論理ブロックに接続することができる。一実施形態では、キャパシタＣ１は、論理ブロックの両端に並列に接続されることができる。また、キャパシタＣ１を電源Ｖ１から切断するとき、キャパシタＣ１を、電源Ｖ１の接地接続部から切断する。
図３Ｄは、本発明の一実施形態に係る、第四段階にあるＣＣＤＬセルの概略図である。図３Ｄに示すように、論理ブロックに対する入力が遷移可能となり（例えば、信号入力が供給され）、遷移（複数可）に必要な電荷をキャパシタＣ１によって供給することができる。
バルクＣＭＯＳ用途等のいくつかの実施形態では、論理ブロック内の各トランジスタのボディ端子は、複数のロジック遷移が行われている間にキャパシタに接続することができ、これによって、基板電流（ＮＭＯＳトランジスタの場合）またはＮウェル電流（ＰＭＯＳトランジスタの場合）が、電源に流入または流出するのを防止することができる。或いは、これらの電流を利用して、論理ブロックの各ロジック遷移を識別してもよい。別の実施形態では、少なくとも１つのトランジスタが形成される絶縁ウェルによって、基板電流を阻止してもよい。
キャパシタを論理ブロックに接続して論理ブロックに対する入力を遷移可能とすることができる時間量は、例えば、10-6、10-5、10-4、10-3、0.01、0.1、1、2、3、4、5、6、7、8、9、10、15、20、25、30、40、50、100、150、200、250、300、350、400、410、420、430、440、450、460、470、480、490、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、104、105、106、107、108、または109（全ての数値の単位はマイクロ秒）のいずれか、これらの値のいずれかに近い値、少なくともこれらの値のいずれか、多くともこれらの値のいずれか、または終点としてこれらの値のいずれかを含む任意の範囲内とすることができる。しかし、実施形態はこれに限定されない。
図３Ａ〜図３Ｄに戻り、本発明の一実施形態に係る論理セルＣＣＤＬの基本動作を説明する。第一段階では、時間＝Ｔ１であり、電源Ｖ１および論理ブロックは、キャパシタＣ１から切断される。キャパシタＣ１の２つの端子は、互いに接続され、キャパシタＣ１は放電可能となる。この段階では、ＣＣＤＬ論理回路動作の各周期において、キャパシタＣ１を既知の充電レベルまで放電する。
第二段階では、時間＝Ｔ２であり、論理ブロックは、ＣＣＤＬ回路の残りの部分から切断されたままにされる。キャパシタＣ１の２つの端子は、互いに切断され、電源Ｖ１の両端に接続される。キャパシタＣ１は、キャパシタＣ１が所望の電位、例えば、電源Ｖ１と同じまたは概ね同じ電圧電位まで充電されるのに十分な時間期間、電源Ｖ１の両端に接続されたままにされる。
第三段階では、時間＝Ｔ３であり、キャパシタＣ１は、電源Ｖ１から切断され、論理ブロックに接続する。このような構成によって、キャパシタＣ１は、論理ブロックの電源として機能することができる。
第四段階では、時間＝Ｔ４であり、論理ブロックに対する入力が遷移可能とされ、遷移（複数可）に必要な電荷がキャパシタＣ１によって供給される。論理ブロック内の各トランジスタのボディ端子は、複数のロジック遷移が行われている間に、キャパシタに接続する。これによって、基板電流（ＮＭＯＳトランジスタの場合）またはＮウェル電流（ＰＭＯＳトランジスタの場合）が、電源に流入または流出するのを防止することができる。或いは、これらの電流を利用して、論理ブロックの各ロジック遷移を識別してもよい。次いで、動作周期は、第一段階に戻り、上記処理を繰り返す。この処理は、任意の段階で開始し、かつ／または一周期が終わるまで継続することができる。
第一段階においてキャパシタＣ１を放電することによって、第四段階後にキャパシタＣ１に残留している電荷が、第一段階（キャパシタを放電した後に電源に再接続する）においてキャパシタＣ１から除去されるため、ロジック遷移中にキャパシタＣ１から出て行った電荷の値が隔離され、電源側で感知されなくなる。本発明の実施形態によって提供されるこの構成は、キャパシタからの変動する電荷に対処することができる。これは、第四段階において毎回、論理ブロックによってキャパシタＣ１から消費される電荷が、当該論理ブロックにおける遷移が論理ブロックに対する入力に応じて変化することによって変動し得るため、結果的に、キャパシタＣ１から除去される電荷の量が変化し、これによって、論理ブロック内の動作のタイプを明かすおそれのある情報を提供する場合があるためである。
付加的に、このＣＣＤＬ手法を用いて、電源へと通じるポジティブパスおよびリターンパスの両方を論理回路から切断することによって、好ましいことに、論理ブロックの各ノードを充放電するのに用いられる電流のための電源からの経路をなくすことができる。論理ブロックによる論理演算に用いられる電荷が全て、キャパシタから供給され、キャパシタに戻る。
図３Ａ〜図３Ｄに示す上記四段階は、電荷分配制御部の制御下で実行してもよい。電荷分配制御部は、クロック式または非クロック式の技法によって、スイッチに供給する信号を制御するように設けることができる。四段階の特定の各タイミングは、あらゆる要因に基づいて決定することができ、例えば、いくつかの場合、蓄電素子は、監視されることが可能であり、この蓄電素子に印加される電圧が特定の電圧閾値を下回るか否かに基づいて充放電を制御することができる。
さらに、いくつかの実施態様では、スイッチが接続および切断される追加の段階を実行してもよく、かつ／または係る段階のうちのいくつかを繰り返し実行してもよい。一例として、電荷分配制御部は、キャパシタが、論理ブロックに接続されることなく、電源に対して接続および切断され、または、論理ブロックに接続されることなく、複数回充放電される（例えば、第一段階および第二段階を繰り返す）ように、上記スイッチを制御するための信号を供給してもよい。別の例として、キャパシタが、ランダム電荷分配制御によって、電源および論理ブロックの両方に接続される場合もあり得る。
例示的な一実施態様では、ＣＣＤＬ論理セルの再充電周期を駆動する５つの非オーバーラップクロック信号を生成する非オーバーラップクロック回路を用いることができる。もちろん、種々の実施形態では、より多数のまたは少数のクロック信号を用いてもよい。例えば、少なくとも２つのクロック信号を用いることができる。この場合、一方のクロック信号は、或る速度で動作して、セルのロジックを実行するためのものであり、他方のクロック信号は、電源および論理ブロック間で蓄電素子を接続および切断するためのものである。いくつかの実施形態では、個々の論理セルをクロックする必要はない。これによって、基本スタティック論理セルがＣＣＤＬ電力スイッチングセルコアと対を成すことができるようになる。
さらなる実施形態では、ロジック遷移、複数の遷移、さらにはランダムクロックにそれぞれ基づくクロック期間を採用してもよい。
いくつかの実施態様では、セキュアな回路およびシステムを構成するのに用いられるセルは、回路が電源から絶縁された場合にも、レール上の電荷を保持するのに用いることができる電荷保持構成要素（例えば、図４のトランジスタＭ９を参照）を含むことができる。セルに蓄積された電荷を保持することで、電力、雑音、または可変電力（variable power）がこれらのレールに印加されない場合でも論理セルを動作可能とすることができる。したがって、絶縁セルを係合して電源に接続させるタイミングを、電荷分配制御回路および論理ブロック間で調整する必要がなくなる。
本発明の実施形態は、ＡＥＳ暗号化ブロックと共に実装することができる。図４および図６は、基本スタティック論理セル（本実施例ではＡＮＤ）がＣＣＤＬ電力スイッチングセルコアと対を成すことができる論理セルの構造の例を示すシミュレーション回路図である。図６では、左側の円で囲まれた部分が、当該論理セルのＣＣＤＬ電力スイッチングコアである。単一のＮＭＯＳトランジスタ（図４）が、電力キャパシタを横切って設けられ、当該電力キャパシタを放電させることができる。これによって、キャパシタが放電する量を、電力キャパシタの２つの端子を共に短絡させるのに用いられるＮＭＯＳ素子の閾値に限定する。ＰＭＯＳ素子の追加、すなわち、伝送ゲート（図６）の実装によって、電力キャパシタの両端電圧を、各充電周期中に０Ｖ（または０Ｖに極めて近い値）まで十分に放電させることができる。
図７は、キャパシタの放電のプロット図である。図７では、キャパシタの放電レベルの増加が示されている。中央部分（図中、「放電中のキャパシタ」として示す）は、ＣＣＤＬセルの再充電周期の放電期間中に短絡されたときの電力キャパシタの両端電圧を示す。放電周期において、電力キャパシタの各側は、同じ電圧電位に達する（例えば、電力キャパシタの両端において全くまたはほとんど電荷が残らない）。このことから、ＣＣＤＬセルの各周期において電力キャパシタを再充電するのに同量の電荷が必要であることが保証される。
図６の右側の円で囲われた部分は、ＣＣＤＬセルのロジック部である。この場合、論理回路は、基本２入力ＡＮＤゲートを実装する。スタティックロジックと共にロジックをＣＣＤＬセル内に実装することができることで、既存の、低電力、低領域消費論理ファミリを使用することができる。その結果、ＡＥＳコアに必要とされる基本ロジック機能を実装する独自の論理回路設計が不要となる。
一実施形態では、ガードリングを用いて、接合絶縁に一定の値を設けて、電源に到達し得る基板電流をさらに抑制することができる。さらなる実施形態では、ノンバルク処理において、ＣＣＤＬセルの各部に属するｎウェルタブ（ｐ型基板における比較的深いｎ型活性領域）によって、電源を、ＣＣＤＬセルの論理演算によって生成される基板電流からさらに絶縁することができる。
一実施形態では、ＣＣＤＬ回路の、標準的なＣＭＯＳスタティック論理ブロック（例えば、テスト集積回路内で用いられるもの）との接続点において、内部ヒステリシスを有するシュミットトリガバッファを用いることができる。ヒステリシスによって生成された雑音余裕によって、ＣＣＤＬ出力信号が、接続された標準的なＣＭＯＳ論理セルを誤ってトリガするのを防止することができる。
デジタル論理セルの一ブロックに存在するデジタル論理セルの数は、例えば、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90、95、100、150、200、250、300、350、400、450、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、または10000のいずれか、これらの値のいずれかに近い値、少なくともこれらの値のいずれか、多くともこれらの値のいずれか、または終点としてこれらの値のいずれかを含む任意の範囲内とすることができる。しかし、実施形態はこれに限定されない。例えば、デジタル論理セルの一ブロックは、本明細書に記載されるように２０個のデジタル論理セルを有することができる。
デジタル論理セルのクロック周波数は、例えば、10-6、10-5、10-4、10-3、0.01、0.1、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90、95、100、150、200、250、300、350、400、450、500、550、600、650、700、750、800、850、900、950、1000、1500、2000、3000、4000、5000、6000、7000、8000、9000、または10000（全ての数値の単位はメガヘルツ）のいずれか、これらの値のいずれかに近い値、少なくともこれらの値のいずれか、多くともこれらの値のいずれか、または終点としてこれらの値のいずれかを含む任意の範囲内とすることができる。しかし、実施形態はこれに限定されない。例えば、デジタル論理セルのクロック周波数は、１０ＭＨｚまたは約１０ＭＨｚとすることができる。
一部の実施形態では、蓄電素子は、クロック周期毎に更新され（すなわち、充電され）、再充電周期は、システムクロックの立ち下がりエッジによって開始される。したがって、デジタル論理セルのクロック周波数が１０ＭＨｚである場合、ＡＥＳセル内の全てのロジック遷移は、５０ナノ秒未満で完了する。エッジクロックドフリップフロップがＡＥＳ暗号化コアに用いられることを想定すると、このような条件下では、ＡＥＳ暗号化ブロックによるそれぞれ伝播するロジック遷移は、２５ナノ秒以内に完了する。他の実施形態では、蓄電素子は、蓄電素子の単一の電荷に対して複数のロジック遷移が行われるように、所定数のクロック周期後に更新される。このような実施形態のうちの一実施形態では、クロック周期の数は、ランダムにまたは一定のパターンで変化してもよい。例えば、或る充電と次の充電との間のクロック周期の数は、乱数発生器を介して（充電がランダムな間隔で起こるように）制御してもよい。
本発明の一実施形態では、デジタル論理セルを作製する方法が、本明細書に記載の蓄電素子と、電源用接続部と、論理ブロックとを形成することを含むことができる。また、当該方法は、蓄電素子の端子と電源との間のスイッチおよび蓄電素子の端子と論理回路との間のスイッチと共に、蓄電素子の２つの端子を互いに接続するための線（または電極配線）上にスイッチを形成することをさらに含むことができる。これらのスイッチはそれぞれ、例えば、ＭＯＳＦＥＴとすることができる。特定の一実施形態では、ＭＯＳキャパシタを形成する（または容量を与えるように接続する）ことによってＭＯＳＦＥＴを蓄電素子として用いることができ、キャパシタの端子を接続する線（または電極配線）上のスイッチを、ＭＯＳＦＥＴのゲートをＭＯＳＦＥＴのソース、ドレイン、および（任意選択で）ボディ端子に接続する線上に設けることができる。さらに、当該方法は、電源を、電源接続部（以下、電力接続部と言う。）に接続するように形成することも含むことができる。上記デジタル論理セルを複数形成することができる。一実施形態では、単一の電源は、全ての論理セルに接続するように形成することができる。代替的な一実施形態では、１つまたは複数の論理セルは、単一の電源を共有することができる（例えば、全ての論理セルは、単一の電源を共有することができる）。
本発明のいくつかの実施形態によれば、複数のデジタル論理セルから成るファミリは、デジタル論理セルがそれぞれ、そのロジック遷移中にキャパシタ（または他の蓄電素子）によって給電されるように構成することができる。各ロジック遷移（または所定数のロジック遷移または乱数のロジック遷移）に応じてまたは不規則に、キャパシタを論理セルおよびあらゆる電源から切断した状態で、キャパシタの２つの端子を共に接続することができる。これによって、キャパシタを、既知のレベル（例えば、０Ｖまたは極めて０Ｖの近く）まで放電させることができる。次いで、キャパシタを電源に接続して再充電することができる。この処理によって、各論理セルによる全ロジック遷移にわたって電源から当該論理セルが切断される。これによって、その電力消費量が、論理セルに給電する電源側で感知されることが回避され、論理セルに対するＤＰＡ等の受動攻撃が効果的に抑制される。
本発明のいくつかの実施形態によれば、論理セルは、電源から完全に切断され、蓄電素子のみに接続される。論理ブロックのロジック遷移（複数可）後に蓄電素子を放電することは、ＣＣＤＬロジックの各動作周期における電荷消費量をごまかすのに有利な手法である。論理ブロック内の各トランジスタのボディ端子は、複数のロジック遷移が行われている間に蓄電素子に接続することができる。これによって、基板電流（ＮＭＯＳトランジスタの場合）またはＮウェル電流（ＰＭＯＳトランジスタの場合）が、電源に流入または流出するのを防止することができる。或いは、これらの電流を利用して、論理ブロックの各ロジック遷移を識別してもよい。
セキュアな情報を保護して（オフ電流漏れの有無に関わらず）電流から読み取られないようにすることに加え、本明細書に記載した電荷分配制御およびセル構成によって、セキュアな情報を保護して音響解析、電磁解析、熱解析、および／または消費電力情報から検出されないようにすることができる。実際には、実施態様によって、あらゆるサイドチャネル攻撃に対する保護が提供されてもよい。
以下の実施形態は、本発明によって実装することができるいくつかの構成を明記するために記載される。以下の実施形態の列挙は、排他的なものとして解釈されるべきではなく、単にいくつかの例示的な構成を示すために記載されているに過ぎない。他の構成が、本開示の範囲および精神内にあることが意図される。
第１の実施形態では、論理セルと、論理演算中に論理セルに給電するための蓄電素子とを有するセキュアデジタル論理セルが提供される。蓄電素子は、充電動作中に電源に、論理演算中に論理セルに制御可能に接続される。論理演算中、蓄電素子は、電源の電力および接地接続部に接続されない。蓄電素子は、離散キャパシタ、ＭＯＳキャパシタ、ＭＯＳトランジスタ、または電荷結合素子等とすることができる。アナログ素子、デジタル素子またはアナログおよびデジタル素子の組合せを有する他の回路およびシステムに、同様の構成を利用することができる。
第２の実施形態では、第１の実施形態のセキュアデジタル論理セルは、蓄電素子を放電するための第１のスイッチをさらに有する。第１のスイッチは、例えば、トランジスタまたは伝送ゲートとすることができる。
第３の実施形態では、第１のまたは第２の実施形態の蓄電素子は、論理セルの各論理演算の間または論理セルの所定数の論理演算の間、周期的に十分に放電される。
第４の実施形態では、第１〜第３の実施形態のいずれかのセキュアデジタル論理セルは、蓄電素子を電源の電力接続部に対して接続および切断するための第２のスイッチと、蓄電素子を電源の接地接続部に対して接続および切断するための第３のスイッチと、蓄電素子を論理セルの電力接続部に対して接続および切断するための第４のスイッチと、蓄電素子を論理セルの接地接続部に対して接続および切断するための第５のスイッチとをさらに有する。当該第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチ、および第５のスイッチはそれぞれ、トランジスタを有することができる。
第５の実施形態では、第１〜第４の実施形態のいずれかのセキュアデジタル論理セルは、電源線と、セキュアデジタル論理セルに接続された電力および接地レールとの間に付加的な切断スイッチをさらに有する。切断スイッチは、電力接続部と第２のスイッチとの間に直列接続された少なくとも１つの第６のスイッチ群と、接地接続部と第３のスイッチとの間に直列接続された少なくとも１つの第７のスイッチ群とすることができる。
第６の実施形態では、第１〜第５の実施形態のいずれかの論理セルは、ボディ端子をそれぞれ有する複数のトランジスタを有することができる。論理セル内の各トランジスタのボディ端子は、論理セルの電力接続部および論理セルの接地接続部の少なくとも一方に接続される。
第７の実施形態では、デジタル論理セルの論理ブロックに給電する、論理ブロック給電方法であって、デジタル論理セルは、論理ブロックと、蓄電素子とを有し、当該方法は、
（ａ）蓄電素子を、論理ブロックと、電源の電力接続部および接地接続部とから切断し、
（ｂ）蓄電素子を電源に接続し、
（ｃ）蓄電素子を電源から切断し、
（ｄ）蓄電素子を論理ブロックに接続して論理ブロックに給電する
論理ブロック給電方法が提供される。ステップ（ｃ）は、蓄電素子を電源の接地接続部から切断することを含む。蓄電素子は、離散キャパシタ、ＭＯＳキャパシタ、ＭＯＳトランジスタ、または電荷結合素子等とすることができる。
第８の実施形態では、第７の実施形態の論理ブロック給電方法はさらに、
（ｅ）蓄電素子が論理ブロックに接続されている間、論理ブロックの入力を遷移可能とする。
第９の実施形態では、第８の実施形態で用いられる論理ブロックは、ボディ端子をそれぞれ有する複数のトランジスタを有する。ステップ（ｅ）において、論理ブロック内の各トランジスタのボディ端子は、蓄電素子に接続される。
第１０の実施形態では、第８の実施形態で用いられる論理ブロックは、トランジスタの少なくとも１つが絶縁ウェルに形成されるように作製される。例えば、ＰＮ接合を用いて、ｎウェルが、ｐ型層によって基板から絶縁され、かつ／またはｐウェルが、ｎ型層によって基板から絶縁されるように、ウェルを基板から絶縁してもよい。
第１１の実施形態では、第７〜第１０の実施形態のいずれかの論理ブロック給電方法はさらに、
（ｆ）論理ブロックの入力を遷移可能とした後、蓄電素子を論理ブロックから切断する。蓄電素子は、切断される前に、所定数の遷移のために論理ブロックに接続されることができる。
第１２の実施形態では、第７〜第１１の実施形態のいずれかの論理ブロック給電方法はさらに、
論理ブロックが給電されている限り、ステップ（ステップ（ａ）〜（ｆ）等）をすべて繰り返す。
第１３の実施形態では、第７〜第１２の実施形態のいずれかの論理ブロック給電方法において、ステップ（ａ）は、蓄電素子が論理ブロックならびに電源の電力接続部および接地接続部から切断されている間、蓄電素子を放電することを含むことができる。
第１４の実施形態では、第７〜第１３の実施形態のいずれかの論理ブロック給電方法において、ステップ（ｂ）は、蓄電素子を放電した後、蓄電素子を充電し、ステップ（ｃ）は、蓄電素子を電源によって充電した後に行われる。
第１５の実施形態では、第７〜第１４の実施形態のいずれかの論理ブロック給電方法において、蓄電素子は、少なくとも２つの端子を有することができる。蓄電素子を放電することは、蓄電素子が論理ブロックおよび電源から切断された状態で蓄電素子の２つの端子を互いに接続することを含む。蓄電素子の２つの端子は、実質的に、完全に、または効果的に蓄電素子を放電するのに十分な時間期間、蓄電素子が論理ブロックおよび電源から切断された状態で、互いに接続されることができる。
第１６の実施形態では、第１２〜第１５の実施形態のいずれかの論理ブロック給電方法において、蓄電素子の２つの端子を互いに接続することは、蓄電素子の２つの端子を接続する第１のスイッチを閉じることを含む。蓄電素子の２つの端子を互いに切断することは、第１のスイッチを開くことを含む。第１のスイッチは、トランジスタまたは伝送ゲート等としてもよい。
第１７の実施形態では、第７〜第１６の実施形態のいずれかの論理ブロック給電方法において、蓄電素子を電源に接続することは、蓄電素子を電源に接続する第２のスイッチおよび第３のスイッチを閉じることを含む。蓄電素子を電源から切断することは、第２のスイッチおよび第３のスイッチを開くことを含む。蓄電素子を論理ブロックに接続することは、蓄電素子を論理ブロックに接続する第４のスイッチおよび第５のスイッチを閉じることを含む。第２のスイッチ、第３のスイッチ、第４のスイッチ、および第５のスイッチはそれぞれ、トランジスタ、ダイオード、またはＭＥＭＳスイッチングデバイス等としてもよい。
第１８の実施形態では、第８〜第１７の実施形態のいずれかの論理ブロック給電方法において、ステップ（ｅ）は、電源の電力接続部および第２のスイッチ間に直列接続される少なくとも１つの第６のスイッチ群の全てを開くことによって、デジタル論理セルを電源の電力接続部から絶縁することと、電源の接地接続部および第３のスイッチ間に直列接続される少なくとも１つの第７のスイッチ群の全てを開くことによって、デジタル論理セルを電源の接地接続部から絶縁することとをさらに含むことができる。
第１９の実施形態では、電荷分配制御を、第１〜第１８の実施形態のいずれかに適用して、セルに対する電荷分配を制御することができる。この電荷分配制御は、クロック式かつ／または非クロック式の手法および同期または非同期手法を用いることができる。非限定的な例として、電荷分配制御部は、システムクロックを用いて制御信号を生成する同期電荷分配クロック生成器、オンチップおよび／または独立発振器を用いて制御信号を生成する無相関電荷分配クロック生成器、フィードバックループを用いる決定性電荷分配クロック生成器、および発振器またはシステムクロックを用いる乱数生成器を内蔵して制御信号を生成する非同期電荷分配クロック生成器とすることができる。
本発明の実施形態は、セキュアなアプリケーションに対して実装することができる。
本発明のいくつかの実施形態では、本明細書に記載の１つまたは複数の方法は、スマートカードまたはこれと同様のデバイス上で実施される。このようなスマートカードまたはこれと同様のデバイスは、例えば、ＡＴＭカード、身分証明書カード、ストアドバリューカード、クレジットカード、携帯電話、コンピュータアクセスコントロール、有料ＴＶ、および／または医療情報の記憶装置で用いられる。
例示として記載する以下の実施例から、本発明と、本発明の多くの利点とを深く理解することができるだろう。以下の実施例は、本発明の方法、用途、実施形態、および変形例のうちの一部を例示するものである。これらは、もちろん、本発明を限定するように解釈すべきでない。本発明に対して多数の変更および修正が可能である。
実施例１
図４は、本発明の一実施形態に係るＣＣＤＬ回路の一実施態様の概略図である。図４を参照すると、ＭＯＳＦＥＴＭ１、Ｍ２、Ｍ１１、Ｍ１２、およびＭ１３は、図１および図３Ａ〜図３Ｄで示したスイッチを実装するのに用いられる。ＭＯＳＦＥＴＭ５は、キャパシタＣ１を実装するのに用いることができる。ＭＯＳＦＥＴＭ３、Ｍ４、Ｍ６、Ｍ７、Ｍ８、およびＭ１０は、スタティックロジック「ＡＮＤゲート」を実装する。
第一段階では、ＭＯＳＦＥＴＭ１、Ｍ２、Ｍ１１、およびＭ１２は、オフにされ、キャパシタＭ５から論理ブロックおよび電源を切断する。その直後に、Ｍ１３がオンとされ、Ｍ５のゲートをＭ５のソースおよびドレイン端子に接続する。これによって、Ｍ５を放電させることができる。
第二段階では、Ｍ２、Ｍ１１、およびＭ１３は、Ｍ５を論理ブロックから切断することができなくなる。次いで、ＭＯＳＦＥＴＭ１およびＭ１２は、Ｍ５を電源線ＶＤＤおよびＶＳＳに接続可能とされる。これによって、Ｍ５の充電が許可される。
第三段階では、ＭＯＳＦＥＴＭ１、Ｍ１２、およびＭ１３は、オフとされ、Ｍ５を供給線ＶＤＤおよびＶＳＳから切断する。その直後、ＭＯＳＦＥＴＭ２およびＭ１１は、オンとされ、これによって、Ｍ５を論理ブロックに接続する。
第四段階では、入力ＡおよびＢは、適用可能な場合、遷移を可能とされ、論理ブロック内でのロジック状態の遷移を可能とするのに必要とされる電荷がＭ５から供給される。なお、論理ブロック内のＰＭＯＳ素子のそれぞれのボディ接続部は、内部レール端子（ＣＰ＿ＲＬ）に接続され、論理ブロックのＮＭＯＳ素子のそれぞれのボディ接続部がそれぞれ、内部接地端子（ＣＰ＿ＧＤ）に接続される。各ＣＣＤＬ論理セル内のこれらの供給レールのそれぞれ、すなわち、ＣＰ＿ＲＬおよびＣＰ＿ＧＤが、より大きなＣＣＤＬブロック内で用いられるＣＣＤＬ論理セルにおける対応の供給レールに接続されることができる。その結果、ＣＣＤＬ動作周期中、例えば、第一および第二段階中に論理セル内のデバイスと、それらのボディ接続部とを交互に浮動させた後、例えば、第三および第四段階中に接続してキャパシタＭ５に給電することができる。複数のロジック遷移が行われている間にボディ接続部を切断することによって、論理ブロックにおける遷移によって生成される電流のための有意なパスが除去され、当該電流が、ＣＣＤＬセルに給電する電源に流入するのが防止される。
概略図に示しているが、まだ説明していないのが、ＭＯＳＦＥＴＭ９である。いくつかの実施態様では、Ｍ９等の構成要素を設けてもよい。ここで、Ｍ９は、一定の電荷を蓄積し、論理ブロックを蓄電素子から切断するときにＣＰ＿ＲＬおよびＣＰ＿ＧＤ間の電圧電位差を維持するのを助ける役割をする。Ｍ９はまた、レールＣＰ＿ＲＬまたはＣＰ＿ＧＤに加わることがある高周波雑音を取り除く役割もする。
実施例２
図５は、ＣＣＤＬ論理セルのクロック方式を示す図である。信号ＳＬ＿ＣＬＫは、ロジック遷移を引き起こすであろうＣＣＤＬセルに対する入力を示す。信号ＣＬＫ１およびＣＬＫ１Ｂの遷移によって、論理ブロックが供給キャパシタおよび電源から切断される。ＣＣＤＬセルまたはＣＣＤＬベースの回路ブロックの最大動作速度を決定する制限要因は、ＣＬＫ１およびＣＬＫ１Ｂ信号に応じて、ＣＣＤＬセルの論理ブロックが、論理ブロックに給電する供給キャパシタから切断される前に、ＣＣＤＬブロック内の全ての遷移が完了するために必要なものである。
ＣＬＫ１およびＣＬＫ１Ｂ信号に応じて、論理ブロックが供給キャパシタから切断されると、ＣＬＫ３は、供給キャパシタを遷移し、放電することができる。最終的に、ＣＬＫ２およびＣＬＫ２Ｂ信号が遷移し、供給キャパシタが電源によって充電可能となる。なお、ＣＬＫ信号のそれぞれの遷移エッジは重ならない。非オーバーラップクロックは、例えば、電源線が論理ブロックの両端に一時的に接続したり、供給キャップが、供給キャップの端子が短絡している間に供給線に接続したりすることを防止する。
実施例３
図６に示したようなＣＣＤＬセルをテストした。本実施例におけるセル用の放電スイッチが、ＮＭＯＳトランジスタＭ１３およびＰＭＯＳトランジスタＭ１４の伝送ゲートを利用する。より大きな回路内のＣＣＤＬセルのテストによって、ＣＣＤＬロジックのイベントをスイッチングする際に、低いが有意なレベルの電流、すなわち、数十μアンペアが回路の基板を流れて電源に流入することが分かった。低いが、或る程度のレベルの情報は、ＣＣＤＬ回路の論理動作に関するこれらの電流から抽出できる可能性があった。２つの手法を実施してこれを低減した。まず、ＣＣＤＬ論理セル（右側の円部分）における各デバイスのボディタイは、ＣＣＤＬセルの内部供給レール、すなわち、ＣＰ＿ＲＬおよびＣＰ＿ＧＮＤに接続した。これによって、論理演算中に生成される基板電流の可能な限り多くの電流を電力キャパシタに流入または流出させることを試みる。
電源および接地線上の電流を低減するのに用いる第２の手法を図８に示す。図８は、本発明の一実施形態に係る概略回路図であり、一連の（あるいは直列の）スイッチを示している。当該一連の（あるいは直列の）スイッチは、ＣＣＤＬセルのＶＤＤおよびＶＳＳレールを、複数のロジックスイッチングイベント中にＣＣＤＬ回路に給電する外部電源から切断するのに用いられることによって、基板電流が、両者間において浮遊するのが防止される。図８においてレール線毎に２つのトランジスタ（スイッチとして）を示したが、実施形態はこれに限定されず、より多数のまたは少数のスイッチが設けられてもよい。
実施例４
２ビット暗号化ブロックを、より大きな回路内においてＣＣＤＬセルの機能性をテストするＣＣＤＬセルと共に形成した。図９Ａ〜図９Ｄは、２ビット暗号化ブロックのＣＣＤＬ実施態様の概略図である。図１０は、暗号化ブロックの動作に関係付けられた信号の集合である。
図１０の上側に示す２つの信号は、２ビット暗号化ブロックに給電する電源に対する電流出力電流およびグランドリターン電流である。図１１の下側に示す２つの信号は、暗号化ブロックの２つの出力ビットである。図１０に示すように、多量のリップルがデジタル出力信号に重畳する。このリップルは多量であり、ＣＣＤＬセルに対する低ノイズマージンを暗示しているが、これは、２つの出力信号が電源およびグランドへ伝送される（referenced to）ことにより生じる。各ＣＣＤＬセルの論理ブロックが、ＣＣＤＬ動作の再充電周期中に浮動されるため、セル内の電圧は、電源に印加（referenced to）されなくなる。
図１１は、ＣＣＤＬセルの内部ロジックレールに伝送される（referenced to）、同じ２ビット出力信号を示す。図１１に示すように、この場合、ノイズマージンは大幅に増大する。各ＣＣＤＬ用の内部供給レールが、暗号化ブロック内において共に接続されるため、図１１に示す信号によって、ＣＣＤＬ回路内のＣＣＤＬ信号のノイズマージンがよりはっきりと示されている。
図１２は、本発明の一実施形態に係るＣＣＤＬセルから成るＡＥＳ暗号化コアの電源シグネチャのプロット図である。
実施例５
電荷分配制御は、任意の数の制御部によって実行してもよい。これらの制御部には、デジタル、アナログ、および混合信号ベースの制御部が含まれる。いくつかの制御部は、クロックベースとしてもよい。そのうちのいくつかは、セルフタイミング回路を有してもよい。他の制御部は、セキュアな回路またはシステムのロジック状態または特定の動作に基づくフィードバック機構を有することができる。いくつかの非限定的な例を図１３〜図１６に示す。
図１３は、電荷分配制御に用いることができる同期電荷分配クロック生成器の一例を示す図である。図１３を参照すると、クロック分配ネットワーク１３００は、システムクロック１３０１を受信し、このシステムクロック１３０１を分配して、遅延ブロック１３１１、１３１２、１３１３およびワンショット（パルス幅）生成器１３２１、１３２２、１３２３を経て３つの制御信号（およびインバータ１３３１、１３３２、１３３３によって得られる対応の各反転信号）を出力することができる。遅延ブロック１３１１、１３１２、１３１３によって各平行制御信号線に与えられる遅延と、ワンショット生成器１３２１、１３２２、１３２３による対応のパルス幅調整とは、設計に応じて選択することができる。
図１４は、電荷分配制御に用いることができる無相関電荷分配クロック生成器の一例を示す図である。図１４を参照すると、同期電荷分配クロック生成器と同様の設計となっている。しかし、システムクロック１３０１を用いる代わりに、別個の発振器またはクロック生成器１４０１が、遅延ブロック１４１１、１４１２、１４１３、およびワンショット（パルス幅）生成器１４２１、１４２２、１４２３に信号を供給・分配し、制御信号（例えば、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）と、インバータ（１４３１、１４３２、１４３３）によって得られる対応の各反転信号とを供給する。
図１５は、電荷分配制御に用いることができる決定性電荷分配クロック生成器の一例を示す図である。図１５を参照すると、ＣＣＤＬ論理ブロックは、ＣＣＤＬ電荷分配ネットワーク１５１０によって給電される。ＣＣＤＬ電荷分配ネットワーク１５１０は、制御ブロック１５３０によって制御されるクロック分配ネットワーク１５２０によって動作する。制御ブロック１５３０は、クロック分配ネットワーク１５２０および電荷分配ネットワーク１５１０のスイッチを制御する際の、分離した供給レール間の電圧を考慮することができる。例えば、差動増幅器１５４０は、論理ブロック１５００に給電する、分離した供給レールをまたいで流れる電圧を測定するバッファとして構成することができる。差動増幅器１５４０の出力は、比較器１５５０の非反転入力に対する入力として用いることができる、分離した供給レール間の電圧を、比較器１５５０の反転入力に接続された基準電圧１５５５と比較する。比較器１５５０は、ヒステリシス増幅器としてもよい。
図１６は、電荷分配制御に用いることができる非同期電荷分配クロック生成器を示す図である。図１６を参照すると、発振器またはシステムクロック１６１０および乱数生成器１６２０は、アキュムレータ１６３０に入力されてもよく、これは、クロック分配ネットワーク１６４０を制御するのに用いられる。クロック分配ネットワーク１６４０は、本システムの種々のブロック（ロジックまたはアナログ）用の各蓄電素子の電荷分配ネットワークを制御するための信号を供給することができる。

本明細書における「一実施形態」、「実施形態」、「実施形態の例」等への言及は全て、実施形態に関連して記載される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書のさまざまな場面でこのような言い回しが登場しているが、必ずしもその全てが同じ実施形態に言及しているとは限らない。さらに、本明細書に開示される任意の発明またはその実施形態の任意の要素または限定は、本明細書に開示される任意の他の発明またはその実施形態の任意および／または全ての他の要素または限定（個別にまたは任意の組合せで）または本明細書に開示される他の発明またはその実施形態に組み合わせることができ、全てのこのような組合せは、限定はしないが、本発明の範囲と併せて参酌される。
本明細書に記載された実施例および実施形態は、例示のみを目的としており、種々の修正または変更が当業者に対して示唆され、本願の精神および範囲に包含されることを理解されたい。

Claims (18)

  1. 集積回路（ＩＣ）チップ上の複数の回路ブロックと、
    前記ＩＣチップ中に分散され、前記複数の回路ブロックの各々に対応する複数の蓄電素子と、
    前記複数の蓄電素子の各蓄電素子を、電力レールと、電源に接続された接地レールとに対して接続および切断し、前記複数の回路ブロックの各回路ブロックを、内部High供給レールと、前記複数の蓄電素子の対応の蓄電素子に接続された内部Low供給レールとに対して接続および切断する電荷分配制御部と
    を具備するセキュアシステム。
  2. 請求項１に記載のセキュアシステムであって、
    前記複数の回路ブロックは、アナログ回路ブロックおよびデジタル論理ブロックの少なくとも一方である
    セキュアシステム。
  3. 請求項１に記載のセキュアシステムであって、
    前記電荷分配制御部は、遅延回路、同期電荷分配クロック生成器、無相関電荷分配クロック生成器、決定性電荷分配クロック生成器、または非同期電荷分配クロック生成器である
    セキュアシステム。
  4. 請求項１に記載のセキュアシステムであって、
    前記電荷分配制御部は、前記回路ブロックのロジックを実行するための動作速度とは異なる動作速度で前記対応の蓄電素子を前記電源および前記回路ブロックに対して接続および切断する
    セキュアシステム。
  5. 請求項１に記載のセキュアシステムであって、
    クロックとして、或る一定の速度で動作して前記回路ブロックのロジックを実行させるものと、前記回路ブロックの論理演算間に前記蓄電素子を充放電させるものとの、２つのクロックが供給される
    セキュアシステム。
  6. 請求項１に記載のセキュアシステムであって、
    前記電荷分配制御部は、前記対応の蓄電素子が、前記回路ブロックおよび前記電源に同時に接続されるようなランダム電荷分配制御を行う
    セキュアシステム。
  7. 差分電力解析、単純電力解析、漏れ電流解析、差分電磁界解析、タイミング解析、熱解析、音響解析、故障注入解析および故障差分解析から成る群のうちの少なくとも１つのサイドチャネル攻撃に対する保護を提供する、保護方法であって、
    請求項１〜６のいずれか一項に記載の前記セキュアシステムを動作させる
    保護方法。
  8. 差分電力解析、単純電力解析、漏れ電流解析、差分電磁界解析、タイミング解析、熱解析、音響解析、故障注入解析および故障差分解析から成る群のうちの少なくとも１つのサイドチャネル攻撃に対する保護を提供する、保護方法であって、
    外部電源からの電力を供給するための電力レールと、回路ブロックとの間に直列の第１のスイッチ群を設け、
    接地レールおよび前記回路ブロック間に直列の第２のスイッチ群を設け、
    前記回路ブロックが前記電源に接続されない場合に前記回路ブロックに給電するための蓄電素子であって、前記第１のスイッチ群を介して前記電力レールに接続され、かつ前記第２のスイッチ群を介して前記接地レールに接続される蓄電素子を設け、
    少なくとも前記第１のスイッチ群および前記第２のスイッチ群を用いて、前記電力レールおよび前記接地レールを前記回路ブロックに対して接続および切断する
    保護方法。
  9. 請求項８に記載の保護方法であって、
    少なくとも前記第１のスイッチ群および前記第２のスイッチ群を用いて、前記電力レールおよび前記接地レールを前記回路ブロックに対して接続および切断するステップは、
    前記第１のスイッチ群のスイッチのそれぞれに第１の制御信号を供給することで、当該第１のスイッチ群を制御可能に開閉させ、
    前記第２のスイッチ群のスイッチのそれぞれに第２の制御信号を供給することで、当該第２のスイッチ群を制御可能に開閉させること
    を含む
    保護方法。
  10. 請求項８に記載の保護方法であって、
    前記第１のスイッチ群および前記第２のスイッチ群はそれぞれ、２つのトランジスタから成る
    保護方法。
  11. 少なくとも、第２のトランジスタに直列接続された第１のトランジスタによって、電源の電力接続部に制御可能に接続され、かつ、少なくとも、第４のトランジスタに直列接続された第３のトランジスタによって、前記電源の接地接続部に制御可能に接続される蓄電素子
    を具備する
    セキュアシステム。
  12. 請求項１１に記載のセキュアシステムであって、
    第５のトランジスタによって前記蓄電素子から上部レールに制御可能に接続され、かつ第６のトランジスタによって前記蓄電素子から下部レールに制御可能に接続される論理セル
    をさらに具備する
    セキュアシステム。
  13. 請求項１２に記載のセキュアシステムであって、
    前記第１のトランジスタおよび前記第２のトランジスタへ送信され、前記蓄電素子を前記電力接続部に対して接続および切断する第１の信号と、
    前記第３のトランジスタおよび前記第４のトランジスタへ送信され、前記蓄電素子を前記接地接続部に対して接続および切断する第２の信号と、
    前記第４のトランジスタへ送信され、前記論理セルを前記上部レールに対して接続および切断する第３の信号と、
    前記第５のトランジスタへ送信され、前記論理セルを前記下部レールに対して接続および切断する第４の信号と
    を含む信号を供給する電荷分配制御部
    をさらに具備する
    セキュアシステム。
  14. 請求項１３に記載のセキュアシステムであって、
    前記電荷分配制御部が前記接続および切断を行うクロック期間は、前記論理セルのロジック遷移とは別のランダムクロックに基づく
    セキュアシステム。
  15. 請求項１３に記載のセキュアシステムであって、
    前記電荷分配制御部は、遅延回路、同期電荷分配クロック生成器、無相関電荷分配クロック生成器、決定性電荷分配クロック生成器、または非同期電荷分配クロック生成器を含む
    セキュアシステム。
  16. 請求項１３に記載のセキュアシステムであって、
    前記電荷分配制御部は、前記蓄電素子が、前記論理セルおよび前記電源に同時に接続されるような前記信号のランダム電荷分配制御を行う
    セキュアシステム。
  17. 請求項１３に記載のセキュアシステムであって、
    クロックとして、或る一定の速度で動作して前記回路ブロックのロジックを実行させるものと、前記信号を供給させるものとの、少なくとも２つのクロックが供給される
    セキュアシステム。
  18. 請求項１３に記載のセキュアシステムであって、
    前記蓄電素子は、端子を共に短絡させることによって、ランダムに、或る一定の電位まで放電される
    セキュアシステム。
JP2016516636A 2013-05-31 2014-02-20 セキュアシステムおよび保護方法 Active JP6284630B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13/906,542 2013-05-31
US13/906,542 US8912814B2 (en) 2012-11-12 2013-05-31 Clocked charge domain logic
US14/184,088 US8912816B2 (en) 2012-11-12 2014-02-19 Charge distribution control for secure systems
US14/184,088 2014-02-19
PCT/US2014/017369 WO2014193496A1 (en) 2013-05-31 2014-02-20 Charge distribution control for secure systems

Publications (2)

Publication Number Publication Date
JP2016526344A JP2016526344A (ja) 2016-09-01
JP6284630B2 true JP6284630B2 (ja) 2018-02-28

Family

ID=51989287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016516636A Active JP6284630B2 (ja) 2013-05-31 2014-02-20 セキュアシステムおよび保護方法

Country Status (5)

Country Link
EP (1) EP3005219B1 (ja)
JP (1) JP6284630B2 (ja)
KR (1) KR101799663B1 (ja)
CN (2) CN105431861A (ja)
WO (1) WO2014193496A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11044108B1 (en) 2019-12-24 2021-06-22 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system
US11516028B2 (en) 2019-12-24 2022-11-29 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109831191B (zh) * 2016-09-13 2021-10-26 华为技术有限公司 一种多路时钟分发电路及电子设备
JP2019121884A (ja) 2017-12-28 2019-07-22 三菱重工業株式会社 集積回路、制御装置、情報配信方法及び情報配信システム
KR102238621B1 (ko) * 2019-05-30 2021-04-09 한양대학교 산학협력단 보안 전력 공급 회로
CN116382635B (zh) * 2023-06-05 2023-08-08 灿芯半导体(成都)有限公司 一种全数字、真随机数熵源系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0399528A (ja) * 1989-09-12 1991-04-24 Toyota Autom Loom Works Ltd 移動体通信装置
US6594760B1 (en) * 1998-12-21 2003-07-15 Pitney Bowes Inc. System and method for suppressing conducted emissions by a cryptographic device
DE60035331T2 (de) * 1999-12-09 2008-02-28 Pitney Bowes, Inc., Stamford System und Verfahren zum Unterdrücken von elektromagnetischer Strahlung einer kryptographischen Vorrichtung mit einer integrierten Schaltung
US6507913B1 (en) * 1999-12-30 2003-01-14 Yeda Research And Development Co. Ltd. Protecting smart cards from power analysis with detachable power supplies
JP4371769B2 (ja) * 2003-10-27 2009-11-25 株式会社ルネサステクノロジ 半導体回路デバイス及びデータ処理システム
JP2007234001A (ja) * 2006-01-31 2007-09-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP5242560B2 (ja) * 2007-05-30 2013-07-24 パナソニック株式会社 暗号化装置、復号化装置、暗号化方法及び集積回路
JP2010056730A (ja) * 2008-08-27 2010-03-11 Sony Corp 暗号処理装置および集積回路
US7880339B2 (en) * 2009-02-03 2011-02-01 The Regents Of The University Of Michigan Isolation circuitry and method for hiding a power consumption characteristic of an associated processing circuit
US9250671B2 (en) * 2011-02-16 2016-02-02 Honeywell International Inc. Cryptographic logic circuit with resistance to differential power analysis
JP5890891B2 (ja) * 2011-03-31 2016-03-22 アイユーシーエフ エイチワイユー （インダストリー ユニヴァーシティー コオペレイション ファウンデイション ハンヤン ユニヴァーシティー） 電力分析攻撃に安全な暗号化装置及びその動作方法
US8912814B2 (en) * 2012-11-12 2014-12-16 Chaologix, Inc. Clocked charge domain logic

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11044108B1 (en) 2019-12-24 2021-06-22 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system
US11516028B2 (en) 2019-12-24 2022-11-29 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system
US11652649B2 (en) 2019-12-24 2023-05-16 CERA Licensing Limited Sensor secured by physical unclonable function (PUF)

Also Published As

Publication number Publication date
EP3005219A1 (en) 2016-04-13
JP2016526344A (ja) 2016-09-01
KR20160014045A (ko) 2016-02-05
EP3005219B1 (en) 2019-09-11
KR101799663B1 (ko) 2017-11-20
CN112165251A (zh) 2021-01-01
WO2014193496A1 (en) 2014-12-04
CN105431861A (zh) 2016-03-23

Similar Documents

Publication Publication Date Title
US9430678B2 (en) Charge distribution control for secure systems
JP6882856B2 (ja) セキュアデジタル論理セル
JP6284630B2 (ja) セキュアシステムおよび保護方法
Tokunaga et al. Securing encryption systems with a switched capacitor current equalizer
Gornik et al. A hardware-based countermeasure to reduce side-channel leakage: Design, implementation, and evaluation
US9250671B2 (en) Cryptographic logic circuit with resistance to differential power analysis
US10263620B2 (en) Continuously charged isolated supply network
TWI620094B (zh) 電荷分布控制系統、加密系統和藉由操作其防止以旁通道攻擊之方法
US20070176670A1 (en) Charge pump based subsystem for secure smart-card design
Mayhew et al. Integrated capacitor switchbox for security protection
KR101080529B1 (ko) 전력 분석 공격에 안전한 암호화 장치 및 그 동작 방법
FAREEDA et al. A Methodology for Optimized Design of Secure Differential Logic Gates for DPA Resistance Circuits
Avital et al. Secured Dual Mode Logic (DML) as a countermeasure against differential power analysis
苓re苔sGorAn et al. A Hardware-based Countermeasure to Reduce Side-Channel Leakage-Design, Implementation, and Evaluation

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170308

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171201

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20171212

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180130

R150 Certificate of patent or registration of utility model

Ref document number: 6284630

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250