KR20160014045A - 보안 시스템을 위한 전하 분포 제어 - Google Patents

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KR20160014045A
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Abstract

유리한 아날로그 및/또는 디지털 로직 셀 및 이를 사용하여 회로 블록에 전력을 공급하는 방법이 제공된다. 디지털 로직 셀은 전하 저장 디바이스(12), 로직 블록(10) 및 전원 장치(14)에 대한 접속부를 포함할 수 있다. 전하 저장 디바이스는 캐패시터(12)일 수 있다. 캐패시터 또는 다른 전하 저장 디바이스(12)는 캐패시터(12)를 방전시키도록 로직 블록(10) 및 전원 장치(14)로부터 접속해제될 수 있고, 그 다음에 캐패시터(12)를 충전하도록 전원 장치 접속부(18, 20)를 통해 전원 장치(14)에 접속될 수 있다. 캐패시터(12)는 캐패시터가 방전되는 동안 전원 장치의 접지 접속부로부터 접속해제될 수 있다. 전원 장치(14)를 통해 충전된 후, 캐패시터(12)는 또한 접지를 포함하는 전원 장치(14)로부터 접속해제될 수 있고 로직 블록(10)에 전력을 공급하도록 로직 블록에 접속될 수 있다.

Description

보안 시스템을 위한 전하 분포 제어{CHARGE DISTRIBUTION CONTROL FOR SECURE SYSTEMS}
전자적으로 저장되고/되거나 처리된 데이터를 보호하는 것이 중요할 수 있는 다수의 보안 애플리케이션이 존재한다. 보안 애플리케이션은 오늘날 ATM 카드, 식별 카드, 선불 카드, 신용 카드, 셀룰러폰(예컨대, SIM 카드), 컴퓨터 액세스 제어, 유료 TV 및 의무 정보의 보관을 포함하는 다수의 영역에서 구현된다. 이들 카드 및 애플리케이션에 대한 보안은 종종 카드(또는 다른 회로)의 메모리에 내장된 비밀 키에 기초한 암호화 계산에 의존한다. 공격자는 카드의 콘텐츠를 변경하거나, 복제 카드를 생성하거나, 무허가 트랜잭션을 생성하기 위해 카드로부터 이들 키를 빼내려고 시도한다. 능동 공격은 명백하게 보이는 탬퍼링 사인을 남기지만 수동 공격은 종종 그렇지 않다.
수동 공격에서, 판독기와의 정규 상호작용 동안에 카드로부터 정보가 수집된다. 수동 공격은 사이드 채널 공격의 형태일 수 있다. 사이드 채널 공격은 타이밍 정보, 전력 소비, 전자기장 및 사운드에도 중점을 둠으로써 카드 또는 회로 사용의 물리적 구현에 기초하여 키를 복호화하는 것을 포함한다. 예컨대, 스마트 카드를 형성하는 로직 게이트의 스위칭 동안에 전류 변화(및 결과적인 전력 시그니처)는 전원 라인을 통해 모니터링되고 비밀 키를 디코딩하는 데 사용될 수 있다. 차동 전력 분석(DPA)으로도 지칭되는 이러한 유형의 공격은 스마트 카드의 소유자에 대한 다수의 부정적 영향을 갖는다(예컨대, ATM 카드는 해킹될 수 있고 카드 소유자의 계좌로부터 카드 소유자에 의해 허가되지 않은 현금 인출에 사용될 수 있다). DPA 공격을 포함하는 사이드 채널 공격으로부터 데이터를 보안하고 보호하는 것은 여전히 중요한 설계 고려사항이다.
보안 회로, 시스템 및 기술이 개시된다. 로직 셀은 암호화 알고리즘이 실행되는 암호화 블록을 제공하는 것을 포함하는 다양한 애플리케이션에 대해 보안될 수 있다.
회로 또는 로직 블록에 의해 수행되는 신호 및 기능이 전력 및 접지 라인을 통해 검출되지 못하게 하는 방법으로 회로 동작을 분리할 수 있는 전하 분포 제어가 설명된다. 일부 구현에서, 전하 분포 제어는 클로킹된 충전 메커니즘일 수 있다. 클로킹된 충전 메커니즘에 대한 클로킹은 주기적이거나 랜덤일 수 있다(또는 랜덤성의 주기를 포함할 수 있다). 일부 다른 구현에서, 전하 분포 제어는 셀프 타이밍 회로를 포함할 수 있고, 예컨대, 비동기식 지연 기반 네트워크가 사용될 수 있다.
실시예에 따르면, 전원 장치로부터 로직 셀을 분리하고 복호화로부터 로직 셀의 상태를 인에이블링할 수 있는 방식으로 전류 누설을 제공하지 않는 전하를 로직 셀에 제공하는 클로킹된 충전 메커니즘이 제공된다. 로직 셀에 대한 클로킹된 충전 메커니즘은 전원 장치 전압 및 접지 접속부를 포함하는 외부 패드로부터 로직 셀의 하이 및 로우 공급 레일 양자 모두를 분리함으로써 로직 셀에 대한 전력 시그니처의 판독을 방지한다.
본 발명의 실시예는 로직 셀(및 다른 회로 블록)을 동작시키는 용량성 충전을 제공한다. 용량성 충전은 적어도 하나의 로직 전이 또는 스위칭 사이클을 통해 로직 블록의 디바이스를 동작시키기에 충분한 방식으로 수립된다. 전하 제어 메커니즘은 하나 이상의 클록 및/또는 셀프 타이밍 회로를 수반할 수 있다. 일 특정 클로킹된 구현에서, 적어도 2 개의 클록이 제공되는데, 한 클록은 셀의 로직을 실행하는 속도로 동작하고 다른 클록은 로직 동작들 사이에서 전하 저장 디바이스를 충전하고 방전한다. 예시적인 논클로킹 구현에서, 셀프 타이밍 회로는 전하 저장 디바이스의 충전 및 방전을 제어하는 데 사용될 수 있다.
본 발명의 실시예의 디지털 로직 셀은 디지털 로직 셀의 로직 블록과 디지털 로직 셀에 대한 전원 장치 사이에 "분리" 또는 "연결해제"를 제공하도록 제어가능하게 충전되고 방전되는 캐패시터를 포함할 수 있다.
전하 분포 제어 하에 분리된 디지털 로직 셀 및 회로가 상세히 설명되지만, 실시예는 디지털 로직 셀 및 블록으로 제한되지 않는다. 다양한 구현은 전원 장치 전압 및 접지 접속으로부터 분리되는 동안 동작할 수 있는 아날로그 회로를 포함할 수 있다.
캐패시터의 충전 및 방전을 제어하는 방법은 스위칭 동작을 통해 수행될 수 있으며, 캐패시터를 단락시키고 캐패시터가 방전하게 하도록 캐패시터가 로직 블록 및 전원 장치로부터 접속해제되는 동안 캐패시터의 2개의 단자가 서로에 접속시키는 단계와, 캐패시터가 방전된 후, 캐패시터를 전원 장치에 접속하여 캐패시터를 충전하는 단계와, 캐패시터가 전원 장치에 의해 충전된 후 캐패시터를 전원 장치로부터 접속해제하는 단계와, 캐패시터가 전원 장치에 의해 충전된 후, 캐패시터를 로직 블록에 접속하여 로직 블록에 전력을 공급하는 단계를 포함한다. 일부 구현에서 캐패시터가 로직 블록에 접속되지 않는 동안(또는 캐패시터가 충분한 전하를 포함하지 않는 경우) 동작을 지원하도록 로직 블록의 분리된 레일들 사이에서 로직 블록 내에 추가 구성요소가 포함될 수 있다.
이 요약은 간결한 형태로 개념의 발췌를 소개하기 위해 제공되며, 상세한 설명에서 더 후술된다. 이 요약은 청구 대상의 중요한 특징 또는 필수 특징을 식별하도록 의도되지 않으며, 청구 대상의 범위를 제한하는 데 사용되도록 의도되지도 않는다.
도 1은 본 발명의 실시예에 따른 클로킹된 전하 영역 로직(CCDL) 셀의 개략도이다.
도 2a 내지 도 2c는 MOSFET 구현을 위한 본 발명의 특정 실시예의 예시적인 방전 스위치를 도시한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 클로킹된 전하 영역 로직 셀에 대한 동작 방법을 도시한다.
도 4는 본 발명의 실시예에 따른 예시적인 클로킹된 전하 영역 로직 셀의 시뮬레이션도이다.
도 5는 본 발명의 실시예에 따른 로직 셀에 대한 클로킹 방식이다.
도 6은 본 발명의 실시예에 따른 로직 셀의 구조를 도시하는 시뮬레이션도이다.
도 7은 캐패시터 방전의 플롯이다.
도 8은 본 발명의 실시예에 따른 회로도이다.
조합되는 도 9a 내지 도 9d는 본 발명의 실시예에 따른 2 비트 암호화 블록의 구현의 회로도이다.
도 10은 도 11의 암호화 블록의 동작과 연관된 신호의 플롯이다.
도 11은 본 발명의 실시예에 따른 CCDL 셀 내의 내부 로직 레일에 참조된 출력 신호의 플롯이다.
도 12는 본 발명의 실시예에 따른 CCDL 셀로 구성된 AES 암호화 코어의 전원 장치 시그니처의 플롯이다.
도 13은 전하 분포 제어에 사용될 수 있는 예시적인 동기식 전하 분포 클록 생성기의 도면을 도시한다.
도 14는 전하 분포 제어에 사용될 수 있는 예시적인 비상관 전하 분포 클록 생성기의 도면을 도시한다.
도 15는 전하 분포 제어에 사용될 수 있는 예시적인 결정론적 전하 분포 클록 생성기의 도면을 도시한다.
도 16은 전하 분포 제어에 사용될 수 있는 비동기식 전하 분포 클록 생성기의 도면을 도시한다.
보안 회로, 시스템 및 기술이 개시된다. 전하 분포 제어는 온칩 회로의 분리된 기능을 가능하게 하는 데 사용된다. 일부 구현에서, 전하 분포 제어는 클로킹된 충전 메커니즘일 수 있다. 클로킹된 충전 메커니즘에 대한 클로킹은 주기적이거나 랜덤일 수 있다(또는 랜덤성의 주기를 포함할 수 있다). 일부 다른 구현에서, 전하 분포 제어는 셀프 타이밍 회로를 포함할 수 있고, 예컨대, 비동기식 지연 기반 네트워크가 사용될 수 있다.
로직 셀 및 다른 회로 블록은 암호화(encryption) 블록과 같은 "암호(crypto)" 또는 "암호화(cryptographic)" 블록을 수반하는 암호화 애플리케이션, 인증 엔진, 하드웨어 수학 가속기 및 코프로세서를 포함하는 다양한 애플리케이션에 대해 보안될 수 있다. 회로 동작의 보안을 개선하는 것 외에, 본 명세서에 설명된 전하 분포 및 제어의 다양한 구현은 보안 정보를 포함하는 전류 성분을 감소시킬 수 있고, 디바이스 전류 누설로부터 도출가능한 회로 동작 관련 정보를 감소시키거나 모호하게 할 수 있으며, 사이드 채널 내성을 향상시킬 수 있고, 전력 소비를 최소화할 수 있다.
특정 구현은 사이드 채널 분석 공격을 통해 검출되는 것으로부터 보안 정보를 보호하는 데에도 사용될 수 있다. 사이드 채널 공격은 암호 알고리즘 또는 브루트포스(brute force)의 수학적 분석을 통해 민감 정보를 도출하는 것과 반대로 암호 시스템의 물리적 구현에 기초하여 민감 정보를 도출하는 공격의 방법을 수반한다. 본 명세서에 설명된 시스템 및 방법에 의해 방지될 수 있는 사이드 채널 공격의 다양한 유형은 차동 전력 분석, 간단 전력 분석, 누설 전류 분석, 차동 전자기장 분석, 타이밍 분석, 열, 음향 분석, 오류 주입 및 차동 오류 분석 중 적어도 하나를 포함하지만, 이것으로 제한되지 않는다.
설명된 전하 분포 제어 및 보안 로직/회로 블록의 특정 구현은 (전하 분포 제어를 통해) 다른 구성요소로부터 로직/회로 블록을 분리하고 따라서 음향, 전자기, 열 및/또는 전력 소비 분석, 오류 주입 또는 심지어 물리적 침입(일부 예로서만)을 방지하는 것을 통해 그러한 사이드 채널 공격에 대해 보호할 수 있다.
본 발명의 실시예는 로직 셀을 동작시키는 용량성 충전을 제공한다. 용량성 충전은 일부 경우에 적어도 하나의 로직 전이 또는 스위칭 사이클을 통해 로직 블록의 디바이스를 동작시키기에 충분한 방법으로 수립된다. 전하 제어 메커니즘은 하나 이상의 클록 및/또는 셀프 타이밍 회로를 포함할 수 있다. 일 클로킹 구현에서, 적어도 2 개의 클록이 제공되는데, 한 클록은 셀의 로직을 실행하는 속도로 동작하고 다른 클록은 로직 동작들 사이에서 전하 저장 디바이스를 충전하고 방전한다. 논클로킹 구현에서, 셀프 타이밍 회로는 전하 저장 디바이스의 충전 및 방전을 제어하는 데 사용될 수 있다.
실시예에 따르면, 전원 장치로부터 로직 셀을 분리하고 복호화로부터 로직 셀의 상태를 인에이블링할 수 있는 방식으로 전류 누설을 제공하지 않는 전하를 로직 셀에 제공하는 전하 제어 메커니즘이 제공된다. 로직 셀에 대한 전하 제어 메커니즘은 전원 장치 전압 및 접지 접속부를 포함하는 외부 패드로부터 로직 셀의 하이 및 로우 공급 레일 양자 모두를 분리함으로써 로직 셀에 대한 전력 시그니처의 판독을 방지한다.
스마트 카드, NFC(near field communication) 제어기 (및 다른 무선 통신 제어기 및 프로세서), FPGA(field programmable gate array) 및 ASIC(application specific integrated circuit)와 같은 하드웨어인 암호 블록은 일반적으로 암호화 또는 다른 암호화 알고리즘을 수행하는 로직 블록으로 구성된다.
표준 정적 로직 회로로 구현되는 암호화 블록 내에서, 이들 회로 내에서 로직 상태의 전이는 암호화 블록에 전력을 공급하는 전원(및 접지) 라인에서 검출될 수 있는 전류를 생성한다. 또한, 로직 블록의 로우에서 하이 로직 상태로의 전이는 하이에서 로우로의 전이와 상이한 전력 시그니처를 갖는다. 그 결과, 암호화 블록에 전력을 공급하는 공급 라인을 모니터링함으로써, 암호화 블록 내의 동작이 디코딩될 수 있다. 이 방안은 차동 전력 분석(DPA)으로 지칭된다. 이와 유사하게, 암호화 블록 내의 동작을 디코딩하기 위해 로직 전이 동안의 전자기 누설이 모니터링될 수 있다. 그러한 사이드 채널 공격을 사용하면, 암호화된 블록에 의해 사용된 암호화 키는 복호화될 수 있고, 이는 암호화 블록에 의해 처리된 데이터의 보안 사고를 초래한다.
본 발명의 실시예는 로직 상태 전이를 누설하는 것으로부터 로직 블록을 보호하면서 최소 영역 오버헤드를 제공할 수 있다. 게다가, 실시예는 로직 셀의 동작을 분리시켜서 로직 셀의 동작 동안에 공급 라인으로부터 전력 소비가 감지되지 못하게 할 뿐만 아니라, 본 발명의 시스템 및 방법은 접지 라인으로부터 전하가 판독되지 못하게 한다. I/O 버스 및 다른 신호 라인은 또한 신호 라인 상의 복호화가능한 전이 시그니처를 방지함으로써 사이드 채널 공격 프로브로부터 보호될 수 있다.
실시예에서, 전하 저장 디바이스는 로직 셀에 동작 전압을 제공하는 데 사용되고 전원 장치와 로직 블록 사이의 매개로서 구성된다. 특정 실시예에서, 각각의 로직 셀 블록은 독립적인 전압 공급 및 방전을 위한 그 자신의 전하 저장 디바이스를 포함할 수 있다. 일 실시예에서, 전하 저장 디바이스는 캐패시터이지만, 실시예는 이것으로 제한되지 않는다. 그러므로, "캐패시터"가 설명되거나 도시되는 경우에, 임의의 적합한 전하 저장 디바이스가 캐패시터의 부분에 있을 수 있음을 이해할 수 있다. 또한, 캐패시터가 금속 산화물 반도체, 금속 산화물 금속, 금속 절연체 금속 및 다른 온칩 캐패시터 구성을 포함하는 다양한 방법으로 구현될 수 있지만 이것으로 제한되지 않음을 이해해야 한다. 더욱이, "전하 저장 디바이스" 및 "냔戟쳔◎quot;는 각각의 셀 블록에 대해 단수로 지칭되지만, 일부 구현에서 셀 블록에 전력을 공급하는 데 다수의 디바이스 또는 구성요소가 사용될 수 있다.
캐패시터와 같은 전하 저장 디바이스 상의 각각의 로직 동작 세트 후에 남겨진 전하가 각각의 로직 동작 세트 동안 로직 블록에 의해 소비된 통합 전력에 대한 정보를 포함하므로, 전원 장치에서 로직 블록(또는 사용되는 경우, 충전 캐패시터)을 단지 접속해제하는 시스템은 접지 라인을 통해 수동 공격(예컨대, DPA)에 취약할 수 있다. 본 발명의 실시예는 로직 블록과 충전 캐패시터 양자를 접지 라인 포트로부터 연결해제함으로써 그러한 취약성을 보호한다.
본 발명의 다양한 실시예에 따르면, 로직 블록에 대한 각각의 로직 전이에 이어서(또는 사전결정된 개수의 로직 전이, 다른 시구간에 이어서 또는 랜덤 방식으로), 전하 저장 디바이스는 자신의 단자들을 함께 단락시킴으로써 퍼텐셜까지 방전된다.
실시예에서, 하나 이상의 디지털 로직 셀이 제공될 수 있다. 각각의 디지털 로직 셀은 전하 저장 디바이스, 전원 장치에 대한 접속부 및 로직 블록을 포함할 수 있다. 각각의 로직 블록은 동일한 전원 장치에 접속되도록 구성될 수 있다. 하나 이상의 디지털 로직 셀의 전하 분포 제어는 전원 장치로부터 디지털 로직 셀의 동작을 분리시키도록 수행될 수 있다. 유리하게, IC 칩을 통해 분포된 전하 저장 디바이스를 사용하면, 전하 저장 디바이스에 의해 제공된 전하는 전하 분포 제어 및 캐패시턴스의 커스텀화 없이도 충분할 수 있다.
디지털 로직 셀은 전하 저장 디바이스를 방전시키기 위해 전하 저장 디바이스가 전원 장치 및 로직 블록으로부터 접속해제될 수 있도록 구성될 수 있다. 전하 저장 디바이스는 두 개의 레일 라인(예컨대, 전력 및 접지)으로부터 접속해제될 수 있다. 그 다음에 전하 저장 디바이스는 전하 저장 디바이스를 충전하기 위해 여전히 로직 블록으로부터 접속해제되면서 전원 장치에 접속될 수 있다. 그 다음에, 전하 저장 디바이스는 전원 장치로부터 접속해제되고 로직 블록에 접속되어 로직 블록에 대한 전원으로서 기능할 수 있다. 그 다음에, 로직 블록에 대한 입력은 전이하도록 허용될 수 있고 전이(들)에 전력을 공급하는 데 필요한 전하가 전하 저장 디바이스에 의해 제공될 수 있다. 이 프로세스는 임의의 시점에 시작할 수 있고/있거나 주기적으로 계속될 수 있다.
전하 저장 디바이스가 전원 장치로부터 접속해제될 때마다, 전하 저장 디바이스는 전원 장치의 접지 접속부로부터 접속해제될 수 있다. 전하 저장 디바이스는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 전원 장치에 접속되고 접속해제될 수 있다. 또한, 전하 저장 디바이스는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 로직 블록에 접속되고 접속해제될 수 있다.
특정 실시예에서, 트랜지스터는 전원 장치 및/또는 로직 블록에 전하 저장 디바이스를 접속하고 접속해제하는 스위치로서 사용될 수 있다. 종래 기술에 알려져 있는 임의의 적합한 트랜지스터, 예컨대, 바이폴라 접합 트랜지스터, MOSFET(metal oxide semiconductor field effect transistor) 또는 이들의 조합이 사용될 수 있다. 사용된 각각의 MOSFET은 p형 MOSFET(PMOS) 또는 n형 MOSFET(NMOS)일 수 있다. 실시예에서, 전달-게이트 구성이 사용될 수 있다. 다른 실시예에서, 다이오드가 하나 이상의 스위치로서 사용될 수 있다. 또 다른 실시예에서, 마이크로-전자-기계 시스템(MEMS) 기반 스위치가 사용될 수 있다.
특정 실시예에서, MOSFET 트랜지스터가 전하 저장 디바이스로서 사용될 수 있다. 전하 저장 디바이스가 MOSFET 캐패시터인 실시예에서, 캐패시터를 방전시키기 위해 캐패시터를 전원 장치 및 로직 블록으로부터 접속해제할 때, MOSFET의 게이트는 MOSFET의 소스, 드레인 및/또는 바디 단자에 접속되어 캐패시터를 완전 방전하게 할 수 있다. MOSFET 캐패시터의 게이트는 본 명세서에 설명된 바와 같이 트랜지스터일 수 있는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 MOSFET의 소스, 드레인 및 (몇몇 경우에) 바디 단자에 접속될 수 있다. 그 다음에, 캐패시터를 충전하도록 로직 블록으로부터 여전히 접속해제되면서 캐패시터가 전원 장치로부터 접속될 때, 캐패시터의 게이트는 캐패시터로서 사용된 MOSFET의 소스, 드레인 및 바디 단자로부터 접속해제될 수 있다.
다른 실시예에서, 전하 저장 디바이스는 이산 캐패시터일 수 있다. 또 다른 실시예에서, 전하 저장 디바이스는 전하 커플링 디바이스 또는 다른 능동 전하 저장 디바이스일 수 있다.
각각의 로직 블록은 하나 이상의 입력 단자, 하나 이상의 출력 단자, 하나 이상의 레일 단자 및/또는 하나 이상의 접지 단자를 포함할 수 있는 종래 기술에 알려져 있는 임의의 적합한 로직 블록일 수 있다.
로직 블록은 종래 기술에 알려져 있는 임의의 적합한 로직 게이트 구성을 포함할 수 있다. 예컨대, 로직 블록은 NAND 로직 게이트, AND 로직 게이트, NOR 로직 게이트, OR 로직 게이트, XOR 로직 게이트, XNOR 로직 게이트, NOT 로직 게이트, ONE 로직 게이트, ZERO 로직 게이트 또는 이들의 조합을 구현할 수 있다. 적어도 하나의 로직 블록은 트랜지스터를 포함하는 임의의 적합한 로직 디바이스를 사용하여 제조될 수 있다. 트랜지스터는 소스, 드레인, 바디 및 게이트를 가진 전계 효과 트랜지스터일 수 있다.
일 실시예에서, 로직 블록은 각각의 트랜지스터의 바디 단자가 적어도 하나의 로직 블록으로의 입력이 전이하는 동안 캐패시터에 연결되고, 캐패시터가 방전하고 충전되는 동안 캐패시터(예컨대, 부동)에 연결되도록 구성될 수 있다.
트랜지스터가 공통 벌크 CMOS 프로세스로 제조되지 않는 것과 같은 다른 실시예에서, 트랜지스터 중 적어도 하나는 분리 웰 내에 형성될 수 있다. 예컨대, n 채널 디바이스의 p 웰은 n 웰 층에 의해 기판으로부터 분리될 수 있다.
다른 회로 블록은 디지털 로직 블록과 유사한 방법으로 구성될 수 있다. 예컨대, PUF(physical unclonable function) 회로, 난수 생성기, 엔트로피 소스, 아날로그 회로(예컨대, 연산 증폭기, 비교기), 룩업 테이블, 메모리 및 혼합 신호 회로는 설명된 전하 분포 제어 구성의 제어 하에서 동작할 수 있다. 그러므로, "로직 블록"이 예시되는 경우에, 디지털, 아날로그 및 혼합 회로 집적 회로 셀이 로직 블록의 부분에 있을 수 있음을 이해할 수 있다.
도 1은 본 발명의 실시예에 따른 클로킹된 전하 영역 로직(CCDL) 셀의 개략도이다. 도 1을 참조하면, 실시예에서, 디지털 로직 셀은 로직 블록(10) 및 로직 블록(10)을 전원 장치(14)로부터 완전히 연결해제하면서 로직 블록(10)에 전력을 공급하도록 구성된 전하 저장 디바이스(이 실시예에서 캐패시터(12)로 도시됨)를 포함할 수 있다. 캐패시터(12)는 방전 스위치(16), 전원 장치 접속부(예컨대, 고전압 레일) 중 하나에 캐패시터(12)를 접속하는 스위치(18), 다른 전원 장치 접속부(예컨대, 저전압 레일 또는 접지)에 캐패시터(12)를 접속하는 스위치(20) 및 로직 블록(10)의 전력 및 접지 라인에 캐패시터(12)를 접속하는 2 개의 스위치(22, 24)를 사용하여 전원 장치(14)로부터 로직 블록(10)을 연결해제한다.
캐패시터(12)를 방전시키기 위해, 다른 스위치(18, 20, 22, 24)가 개방될 수 있는 동안 방전 스위치(16)가 폐쇄되어 캐패시터(12)가 전원 장치(14)의 접지 접속부를 포함하는 로직 블록(10) 및 전원 장치(14)로부터 접속해제될 수 있다. 캐패시터(12)를 충전하기 위해, 스위치(22 및 24)와 함께 방전 스위치(16)가 개방될 수 있고, 스위치(18 및 20)는 폐쇄되어, 캐패시터(12)가 로직 블록(10)으로부터 여전히 접속해제되면서 전원 장치(14)에 접속될 수 있다. 그 다음에, 스위치(18 및 20)는 전원 장치(14)로부터 캐패시터(12)를 접속해제하도록 개방될 수 있고, 스위치(22 및 24)는 로직 블록(10)에 캐패시터(12)를 접속하도록 폐쇄될 수 있다. 스위치(18 및 20)는 스위치(22 및 26)가 폐쇄되기 전에 개방될 수 있으며, 이에 의해 로직 블록(10)이 전원 장치(14) 또는 로직 셀의 전원 장치 접속부에 직접 접속되지 않음을 보장한다.
그 다음에, 로직 블록(10)으로의 입력은 전이하도록 허용될 수 있고 전이(들)에 전력을 공급하는 데 필요한 전하가 캐패시터(12)에 의해 제공될 수 있다. 이 프로세스는 임의의 시점에 시작할 수 있고/있거나 주기적으로 계속될 수 있다.
스위치(16, 18, 20, 22 및 24)는 예컨대, 스위치에 스위칭 신호를 제공하는 신호 생성기를 포함하는 전하 분포 제어기를 통해 제어가능할 수 있다. 제어 신호는 다양한 제어 방식에 따라 전하 분포 제어기에 의해 제공될 수 있다.
일부 구현에서, 클로킹 방식이 사용될 수 있다. 도 13 및 도 14는 전하 분포 제어에 사용될 수 있는 예시적인 클록 신호 생성기를 도시한다. 클로킹 방식은 3 개의 클록 신호를 포함할 수 있는데, 하나는 스위치(16)를 제어하기 위한 것이고, 하나는 스위치(18 및 20)를 제어하기 위한 것이며, 하나는 스위치(22 및 24)를 제어하기 위한 것이다.
다른 구현에서, 셀프 타이밍 회로를 포함하는 전하 분포 제어기는 스위치(16, 18, 20, 22 및 24)를 제어하는 데 사용될 수 있다. 도 15는 예시적인 전하 분포 제어 회로를 도시한다. 셀프 타이밍 회로는 인버터 기반 지연 라인, 전압 제어된 지연 라인, 디지털 제어된 지연 라인, 듀얼 루프 지연 고정 루프, 차동 증폭기 지연 셀, 아날로그 지연 고정 루프, 이들의 조합 등과 같은 지연 요소(아날로그 또는 디지털)를 포함할 수 있지만, 이들로 제한되지 않는다. 그러므로, 도 1에 도시된 개략도는 "클로킹된" 전하 영역 로직 셀로서 지칭되지만, 셀로의 및 셀을 통한 전력은 논클로킹 방법을 통해 제어될 수 있다.
전하 저장 디바이스가 캐패시터(12)로서 설명되지만, 전하 저장 디바이스는 능동 또는 수동 요소를 포함하는 임의의 적합한 전하 저장 디바이스일 수 있음을 알아야 한다.
각각의 스위치(16, 18, 20, 22, 26)는 종래 기술에 알려져 있는 임의의 적합한 스위치일 수 있다. 특정 실시예에서, 트랜지스터, 다이오드, MEMS 기반 스위치 등이 스위치 중 하나 또는 전부로서 사용될 수 있다. 트랜지스터를 스위치로서 사용하는 실시예의 경우에, 종래 기술에 알려져 있는 임의의 적합한 트랜지스터, 예컨대, 바이폴라 접합 트랜지스터, MOSFET 또는 이들의 조합이 사용될 수 있다. 도 2a 내지 도 2c는 본 발명의 다양한 실시예에 따른 방전 스위치(16)의 예를 도시한다. 도 2a 내지 도 2c를 참조하면, 방전 스위치(16)는 예컨대, PMOS(도 2a), NMOS(도 2b) 또는 PMOS 및 NMOS 트랜지스터를 사용한 전달 게이트(도 2c)일 수 있다.
도 3a는 본 발명의 실시예에 따른 제 1 페이즈 동안 CCDL의 개략도이다. 도 3a를 참조하면, 캐패시터(C1)(또는 다른 전하 珦◎디바이스)는 캐패시터(C1)를 방전시키도록 전원 장치(V1) 및 로직 블록으로부터 접속해제될 수 있다. 캐패시터(C1)의 2 개의 단자는 서로에 연결되어 캐패시터(C1)를 방전할 때 지원할 수 있다. 이는 예컨대, 트랜지스터와 같은 스위치를 사용하여 달성될 수 있다. 캐패시터(C1)는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 전원 장치(V1)로부터 접속해제될 수 있다. 또한, 캐패시터(C1)는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 로직 블록으로부터 접속해제될 수 있다.
캐패시터(C1)는 0 볼트(V)이거나 0 V에 매우 가까울 수 있는 알려진 전하 레벨 또는 퍼텐셜까지 캐패시터(C1)를 방전시키기에 충분한 시구간 동안 전원 장치(V1) 및 로직 블록으로부터 접속해제될 수 있다. 특정 실시예에 따르면, 캐패시터는 로직 전이를 위한 최대 방전 레벨 미만의 전압까지 방전되고 약 0 V까지 방전될 수 있다. 또한, 캐패시터(C1)가 전원 장치(V1)로부터 접속해제될 때, 캐패시터(C1)는 전원 장치(V1)의 접지 접속부로부터 접속해제된다.
캐패시터가 방전하게 하도록 캐패시터가 전원 장치 및 로직 블록으로부터 접속해제될 수 있는 시간은 예컨대, 다음 값 중 임의의 값, 다음 값 중 대략 임의의 값, 다음 값 중 최소 임의의 값, 다음 값 중 최대 임의의 값이거나, 엔드포인트로서 다음 값 중 임의의 값을 가진 임의의 범위 내에 있을 수 있지만, 실시예는 이것으로 제한되지 않는다(모든 수치는 나노초임): 0.0001, 0.001, 0.01, 0.1, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 15, 20, 25, 30, 40, 50, 100, 150, 200, 250, 300, 350, 400, 410, 420, 430, 440, 450, 460, 470, 480, 490, 500, 550, 600, 650, 700, 750, 800, 850, 900, 950, 1000, 1500, 2000, 3000, 4000, 5000, 6000, 7000, 8000, 9000, 104, 105, 106, 107, 108 또는 109. 예컨대, 캐패시터가 방전하게 하도록 캐패시터가 전원 장치 및 로직 블록으로부터 접속해제될 수 있는 시간은 약 3 ns 또는 약 455 ns일 수 있다. 특정 실시예에서, 캐패시터(C1)의 2 개의 단자는 이 방전 시간 동안에 서로에 연결될 수 있다.
도 3b는 본 발명의 실시예에 따른 제 2 페이즈 동안 CCDL 셀의 개략도이다. 도 3b를 참조하면, 캐패시터(C1)는 캐패시터(C1)를 방전시키기 위해 로직 블록으로부터 여전히 접속해제되면서 전원 장치(V1)에 접속될 수 있다. 캐패시터(C1)는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 전원 장치(V1)에 접속될 수 있다. 실시예에서, 캐패시터(C1)는 전원 장치(V1) 양단에 병렬로 접속될 수 있다. 캐패시터(C1)는 로직 블록에 전력을 공급할 수 있는 전하로 캐패시터(C1)를 충전하기에 충분한 시구간 동안 전원 장치(V1)에 접속될 수 있다.
캐패시터가 방전하게 하도록 캐패시터가 전원 장치 및 로직 블록으로부터 접속해제될 수 있는 시간은 예컨대, 다음 값 중 임의의 값, 다음 값 중 대략 임의의 값, 다음 값 중 최소 임의의 값, 다음 값 중 최대 임의의 값이거나, 엔드포인트로서 다음 값 중 임의의 값을 가진 임의의 범위 내에 있을 수 있지만, 실시예는 이것으로 제한되지 않는다(모든 수치는 나노초임): 0.0001, 0.001, 0.01, 0.1, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 15, 20, 25, 30, 40, 50, 100, 150, 200, 250, 300, 350, 400, 410, 420, 430, 440, 450, 460, 470, 480, 490, 500, 550, 600, 650, 700, 750, 800, 850, 900, 950, 1000, 1500, 2000, 3000, 4000, 5000, 6000, 7000, 8000, 9000, 104, 105, 106, 107, 108 또는 109.
실시예에서, MOSFET은 캐패시터(C1)로서 사용될 수 있고, 캐패시터(C1)를방전시키기 위해 캐패시터(C1)가 전원 장치(V1) 및 로직 블록으로부터 접속해제될 때, 캐패시터(C1)의 게이트는 캐패시터(C1)로서 사용된 MOSFET의 소스, 드레인 및 바디 단자에 접속되어 캐패시터가 완전히 방전하게 할 수 있다. 캐패시터(C1)의 게이트는 본 명세서에서 설명된 바와 같이 트랜지스터일 수 있는 하나 이상의 스위치를 포함하는 종래 기술의 임의의 적합한 수단을 사용하여 MOSFET의 소스, 드레인 및 바디 단자에 접속될 수 있다. 그 후, 캐패시터(C1)를 충전하기 위해 캐패시터(C1)가 로직 블록으로부터 여전히 접속해제되면서 전원 장치(V1)에 접속될 때, 캐패시터(C1)의 게이트는 캐패시터(C1)로서 사용된 MOSFET의 소스, 드레인 및 바디 단자로부터 접속해제될 수 있다. 다른 실시예에서, 캐패시터로서 사용된 MOSFET의 바디는 로직 셀 접지 접속부(예컨대, 도 4의 CP_GD)에 접속된다. 그 다음에, 캐패시터(C1)로서 사용된 MOSFET의 게이트가 소스 및 드레인에 접속될 때, 바디는 로직 셀 접지 접속부에 계속 연결되어 있다.
도 3c는 본 발명의 실시예에 따른 제 3 페이즈 동안 CCDL 셀의 개략도이다. 도 3c를 참조하면, 캐패시터(C1)는 전원 장치(V1)로부터 접속해제되고 로직 블록에 접속될 수 있어서 로직 블록에 대한 전원으로서 기능한다. 캐패시터(C1)는 하나 이상의 스위치를 포함하는 종래 기술에 알려져 있는 임의의 적합한 수단을 사용하여 로직 블록에 접속될 수 있다. 실시예에서, 캐패시터(C1)는 로직 블록 양단에 병렬로 접속될 수 있다. 또한, 캐패시터(C1)가 전원 장치(V1)로부터 접속해제될 때, 캐패시터(C1)는 또한 전원 장치(V1)의 접지 접속부로부터 접속해제된다.
도 3d는 본 발명의 실시예에 따른 제 4 페이즈 동안 회로의 개략도이다. 도 3d를 참조하면, 로직 블록으로의 입력은 전이하도록 허용될 수 있고(예컨대, 신호 입력이 제공될 수 있음), 전이(들)에 전력을 공급하는 데 필요한 전하가 캐패시터(C1)에 의해 제공될 수 있다.
벌크 CMOS 응용에 대한 실시예와 같은 특정 실시예에서, 로직 블록 내의 각각의 트랜지스터의 바디 단자는 로직 전이 동안에 캐패시터에 연결될 수 있고, 이에 의해 (NMOS 트랜지스터에 대한) 기판 전류 또는 (PMOS 트랜지스터에 대한) N 웰 전류가 전원 장치의 내부 또는 외부로 흐르지 못하게 한다. 이들 전류는 이와 달리 잠재적으로 로직 블록 내의 로직 전이를 식별하는 데 사용될 수 있다. 다른 실시예에서, 적어도 하나의 트랜지스터가 제조되는 분리 웰은 기판 전류를 방지하는 데 사용될 수 있다.
로직 블록으로의 입력이 전이하게 하도록 캐패시터가 로직 블록에 접속될 수 있는 시간은 예컨대, 다음 값 중 임의의 값, 다음 값 중 대략 임의의 값, 다음 값 중 최소 임의의 값, 다음 값 중 최대 임의의 값이거나, 엔드포인트로서 다음 값 중 임의의 값을 가진 임의의 범위 내에 있을 수 있지만, 실시예는 이것으로 제한되지 않는다(모든 수치는 나노초임): 10-6, 10-5, 10-4, 10-3, 0.01, 0.1, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 15, 20, 25, 30, 40, 50, 100, 150, 200, 250, 300, 350, 400, 410, 420, 430, 440, 450, 460, 470, 480, 490, 500, 550, 600, 650, 700, 750, 800, 850, 900, 950, 1000, 1500, 2000, 3000, 4000, 5000, 6000, 7000, 8000, 9000, 104, 105, 106, 107, 108 또는 109.
도 3a 내지 도 3d를 참조하면, 본 발명의 실시예에 따른 CCDL 로직 셀의 기본 동작이 설명된다. 시간 = T1으로 나타낸 제 1 페이즈에서, 전원 장치(V1) 및 로직 블록은 캐패시터(C1)로부터 접속해제될 수 있다. 캐패시터(C1)의 2 개의 단자는 서로에 연결될 수 있고, 캐패시터(C1)는 방전하도록 허용될 수 있다. 이 단계는 CCDL 로직 회로 동작의 각각의 사이클링 동안에 캐패시터(C1)를 알려진 전하 레벨까지 방전한다.
시간 = T2로 나타낸 제 2 페이즈에서, 로직 블록은 CCDL 회로의 나머지로부터 계속 접속해제되어 있다. 캐패시터(C1)의 2 개의 단자는 서로로부터 접속해제될 수 있고 전원 장치(V1) 양단에 연결될 수 있다. 캐패시터(C1)는 캐패시터(C1)가 원하는 퍼텐셜, 예컨대, 전원 장치(V1)와 동일하거나 거의 동일한 퍼텐셜까지 충전하게 하기에 충분한 시구간 동안 전원 장치(V1) 양단에 계속 연결되어 있다.
시간 = T3으로 나타낸 제 3 페이즈에서, 캐패시터(C1)는 전원 장치(V1)로부터 접속해제되고 로직 블록에 접속될 수 있다. 이 방식으로 구성되면, 캐패시터(C1)는 로직 블록에 대한 전원 장치로서 기능할 수 있다.
시간 = T4로 나타낸 제 4 페이즈에서, 로직 블록으로의 입력이 전이하도록 허용될 수 있고, 전이(들)에 전력을 공급하는 데 필요한 전하가 캐패시터(C1)에 의해 제공될 수 있다. 로직 블록 내의 각각의 트랜지스터의 바디 단자는 로직 전이 동안에 캐패시터에 연결될 수 있고, 이에 의해 (NMOS 트랜지스터에 대한) 기판 전류 또는 (PMOS 트랜지스터에 대한) N 웰 전류가 전원 장치의 내부 또는 외부에서 흐르지 못하게 한다. 이들 전류는 이와 달리 잠재적으로 로직 블록 내의 로직 전이를 식별하는 데 사용될 수 있다. 그 다음에 동작 사이클이 제 1 페이즈로 리턴할 수 있고, 프로세스가 반복될 수 있다. 이 프로세스는 임의의 페이즈에서 시작할 수 있고/있거나 주기적으로 계속될 수 있다.
제 1 페이즈에서 캐패시터(C1)를 방전함으로써, 로직 전이 동안에 캐패시터(C1)로부터 제거된 전하의 레벨은 전원 장치에서 감지되는 것으로부터 분리되는데, 이는 제 4 페이즈 후에 캐패시터(C1) 상에 남아있는 전하가 제 1 페이즈(캐패시터가 전원 장치에 다시 접속되기 전에 방전됨) 동안 캐패시터(C1)로부터 제거되기 때문이다. 본 발명의 실시예에 의해 제공된 이 구성은 로직 블록 내에서 발생하는 전이가 로직 블록으로의 입력에 따라서 변함에 따라 로직 블록에 의해 캐패시터(C1)로부터 소비된 전하가 제 4 페이즈 동안 매번 변할 수 있으므로 캐패시터로부터의 전하 변경을 해결할 수 있으며, 캐패시터(C1)로부터 제거된 전하의 양이 로직 블록 내에서 발생하는 동작의 유형을 잠재적으로 드러낼 수 있는 정보를 제공할 수 있게 된다.
추가적으로, CCDL 방안을 사용하면, 전원 장치로의 포지티브 및 리턴 경로 양자 모두 로직 회로로부터 접속해제될 수 있고, 이에 의해 로직 블록 내의 충전 또는 방전 노드에 사용된 전류에 대한 임의의 경로를 전원 장치로부터 유리하게 제거한다. 로직 블록에 의해 로직 동작에 사용된 모든 전하는 캐패시터로부터 소싱되거나 리턴된다.
도 3a 내지 도 3d에 도시된 4 개의 페이즈는 전하 분포 제어기의 제어 하에서 수행될 수 있다. 전하 분포 제어기는 클로킹 또는 논클로킹 기술을 통해 스위치로의 신호를 제어하도록 제공될 수 있다. 4 개의 페이즈의 각각에 대한 특정 타이밍은 임의의 수의 인자에 기초할 수 있다. 예컨대, 일부 경우에, 전하 저장 디바이스는 모니터링될 수 있고 충전 및 방전은 전하 저장 디바이스 상의 전압이 특정 전압 임계 레벨 미만 아래로 떨어지는지 여부에 기초하여 제어될 수 있다.
또한, 일부 구현에서, 스위치가 접속되고 접속해제되는 추가 페이즈가 수행될 수 있고/있거나 일부 페이즈는 반복적으로 수행될 수 있다. 예로서, 전하 분포 제어기는 캐패시터가 전원 장치에 접속되고 로직 블록에 접속되지 않으면서 전원 장치에 접속해제되며 로직 블록에 접속되지 않으면서 다수 회 방전되고 충전(페이즈 1 및 2 반복)되는 방식으로 스위치를 제어하도록 신호를 제공할 수 있다. 다른 예로서, 랜덤 전하 분포 제어 때문에 캐패시터가 전원 장치와 로직 블록 양자 모두에 접속되는 경우가 존재할 수 있다.
일 예시적인 구현에서, CCDL 로직 셀의 재충전 사이클을 구동하도록 5 개의 비오버랩 클록 신호를 생성하는 비오버랩 클록 회로가 사용될 수 있다. 물론, 다양한 실시예가 클록 신호를 더 많이 또는 적게 통합할 수 있다. 예컨대, 적어도 2 개의 클록 신호가 사용될 수 있는데, 한 클록은 셀의 로직을 실행하는 속도로 동작하고 다른 클록은 전원 장치와 로직 블록 사이의 전하 저장 디바이스를 접속하고 접속해제한다. 특정 실시예에서, 각각의 개별 로직 셀을 클로킹할 필요는 없다. 이는 기본 정적 로직 셀이 CCDL 전력 스위칭 셀 코어와 페어링되게 할 수 있다.
다른 실시예는 로직 전이, 다수의 전이 및 랜덤 클로킹에도 기초하는 클로킹 기간을 이용할 수 있다.
일부 구현에서, 보안 회로 및 시스템을 형성하는 데 사용된 셀은 회로가 전원 장치로부터 분리될 때에도 레일 상의 전하를 유지하는 데 사용될 수 있는 전하 유지 구성요소(예컨대, 도 4의 트랜지스터(M9) 참조)를 포함할 수 있다. 셀에 저장된 전하를 유지하는 것은 무전력, 잡음의 경우, 또는 가변 전력이 레일에 인가되는 경우에도 로직 셀로 하여금 동작하게 할 수 있다. 따라서, 분리된 셀이 전원에 접속될 수 있도록 분리된 셀을 사용할 때의 타이밍은 전하 분포 제어 회로와 로직 블록 간에 조정되는 데 필요하지 않다.
본 발명의 실시예는 AES 암호화 블록으로 구현될 수 있다. 도 4 및 도 6은 기본 정적 로직 셀(이 예에서 AND)이 CCDL 전력 스위칭 셀 코어와 페어링될 수 있는 로직 셀의 예시적인 구조를 도시하는 시뮬레이션도이다. 도 6을 참조하면, 좌측 원은 셀의 CCDL 전력 스위칭 코어를 둘러싼다. 단일 NMOS 트랜지스터(도 4)는 전력 캐패시터 양단에 제공되어 방전시킬 수 있으며, 이에 의해 캐패시터에 의해 방전된 양을 전력 캐패시터의 2 개의 단자를 함께 단락시키는 데 사용된 NMOS 디바이스의 임계 전압(Vth)까지 제한한다. 그러므로 전송 게이트(도 6)를 구현하는 PMOS 디바이스의 추가는 각각의 충전 사이클 동안에 전력 캐패시터 양단의 전압을 0 V(또는 0 V에 상당히 가까움)까지 완전 방전하게 할 수 있다.
도 7은 캐패시터 방전의 플롯이다. 도 7을 참조하면, 캐패시터 방전 레벨의 개선이 도시된다. ("캐패시터 방전됨"으로 나타낸) 중앙 영역은 전력 캐패시터의 각각의 사이드가 CCDL 셀의 재충전 사이클의 방전 섹션 동안에 단락될 때 각각의 사이드 양단의 전압을 나타낸다. 방전 사이클 동안에, 전력 캐패시터의 각각의 사이드는 동일한 전압 퍼텐셜에 도달한다(예컨대, 전력 캐패시터 양단에 남아있는 전하가 없거나 거의 없음). 이는 CCDL 셀의 각각의 사이클 동안에, 전력 캐패시터를 재충전하는 데 동일한 전하가 요구됨을 보장한다.
도 6의 우측 상의 둘러싸인 영역은 CCDL 셀의 로직 섹션을 둘러싼다. 이 경우에 로직 회로는 기본 2-입력 AND 게이트를 구현한다. 정적 로직으로 CCDL셀 내에 로직을 구현하는 능력은 사전에 존재하는 저전력 저영역 소비 로직 패밀리의 사용을 허용한다. 그 결과, AES 코어에 필요한 기본 로직 기능을 구현하기 위한 고유한 로직 회로의 설계는 필요하지 않다.
실시예에서, 전원 장치에 도달하기 위한 기판 전류의 능력을 더 감소시키도록 몇몇 접합 분리 레벨을 제공하기 위해 AES 코어를 둘러싸는 데 가드 링이 사용될 수 있다. 다른 실시예에서, 비벌크 프로세스에서, CCDL 셀의 섹션 하의 n 웰 터브(p형 기판에서 비교적 깊은 n형 능동 영역)는 CCDL 셀로부터 기판 전류를 생성한 로직 동작으로부터 전원 장치의 다른 분리를 제공할 수 있다.
실시예에서, 표준 CMOS 정적 로직 블록(예컨대, 테스트 집적 회로 내에서 사용된 로직 블록)의 인터페이스에서 내부 이력 현상을 가진 슈미트 트리거 버퍼가 사용될 수 있다. 이력 현상에 의해 생성된 잡음 내성은 CCDL 출력 신호가 인터페이싱된 표준 CMOS 로직 셀을 잘못 트리거하지 못하게 할 수 있다.
디지털 로직 셀의 블록에 존재하는 디지털 로직 셀의 개수는 예컨대, 다음 값 중 임의의 값, 다음 값 중 대략 임의의 값, 다음 값 중 최소 임의의 값, 다음 값 중 최대 임의의 값이거나, 엔드포인트로서 다음 값 중 임의의 값을 가진 임의의 범위 내에 있을 수 있지만, 실시예는 이것으로 제한되지 않는다: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 25, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90, 95, 100, 150, 200, 250, 300, 350, 400, 450, 500, 550, 600, 650, 700, 750, 800, 850, 900, 950, 1000, 1500, 2000, 3000, 4000, 5000, 6000, 7000, 8000, 9000 또는 10000. 예컨대, 디지털 로직 셀의 블록은 본 명세서에 설명된 바와 같이 20 개의 디지털 로직 셀을 포함할 수 있다.
디지털 로직 셀의 클로킹 주파수는 예컨대, 다음 값 중 임의의 값, 다음 값 중 대략 임의의 값, 다음 값 중 최소 임의의 값, 다음 값 중 최대 임의의 값이거나, 엔드포인트로서 다음 값 중 임의의 값을 가진 임의의 범위 내에 있을 수 있지만, 실시예는 이것으로 제한되지 않는다(모든 수치는 메가헤르츠임): 10-6, 10-5, 10-4, 10-3, 0.01, 0.1, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 25, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90, 95, 100, 150, 200, 250, 300, 350, 400, 450, 500, 550, 600, 650, 700, 750, 800, 850, 900, 950, 1000, 1500, 2000, 3000, 4000, 5000, 6000, 7000, 8000, 9000 또는 10000. 예컨대, 디지털 로직 셀의 클로킹 주파수는 10 MHz 또는 약 10 MHz일 수 있다.
몇몇 실시예에서, 전하 저장 디바이스는 매 클록 사이클마다 한번 업데이트(즉, 충전)될 수 있고, 시스템 클록의 하강 에지에 의해 재충전 사이클이 개시된다. 따라서, 디지털 로직 셀의 클로킹 주파수가 10 MHz인 경우에, AES 셀 내의 모든 로직 전이는 50 ns 미만으로 완료된다. AES 암호화 코어 내에서 에지 클로킹된 플립플롭이 사용된다고 가정하면, 이 조건 하에서, AES 암호화 블록을 사용한 각각의 전파된 로직 전이의 완료는 25 ns 내에 완료되어야 한다. 다른 실시예에서, 전하 저장 디바이스는 전하 저장 디바이스의 단일 전하 상에서 다수의 로직 전이가 수행될 수 있도록 사전결정된 수의 클록 사이클 이후에 업데이트된다. 그러한 실시예들 중 하나에서, 클록 사이클의 수는 랜덤으로 또는 패턴으로 변할 수 있다. 예컨대, 충전 사이의 클록 사이클의 수는 (충전이 랜덤 간격으로 발생하도록) 랜덤 번호 생성기를 통해 제어될 수 있다.
본 발명의 실시예에서, 디지털 로직 셀을 제조하는 방법은 본 명세서에 설명된 바와 같이 전하 저장 디바이스, 전원 장치에 대한 접속부 및 로직 블록을 형성하는 단계를 포함할 수 있다. 방법은 전하 저장 디바이스의 2 개의 단자를 서로에 접속시키는 라인(또는 금속 상호접속부) 상에 스위치뿐만 아니라, 전하 저장 디바이스의 단자와 전원 장치 사이에 스위치 및 전하 저장 디바이스의 단자와 로직 회로 사이에 스위치를 형성하는 단계를 더 포함할 수 있다. 각각의 스위치는 예컨대, MOSFET일 수 있다. 특정 실시예에서, MOSFET은 MOS 캐패시터를 형성(또는 캐패시턴스를 제공하기 위한 방식으로 접속됨)함으로써 전하 저장 디바이스로서 사용될 수 있고, 캐패시터의 단자를 접속하는 라인(또는 금속 상호접속부) 상의 스위치가 MOSFET의 소스, 드레인 및 (선택적으로) 바디 단자에 MOSFET의 게이트를 접속하는 라인 상에 제공될 수 있다. 방법은 전원 장치 접속부에 접속하도록 전원 장치를 형성하는 단계도 포함할 수 있다. 그러한 로직 셀이 복수 개 형성될 수 있다. 실시예에서, 단일 전원 장치는 모든 로직 셀에 접속하도록 형성될 수 있다. 다른 실시예에서, 하나 이상의 로직 셀은 동일한 전원 장치를 공유할 수 있다(예컨대, 모든 로직 셀은 동일한 전원 장치를 공유할 수 있다).
본 발명의 특정 실시예에 따르면, 디지털 로직 셀의 패밀리는 각각의 셀이 셀에 의한 각각의 로직 전이 동안에 캐패시터(또는 다른 전하 저장 디바이스)에 의해 전력을 공급받도록 구성될 수 있다. 각각의 로직 전이(또는 사전결정된 수의 로직 전이 또는 랜덤 수의 로직 전이 또는 랜덤 양의 시간) 후에, 캐패시터가 로직 셀 및 임의의 전원 장치로부터 접속해제되는 동안 캐패시터의 2 개의 단자가 함께 접속될 수 있으며, 이에 의해 캐패시터가 알려진 레벨(예컨대, 0 V 또는 0 V에 매우 가까움)까지 방전하게 한다. 그 다음에 캐패시터는 전원 장치에 접속되어 캐패시터를 재충전할 수 있다. 이 프로세스는 로직 셀에 의한 모든 로직 전이 동안에 전원 장치로부터 각각의 로직 셀을 접속해제하므로, 로직 셀에 전력을 공급하는 전원 장치에서 전력 소비가 감지되지 못하게 하며 로직 셀 상의 DPA와 같은 수동 공격을 크게 방지한다.
본 발명의 실시예에 따르면, 로직 셀은 전원 장치로부터 완전히 연결해제되고 전하 저장 디바이스에만 연결된다. 로직 블록 내의 로직 전이(들) 후에 전하 저장 디바이스의 방전은 CCDL 로직의 각각의 동작 사이클 동안에 소비된 전하를 감추기에 유리한 방안이다. 로직 블록 내의 각각의 트랜지스터의 바디 단자는 로직 전이 동안에 전하 저장 디바이스에 연결될 수 있고, 이에 의해 전원 장치의 내부 또는 외부로 (NMOS 트랜지스터에 대한) 기판 전류 또는 (PMOS 트랜지스터에 대한) N 웰 전류가 흐르지 못하게 한다. 이들 전류는 이와 달리 잠재적으로 로직 블록 내의 로직 전이를 식별하는 데 사용될 수 있다.
전류로부터 보안 정보(동작 동안에 오프 전류 누설의 여부)가 판독되지 못하게 하는 것 외에, 본 명세서에 설명된 전하 분포 제어 및 셀 배열은 음향, 전자기, 열 및/또는 전력 소비 정보로부터 보안 정보가 검출되지 못하게 하는 데 사용될 수 있다. 게다가, 구현은 임의의 수의 사이드 채널 공격에 대해 보호할 수 있다.
후속 실시예는 본 발명에 따라 구현될 수 있는 몇몇 구성을 명시하도록 제공된다. 후속 실시예의 열거는 완전한 것으로 해석되어서는 안 되며 몇몇 예시적인 구성을 설명하기 위해 제공될 뿐이다. 이 개시내용의 범주 및 사상 내에 다른 구성이 고려된다.
제 1 실시예에서, 로직 셀과, 로직 동작 동안에 로직 셀에 전력을 공급하는 전하 저장 디바이스를 포함하는 보안 디지털 로직 셀이 제공되며, 전하 저장 디바이스는 충전 동작 동안에 전원 장치에 제어가능하게 접속되고 로직 동작 동안에 로직 셀에 제어가능하게 접속되며, 로직 동작 동안에, 전하 저장 디바이스는 전원 장치의 전력 접속부 및 접지 접속부에 접속되지 않는다. 전하 저장 디바이스는 이산 캐패시터, MOS 캐패시터, MOS 트랜지스터, 전하 결합 디바이스 등일 수 있다. 유사한 구성이 아날로그, 디지털 또는 아날로그 소자와 디지털 소자의 조합을 가진 다른 회로 및 시스템에 이용가능하다.
제 2 실시예에서, 제 1 실시예의 보안 디지털 로직 셀은 전하 저장 디바이스를 방전시키는 제 1 스위치를 더 포함한다. 제 1 스위치는 예컨대, 트랜지스터 또는 전송 게이트일 수 있다.
제 3 실시예에서, 제 1 실시예 또는 제 2 실시예의 전하 저장 디바이스는 로직 셀의 각각의 로직 동작 간에 또는 로직 셀의 사전결정된 수의 로직 동작 간에 주기적으로 완전히 방전된다.
제 4 실시예에서, 제 1 실시예 내지 제 3 실시예 중 임의의 실시예의 보안 디지털 로직 셀은 전원 장치의 전력 접속부에 전하 저장 디바이스를 접속하고 접속해제하는 제 2 스위치와, 전원 장치의 접지 접속부에 전하 저장 디바이스를 접속하고 접속해제하는 제 3 스위치와, 로직 셀의 전력 접속부에 전하 저장 디바이스를 접속하고 접속해제하는 제 4 스위치와, 로직 셀의 접지 접속부에 전하 저장 디바이스를 접속하고 접속해제하는 제 5 스위치를 더 포함한다. 제 1 스위치, 제 2 스위치, 제 3 스위치, 제 4 스위치 및 제 5 스위치는 각각 트랜지스터를 포함할 수 있다.
제 5 실시예에서, 제 1 실시예 내지 제 4 실시예 중 임의의 실시예의 보안 디지털 로직 셀은 보안 디지털 로직 셀에 접속된 전력 및 접지 레일과 전력 공급 라인 사이에 추가적인 분리 스위치를 더 포함한다. 분리 스위치는 전력 접속부와 제 2 스위치 사이에 직렬 접속된 적어도 하나의 제 6 스위치 및 접지 접속부와 제 3 스위치 사이에 직렬 접속된 적어도 하나의 제 7 스위치일 수 있다.
제 6 실시예에서, 제 1 실시예 내지 제 5 실시예 중 임의의 실시예의 보안 디지털 로직 셀은 각기 바디 단자를 가진 복수의 트랜지스터를 포함할 수 있고, 로직 셀 내의 각각의 트랜지스터의 바디 단자는 로직 셀의 전력 접속부와 로직 셀의 접지 접속부 중 적어도 하나에 연결된다.
제 7 실시예에서, 디지털 로직 셀의 로직 블록에 전력을 공급하는 방법이 제공되고, 디지털 로직 셀은 로직 블록 및 전하 저장 디바이스를 포함하고, 그 방법은 (a) 로직 블록 및 전원 장치의 전력 접속부와 접지 접속부로부터 전하 저장 디바이스를 접속해제하는 단계와, (b) 전원 장치에 전하 저장 디바이스를 접속하는 단계와, (c) 전원 장치의 접지 접속부로부터 전하 저장 디바이스를 접속해제하는 것을 포함하는, 전원 장치로부터 전하 저장 디바이스를 접속해제하는 단계와, (d) 로직 블록에 전력을 공급하기 위해 로직 블록에 전하 저장 디바이스를 접속하는 단계를 포함한다. 전하 저장 디바이스는 이산 캐패시터, MOS 캐패시터, MOS 트랜지스터, 전하 결합 디바이스 등일 수 있다.
제 8 실시예에서, 제 7 실시예의 방법은 (e) 전하 저장 디바이스가 로직 블록에 접속되는 동안 로직 블록의 입력이 전이하게 하는 단계를 더 포함할 수 있다.
제 9 실시예에서, 제 8 실시예에서 사용된 로직 블록은 각기 바디 단자를 가진 복수의 트랜지스터를 포함하고, 로직 블록 내의 각각의 트랜지스터의 바디 단자는 (e) 단계 동안에 전하 저장 디바이스에 연결된다.
제 10 실시예에서, 제 8 실시예에서 사용된 로직 블록은 트랜지스터 중 적어도 하나가 분리 웰 내에 있도록 제조된다. 예컨대, n 웰이 p형 층에 의해 기판으로부터 분리되고/되거나 p 웰이 n형 층에 의해 기판으로부터 분리되도록 기판으로부터 웰을 분리하는 데 PN 접합이 사용될 수 있다.
제 11 실시예에서, 제 7 실시예 내지 제 10 실시예 중 임의의 실시예의 방법은 (f) 로직 블록의 입력이 전이하게 한 후 로직 블록으로부터 전하 저장 디바이스를 접속해제하는 단계를 더 포함한다. 전하 저장 디바이스는 접속해제되기 전에 사전결정된 수의 전이를 위해 로직 블록에 접속될 수 있다.
제 12 실시예에서, 제 7 실시예 내지 제 11 실시예 중 임의의 실시예의 방법은 로직 블록이 전력을 공급받는 동안 ((a) 단계 내지 (f) 단계와 같은) 단계 전부를 반복하는 단계를 더 포함할 수 있다.
제 13 실시예에서, 제 7 실시예 내지 제 12 실시예 중 임의의 실시예의 방법에서, (a) 단계는 전하 저장 디바이스가 로직 블록 및 전원 장치의 전력 접속부와 접지 접속부로부터 접속해제되는 동안 전하 저장 디바이스를 방전시키는 단계를 포함할 수 있다.
제 14 실시예에서, 제 7 실시예 내지 제 13 실시예 중 임의의 실시예의 방법에서, (b) 단계는 전하 저장 디바이스가 방전된 후에 전하 저장 디바이스를 충전하고, (c) 단계는 전하 저장 디바이스가 전원 장치에 의해 충전된 후에 수행된다.
제 15 실시예에서, 제 7 실시예 내지 제 14 실시예 중 임의의 실시예의 방법에서, 전하 저장 디바이스는 적어도 2 개의 단자를 포함할 수 있고, 전하 저장 디바이스를 방전시키는 것은 전하 저장 디바이스가 로직 블록 및 전원 장치로부터 접속해제되는 동안 전하 저장 디바이스의 2 개의 단자를 서로에 접속하는 것을 포함한다. 전하 저장 디바이스의 2 개의 단자는 전하 저장 디바이스를 실질적으로, 완전히, 또는 효율적으로 방전시키기에 충분한 시구간 동안에 전하 저장 디바이스가 로직 블록 및 전원 장치로부터 접속해제되는 동안 서로에 접속될 수 있다.
제 16 실시예에서, 제 12 실시예 내지 제 15 실시예 중 임의의 실시예의 방법에서, 전하 저장 디바이스의 2 개의 단자를 서로에 접속하는 것은 전하 저장 디바이스의 2 개의 단자를 접속하는 제 1 스위치를 폐쇄하는 것을 포함하고, 전하 저장 디바이스의 2 개의 단자를 서로로부터 접속해제하는 것은 제 1 스위치를 개방하는 것을 포함한다. 제 1 스위치는 트랜지스터, 전송 게이트 등일 수 있다.
제 17 실시예에서, 제 7 실시예 내지 제 16 실시예 중 임의의 실시예의 방법에서, 전하 저장 디바이스를 전원 장치에 접속하는 것은 제 2 스위치 및 제 3 스위치를 폐쇄하는 것을 포함하고, 제 2 스위치 및 제 3 스위치는 전원 장치에 전하 저장 디바이스를 접속하고, 전하 저장 디바이스를 전원 장치로부터 접속해제하는 것은 제 2 스위치 및 제 3 스위치를 개방하는 것을 포함하고, 전하 저장 디바이스를 로직 블록에 접속하는 것은 제 4 스위치 및 제 5 스위치를 폐쇄하는 것을 포함하고, 제 4 스위치 및 제 5 스위치는 로직 블록에 전하 저장 디바이스를 접속한다. 제 2 스위치, 제 4 스위치 및 제 5 스위치는 각각 트랜지스터, 다이오드, MEMS 스위칭 디바이스 등을 포함할 수 있다.
제 18 실시예에서, 제 8 실시예 내지 제 17 실시예 중 임의의 실시예의 방법에서, (e) 단계는 전원 장치의 전력 접속부와 제 2 스위치 사이에 직렬 접속된 적어도 하나의 제 6 스위치 전부를 개방함으로써 전원 장치의 전력 접속부로부터 디지털 로직 셀을 분리하는 단계와, 전원 장치의 접지 접속부와 제 3 스위치 사이에 직렬 접속된 적어도 하나의 제 7 스위치 전부를 개방함으로써 전원 장치의 접지 접속부로부터 디지털 로직 셀을 분리하는 단계를 더 포함할 수 있다.
제 19 실시예에서, 전하 분포 제어는 셀에 대한 전하 분포를 제어하기 위해 제 1 실시예 내지 제 18 실시예 중 어느 하나에 적용될 수 있다. 전하 분포 제어는 동기식 방안 또는 비동기식 방안뿐만 아니라 클로킹 및/또는 논클로킹 방안을 수반할 수 있다. 비제한적인 예로서, 전하 분포 제어는 제어 신호를 생성하는 데 시스템 클록을 사용하는 동기식 전하 분포 클록 생성기, 제어 신호를 생성하는 데 온칩 및/또는 독립형 오실레이터를 사용하는 비상관 전하 분포 클록 생성기, 피드백 루프를 가진 결정론적 전하 분포 클록 생성기 및 제어 신호를 생성하도록 오실레이터 또는 시스템 클록과 난수 생성기를 통합하는 비동기식 전하 분포 클록 생성기를 포함할 수 있다.
본 발명의 실시예는 보안 애플리케이션을 위해 구현될 수 있다.
본 발명의 특정 실시예에서, 본 명세서에서 설명된 바와 같이 방법 또는 방법들은 스마트 카드 또는 유사 디바이스 상에 또는 내에 제공될 수 있다. 그러한 스마트 카드 또는 유사 디바이스는 예컨대, ATM 카드, 식별 카드, 선불 카드, 신용 카드, 셀룰러 전화, 컴퓨터 액세스 제어, 유료 TV 및/또는 의무 정보의 보관에서 사용될 수 있다.
본 발명 및 본 발명의 다수의 이점을 더 잘 이해하는 것은 예로서 주어진 후속 예로부터 이루어질 수 있다. 후속 예는 본 발명의 방법, 애플리케이션, 실시예 및 변형의 일부를 예시한다. 물론, 이들은 본 발명의 임의의 제한적인 방식으로 고려되어서는 안 된다. 본 발명에 대하여 다수의 변경 및 수정이 이루어질 수 있다.
예 1
도 4는 본 발명의 실시예에 따른 CCDL 회로의 구현의 개략도이다. 도 4를 참조하면, 도 1 및 도 3a 내지 도 3d에서 보이는 스위치를 구현하는 데 MOSFET(M1, M2, M11, M12 및 M13)이 사용된다. MOSFET(M5)은 캐패시터(C1)를 구현하는 데 사용된다. MOSFET(M3, M4, M6, M7, M8 및 M10)은 정적 로직 "AND" 게이트를 구현한다.
제 1 페이즈에서, MOSFET(M1, M2, M11 및 M12)은 로직 블록 및 전원 장치를 캐패시터(M5)로부터 연결해제하도록 디스에이블링(턴오프)된다. 바로 다음에, M13은 M5의 소스 및 드레인 단자에 M5의 게이트를 연결하도록 인에이블링(턴온)되며, 이에 의해 M5가 방전하게 된다.
제 2 페이즈에서, M2, M11 및 M13은 로직 블록으로부터 M5를 연결해제하도록 디스에이블링된다. 그 다음에 MOSFET(M11 및 M12)은 전원 장치 라인(VDD 및 VSS)에 M5를 연결하도록 인에이블링되고, 이에 의해 M5가 충전하게 된다.
제 3 페이즈에서, MOSFET(M1, M12 및 M13)은 전원 장치 라인(VDD 및 VSS)으로부터 M5를 접속해제하도록 디스에이블링된다. 바로 다음에, MOSFET(M2 및 M11)은 인에이블링되고, 이에 의해 M5가 로직 블록에 연결된다.
제 4 페이즈에서, 입력(A 및 B)은 적용가능하다면 전이하도록 허용되고, 로직 블록 내의 로직 상태의 전이를 허용하는 데 필요한 전하가 M5로부터 소싱된다. 로직 블록 내의 각각의 PMOS 디바이스의 바디 접속부는 내부 레일 단자(CP_RL)에 연결되고, 로직 블록의 각각의 NMOS 디바이스의 바디 접속부의 각각은 내부 접지 단자(CP_GD)에 접속된다. 각각의 CCDL 로직 셀 내의 이들 공급 레일의 각각, 즉, CP_RL 및 CP_GD는 더 큰 CCDL 블록 내에서 사용된 각각의 다른 CCDL 로직 셀 내의 대응하는 공급 레일에 연결될 수 있다. 그 결과, CCDL 동작 사이클 동안에, 로직 셀 내의 디바이스 및 이들의 바디 접속부는 예컨대, 제 1 페이즈 및 제 2 페이즈에서 교대로 부동될 수 있고, 그 다음에 예컨대, 제 3 페이즈 및 제 4 페이즈 동안에 공급 캐패시터(M5)에 연결될 수 있다. 로직 전이 동안 바디 접속부의 분리는 로직 블록 내에서 발생하는 전이에 의해 생성된 전류를 위한 중요 경로가 CCDL 셀에 전력을 공급하는 전원 장치로 흐르지 못하게 한다.
개략도에 도시되었지만 아직 설명되지 않는 것은 MOSFET(M9)이다. M9와 같은 구성요소는 몇몇 구현에 존재할 수 있다. 여기서, M9는 로직 블록이 전하 저장 디바이스로부터 접속해제될 때 CP_RL과 CP_GD 사이의 전압 퍼텐셜 차이를 유지하는 것을 지원하도록 몇몇 전하를 저장하도록 제공된다. M9는 또한 레일(CP_RL 또는 CP_GD) 중 어느 하나로 주입될 수 있는 고주파 잡음을 바이패스하도록 제공된다.
예 2
도 5는 CCDL 로직 셀에 대한 클로킹 방식을 도시한다. 신호(SL_CLK)는 로직 전이를 유도할 CCDL 셀로의 입력을 나타낸다. 신호(CLK1 및 CLK1B)의 전이는 공급 캐패시터 및 전원 장치로부터 로직 블록을 접속해제한다. CCDL 셀 또는 CCDL 기반 회로 블록의 최대 동작 속도를 결정할 때 제한 요인은 CLK1 및 CLK1B 신호가 CCDL 셀 내의 로직 블록을 로직 블록에 전력을 공급하는 공급 캐패시터로부터 접속해제하기 전에 CCDL 블록 내의 모든 로직 전이가 완료되어야할 필요성이다.
CLK1 및 CLK1B 신호가 공급 캐패시터로부터 로직 블록을 연결해제하면, CLK3이 공급 캐패시터를 전이하고 방전할 수 있다. 마지막으로, CLK2 및 CLK2 신호는 공급 캐패시터가 전원 장치에 의해 충전되게 하도록 전이한다. 각각의 CLK 신호의 전이 에지는 오버랩되지 않는다. 예컨대, 비오버랩 클록은 전원 장치 라인이 로직 블록을 통해 일시적으로 연결되지 못하게 하거나, 공급 캡의 단자가 단락되고 있는 동안 공급 캡이 공급 라인에 연결되지 못하게 한다.
예 3
CCDL 셀은 도 6에 도시된 바와 같이 테스트되었다. 이 예에서 셀에 대한 방전 스위치는 NMOS 트랜지스터(M13) 및 PMOS 트랜지스터(M14)의 전송 게이트를 이용한다. 더 큰 회로 내의 CCDL 셀의 테스트는 CCDL 로직의 스위칭 이벤트 동안에 전원 장치 내로 그리고 회로의 기판을 통해 작지만 중요한 레벨의 전류, 즉, 10 마이크로 암페어가 흐르는 것을 증명하였다. 작지만, 몇몇 레벨의 정보는 CCDL 회로의 로직 동작에 관해 이들 전류로부터 추출될 수 있다. 두 가지 방안은 이를 감소시키기 위해 구현되었다. 먼저, (우측 원의) CCDL 로직 셀 내의 각각의 디바이스의 바디 타이는 CCDL 셀의 내부 공급 레일, 즉, CP_RL 및 CP_GND에 연결되었다. 이는 로직 동작 동안에 생성된 기판 전류가 전력 캐패시터의 내부 및/또는 외부로 가능한 한 많이 흐르도록 시도한다.
전력 및 접지 라인 상의 전류를 감소시키는 데 사용된 제 2 방안은 도 8에 도시된다. 도 8은 로직 스위칭 이벤트 동안에 CCDL 회로에 전력을 공급하는 외부 전원 장치로부터 CCDL 셀의 VDD 및 VSS 레일을 분리하고, 이에 의해 두 레일 사이에 기판 전류가 흐르지 못하게 하는 데 사용된 일련의 스위치를 도시하는 본 발명의 실시예에 따른 회로도이다. (스위치로서) 2 개의 트랜지스터는 각각의 레일 라인마다 도 8에 도시되지만, 실시예는 이것으로 한정되지 않으며 더 많거나 적은 스위치가 포함될 수 있다.
예 4
더 큰 회로 내에서 CCDL 셀의 기능을 테스트하도록 CCDL 셀로 2 비트 암호화 블록이 생성되었다. 도 9a 내지 도 9d는 조합되어 2 비트 암호화 블록의 CCDL 구현의 개략도이다. 도 10은 암호화 블록의 동작과 연관된 신호의 컬렉션이다.
도 10에서 상부 2 개의 신호는 2 비트 암호화 블록에 전력을 공급하는 전원 장치로의 현재의 출력 및 접지 리턴 전류이다. 도 11에서 하부 2 개의 신호는 암호화 블록으로부터의 2 개의 출력 비트이다. 도 10을 참조하면, 대량의 리플이 디지털 출력 신호의 상부에 달려있다. 이 리플은 크지만(CCDL 셀에 대한 저잡음 마진을 암시함), 2 개의 출력 신호가 공급 접지에 참조되게 한다. 각각의 CCDL 셀 내의 로직 블록이 CCDL 동작의 재충전 사이클 동안에 부동되므로, 셀 내의 전압은 전원 장치에 더 이상 참조되지 않는다.
도 11은 CCDL 셀 내의 내부 로직 레일에 참조된 동일한 2 비트 출력 신호를 도시한다. 도 11을 참조하면, 이 방식으로 보일 때 잡음 마진이 크게 증가한다. 각각의 CCDL에 대한 내부 공급 레일이 암호화 블록 내에 함께 연결됨에 따라, 도 11의 신호는 CCDL 회로 내의 CCDL 신호의 잡음 마진을 보다 분명하게 나타낸다.
도 12는 본 발명의 실시예에 따라 CCDL 셀로 구성된 AES 암호화 코어의 전원 장치 시그니처의 플롯이다.
예 5
전하 분포 제어는 디지털, 아날로그 및 혼합된 신호 기반 제어기를 포함하는 임의의 수의 제어기를 통해 수행될 수 있다. 일부 제어기는 클록 기반일 수 있고, 일부는 셀프 타이밍 회로를 포함할 수 있으며, 다른 제어기는 보안 회로 또는 시스템의 로직 상태 또는 특정 동작에 기초한 피드백 메커니즘을 포함할 수 있다. 도 13 내지 도 16은 일부 비제한적인 예를 도시한다.
도 13은 전하 분포 제어에 사용될 수 있는 예시적인 동기식 전하 분포 클록 생성기의 도면을 도시한다. 도 13을 참조하면, 클록 분포 네트워크(1300)는 시스템 클록(1301)을 수신하고 지연 블록(1311, 1312, 1313) 및 원샷 (펄스 폭) 생성기(1321, 1322, 1323)를 통해 클록을 분배하여 3 개의 제어 신호(및 인버터(1331, 1332, 1333)를 한번 통과한 대응하는 반전 신호)를 출력할 수 있다. 지연 블록(1311, 1312, 1313)에 의해 각각의 병렬 제어 신호 라인에 도입된 지연뿐만 아니라 원샷 생성기(1321, 1322, 1323)를 통한 대응하는 펄스 폭 조정은 설계에 따라 선택될 수 있다.
도 14는 전하 분포 제어에 사용될 수 있는 예시적인 비상관 전하 분포 클록 생성기의 도면을 도시한다. 도 14를 참조하면, 동기식 전하 분포 클록 생성기와 유사한 설계가 제시되지만, 시스템 클록(1301)을 사용하는 대신에, 별개의 오실레이터 또는 클록 생성기(1401)가 신호를 제공하며, 신호는 그 다음에 지연 블록(1411, 1412, 1413) 및 원샷 (펄스폭) 생성기(1421, 1422, 1423)에 분배되어 제어 신호(예컨대, CLK1, CLK2, CLK3) 및 인버터(1431, 1432, 1433)를 한번 통과한 대응하는 반전 신호를 제공한다.
도 15는 전하 분포 제어에 사용될 수 있는 예시적인 결정론적 전하 분포 클록 생성기의 도면을 도시한다. 도 15를 참조하면, CCDL 로직 블록은 제어 블록(1530)에 의해 제어된 클록 분포 네트워크(1520)에 의해 동작되는 CCDL 전하 분포 네트워크(1510)에 의해 전력을 공급받는다. 제어 블록(1530)은 클록 분포 네트워크(1520) 및 전하 분포 네트워크(1510)의 스위치를 제어할 때 분리된 공급 레일을 통한 전압을 고려할 수 있다. 예컨대, 차동 증폭기(1540)는 로직 블록(1500)에 전압을 공급하는 분리된 공급 레일을 통한 전압을 측정하도록 버퍼로서 구성될 수 있다. 차동 증폭기(1540)의 출력은 비교기(1550)의 반전 입력단에 접속된 기준 전압(1555)과 분리된 공급 레일로부터의 전압을 비교하는 비교기(1550)의 비반전 입력단으로의 입력으로서 사용될 수 있다. 일부 또는 모든 공급 레일은 이 방법으로 접속될 수 있다. 비교기(1550)는 이력 현상 증폭기일 수 있다.
도 16은 전하 분포 제어에 사용될 수 있는 비동기식 전하 분포 클록 생성기의 도면을 도시한다. 도 16을 참조하면, 오실레이터 또는 시스템 클록(1610) 및 난수 생성기(1620)는 클록 분포 네트워크(1640)를 제어하는 데 사용되는 누산기(1630)에 입력될 수 있다. 클록 분포 네트워크(1640)는 시스템의 다양한 블록(로직 또는 아날로그)에 대한 전하 저장 디바이스의 전하 분포 네트워크를 제어하도록 신호를 제공할 수 있다.
이 명세서에서 "일 실시예", "실시예", "예시적인 실시예" 등은 실시예과 관련하여 설명된 특정 특징부, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 명세서의 곳곳에서 나타나는 그러한 구가 반드시 동일한 실시예를 전부 지칭하는 것은 아니다. 또한, 본 명세서에 개시된 임의의 발명 또는 실시예의 임의의 요소 또는 한정은 (개별적으로 또는 임의의 조합으로) 임의의 및/또는 모든 다른 요소 또는 한정 또는 본 명세서에 개시된 임의의 다른 발명 또는 실시예와 조합될 수 있고, 그러한 모든 조합은 제한 없이 본 발명의 범주와 함께 고려된다.
본 명세서에 설명된 예시 및 실시예는 예시용일 뿐이고 이를 고려하여 당업자에게 다양한 수정 또는 변경이 제시될 것이며 본 출원의 사상 및 이해범위 내에 포함됨을 알아야 한다.

Claims (11)

  1. 전하 분포 제어 시스템으로서,
    복수의 전하 저장 디바이스 -각각의 전하 저장 디바이스는 회로 소자의 동작 동안에 상기 회로 소자에 전력을 공급함- 와,
    전하 분포 제어기를 포함하되,
    상기 전하 분포 제어기는 충전 동작 동안 전원 장치에 각각의 전하 저장 디바이스를 접속하고 상기 회로 소자의 동작 동안 상기 회로 소자에 각각의 전하 저장 디바이스를 접속하며, 상기 회로 소자의 동작 동안에, 상기 전하 저장 디바이스는 상기 전원 장치의 전력 및 접지 접속부에 접속되지 않는
    전하 분포 제어 시스템.
  2. 제 1 항에 있어서,
    상기 회로 소자는 아날로그 회로 블록을 포함하는
    전하 분포 제어 시스템.
  3. 제 1 항에 있어서,
    상기 회로 소자는 디지털 로직 블록을 포함하는
    전하 분포 제어 시스템.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전하 분포 제어기는 또한 방전 동작 동안에 상기 전원 장치와 상기 회로 소자 양자 모두로부터 상기 전하 저장 디바이스를 접속해제하는
    전하 분포 제어 시스템.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전하 분포 제어기는 상기 전하 저장 디바이스의 접속을 제어하는 클록 생성기를 포함하는
    전하 분포 제어 시스템.
  6. 제 5 항에 있어서,
    상기 클록 생성기는 상기 전하 저장 디바이스를 방전시키는 제 1 스위치에 대한 제 1 클록과, 상기 전원 장치의 전력 접속부에 상기 전하 저장 디바이스를 접속하고 접속해제하는 제 2 스위치 및 상기 전원 장치의 접지 접속부에 상기 전하 저장 디바이스를 접속하고 접속해제하는 제 3 스위치에 대한 제 2 클록, 및 상기 회로 소자의 전력 접속부에 상기 전하 저장 디바이스를 접속하고 접속해제하는 제 4 스위치 및 상기 회로 소자의 접지 접속부에 상기 전하 저장 디바이스를 접속하고 접속해제하는 제 5 스위치에 대한 제 3 클록을 생성하는
    전하 분포 제어 시스템.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 클록 생성기는 동기식 전하 분포 클록 생성기, 비상관 전하 분포 클록 생성기, 결정론적 전하 분포 클록 생성기, 또는 비동기식 전하 분포 클록 생성기를 포함하는
    전하 분포 제어 시스템.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전하 분포 제어기는 상기 전하 저장 디바이스의 접속을 제어하는 지연 회로를 포함하는
    전하 분포 제어 시스템.
  9. 암호 시스템으로서,
    분리된 암호 블록에 전력을 공급하는 전하 저장 분포 네트워크 -상기 전하 저장 분포 네트워크는 복수의 전하 저장 디바이스를 포함함- 와,
    상기 전하 분포 네트워크에 전원 장치를 접속하고 접속해제하며 상기 암호 블록의 분리된 공급 레일에 상기 전하 저장 분포 네트워크를 접속하고 접속해제하도록 제어 신호를 제공하는 클록 분포 네트워크를 포함하는
    암호 시스템.
  10. 제 9 항에 있어서,
    상기 분리된 공급 레일 중 적어도 하나로부터의 전압과 기준 전압을 비교하고 상기 클록 분포 네트워크의 제어 신호를 조정하는 데 사용되는 신호를 출력하는 비교기를 더 포함하는
    암호 시스템.
  11. 차동 전력 분석, 간단 전력 분석, 누설 전류 분석, 차동 전자기장 분석, 타이밍 분석, 열, 음향 분석, 오류 주입 및 차동 오류 분석으로 구성된 그룹으로부터 적어도 하나의 사이드 채널 공격으로부터 보호하는 방법에 있어서,
    상기 방법은 제 1 항 내지 제 10 항 중 어느 한 항의 시스템을 동작시키는 단계를 포함하는
    방법.
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