CN111884626A - 双边沿d触发器 - Google Patents
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Abstract
本申请公开了一种双边沿D触发器，涉及电路制造领域。该D触发器至少包括触发电路和求值电路；触发电路根据时钟信号生成内部触发信号；求值电路根据内部触发信号和输入数据信号，在时钟信号的上升沿和下降沿的触发下分别输出输出数据信号；触发电路包括两个输入信号处理电路和触发信号生成电路；时钟信号与第一输入信号处理电路连接，反相时钟信号与第二输入信号处理电路连接，触发信号生成电路中输出第一内部触发信号和第二内部触发信号；求值电路接收第一内部触发信号和第二内部触发信号；达到了降低D触发器中时钟信号的工作频率，降低数字电路系统的功耗的效果。
Description
技术领域
本申请涉及电路技术领域，具体涉及一种双边沿D触发器。
背景技术
D触发器是CMOS数字集成电路单元中时序逻辑电路的重要组成部分之一，属于时钟控制触发器。
大规模数字电路系统的功耗主要由静态功耗和动态功耗组成.为了分布时钟线和控制时钟的偏移，需要构造遍布系统的时钟网络，时钟网络的动态功耗占整个数字电路系统功耗的绝大部分。
由于时钟信号是一直在跳变的信号，降低时钟功耗是降低数字电路系统整体功耗的直接途径，普通D触发器在一个时钟周期内只能采集一次数据，而双边沿D触发器可以在一个时钟周期内采集两次数据，时钟信号的工作频率相当于降低了一半，可以大幅降低数字电路系统的功耗。
发明内容
为了解决相关技术中的问题，本申请提供了一种双边沿D触发器。该技术方案如下：
一方面，本申请实施例提供了一种双边沿D触发器，至少包括触发电路和求值电路；
触发电路用于根据时钟信号生成内部触发信号；
求值电路用于根据内部触发信号和输入数据信号，在时钟信号的上升沿和下降沿的触发下分别输出输出数据信号；
其中，触发电路包括两个输入信号处理电路和触发信号生成电路，每个输入信号处理电路由一个PMOS管、一个NMOS管、一个与门、两个非门构成，触发信号生成电路由串联的或门和非门构成；
时钟信号与第一输入信号处理电路连接，反相时钟信号与第二输入信号处理电路连接，两个输入信号处理电路的输出端与触发信号生成电路中或门的输入端连接，触发信号生成电路中的或门输出第一内部触发信号，触发信号生成电路中的非门输出第二内部触发信号；
求值电路由传输门、三态反相器和若干个非门构成，传输门的输入端通过一个非门接收输入数据信号，传输门还接收第一内部触发信号和第二内部触发信号，传输门与三态反相器连接，三态反相器接收第一内部触发信号和第二内部触发信号。
可选的，在每个输入信号处理电路中，PMOS管的源极连接电源电压，PMOS管的漏极与NMOS管的漏极连接，NMOS管的源极接地；
PMOS管与NMOS管的公共端和与门的第一输入端连接，与门的第二输入端与PMOS管的栅极连接；
与门的输出端与第一非门连接，第一非门与第二非门连接；
NMOS管的栅极与第二非门的输出端连接后，与触发信号生成电路中或门的输入端连接。
可选的，第一输入信号处理电路中PMOS管的栅极连接时钟信号；
第二输入信号处理电路中PMOS管的栅极连接反相时钟信号。
可选的，触发信号生成电路中的或门输出第一内部触发信号，触发信号生成电路中的第三非门输出第二内部触发信号；
第一内部触发信号与第二内部触发信号的相位互补。
可选的，时钟信号的上升沿触发第一内部触发信号由低电平转变为高电平短脉冲；
时钟信号的下降沿触发第一内部触发信号由低电平转变为高电平短脉冲。
可选的，求值电路包括第四非门、传输门、第五非门、第六非门、第七非门和三态反相器；
第四非门的输入端接收输入数据信号；
第四非门与传输门连接，传输门与第五非门连接，第五非门与第六非门连接，第六非门与第七非门连接；
传输门的两个控制端分别接收触发电路提供的第一内部触发信号和第二内部触发信号；
三态反相器的第一输入端连接第五非门的输出端，三态反相器的输出端连接第五非门的输入端；
三态反相器的第二输入端、第三输入端分别接收触发电路提供的第一内部触发信号和第二内部触发信号。
可选的，第四非门的输出端与传输门的输入端连接，传输门的输出端与第五非门的输入端连接。
可选的，传输门由一个NMOS管和一个PMOS管构成，PMOS管的栅极连接第一内部触发信号，NMOS管的栅极连接第二内部触发信号。
本申请技术方案，至少包括如下优点：
本申请实施例提供的双边沿D触发器，包括触发电路和求值电路，触发电路接收时钟信号，求值电路接收触发电路生成的触发信号和输入数据信号，通过触发电路，令时钟信号的上升沿、下降沿均能触发D触发器，实现在一个周期内采集两次数据，解决了目前D触发器的系统功耗大的问题；达到了降低D触发器中时钟信号的工作频率，降低数字电路系统的功耗的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种双边沿D触发器的电路原理图；
图2是本申请实施例提供的一种双边沿D触发器的时序图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本申请实施例提供了一种双边沿D触发器，至少包括触发电路和求值电路。
触发电路用于根据时钟信号生成内部信号。
时钟信号包括时钟信号CLK和反相时钟信号CLKB。
求值电路用于根据内部触发信号和输入数据信号，在时钟信号的上升沿和下降沿的触发下分别输出输出数据信号。
其中，触发电路包括两个输入信号处理电路和触发信号生成电路。
两个输入信号处理电路的结构相同，每个输入信号处理电路由一个PMOS管、一个NMOS管、一个与门、两个非门构成。
触发信号生成电路由串联的或门和非门构成。
时钟信号CLK与第一输入信号处理电路连接，反相时钟信号CLKB与第二输入信号处理电路连接，两个输入信号处理电路的输出端与触发信号生成电路中或门的输入端连接，触发信号生成电路中的或门输出第一内部触发信号，触发信号生成电路中的非门输出第二内部触发信号。
求值电路由传输门、三态反相器和若干个非门构成。传输门的输入端通过一个非门接收输入数据信号，传输门还接收第一内部触发信号和第二内部触发信号，传输门的输出端与三态反相器的输出端连接，三态反相器接收第一内部触发信号和第二内部触发信号。
综上所述，本申请实施例提供的双边沿D触发器，包括触发电路和求值电路，触发电路接收时钟信号，求值电路接收触发电路生成的内部触发信号和输入数据信号，通过触发电路，令时钟信号的上升沿、下降沿均能触发D触发器，实现在一个周期内采集两次数据，解决了目前D触发器的系统功耗大的问题；达到了降低D触发器中时钟信号的工作频率，降低数字电路系统的功耗的效果。
图1示出了本申请实施例提供的双边沿D触发器的电路原理图。
触发电路包括PMOS管P1和P2、NMOS管N1和N2、与门Y1和Y2、非门IN11、非门IN12、非门IN13、非门IN14、非门IN15、或门H1。
求值电路包括非门IN16、非门IN17、非门IN18、非门IN19、传输门T1、三态反相器TINV1。
在每个输入信号处理电路中，PMOS管的源极连接电源电压，PMOS管的漏极与NMOS管的漏极连接，NMOS管的源极接地；PMOS管和NMOS管的公共端和与门的第一输入端连接，与门的第二输入端与PMOS管的栅极连接；与门的输出端与第一非门连接，第一非门与第二非门连接；NMOS管的栅极与第二非门的输出端连接后，与触发信号生成电路中或门的输入端连接。
第一输入信号处理电路中PMOS管的栅极连接时钟信号；第二输入信号处理电路中NMOS管的栅极连接反相时钟信号。
如图1所示，在第一输入信号处理电路中，PMOS管P1的栅极连接时钟信号CLK，PMOS管P1的源极连接电源电压VDD，PMOS管P1的漏极连接NMOS管N1的漏极，NMOS管N1的源极接地；NMOS管N1与PMOS管P1的公共端a和与门Y1的第一输入端连接，与门Y1的第二输入端与PMOS管P1的栅极连接；与门Y1的输出端与非门IN11的输入端连接，非门IN11的输出端与非门IN12的输入端连接。
非门IN12的输出端与NMOS管N1的栅极连接后，与触发信号生成电路中的或门H1的一个输入端连接。
如图1所示，在第二输入信号处理电路中，PMOS管P2的栅极连接反相时钟信号CLKB，PMOS管P2的源极连接电源电压VDD，PMOS管P2的漏极连接NMOS管N2的漏极，NMOS管N2的源极接地；NMOS管N2与PMOS管P2的公共端b和与门Y2的第一输入端连接，与门Y2的第二输入端与PMOS管P2的栅极连接；与门Y2的输出端与非门IN13的输入端连接，非门IN13的输出端与非门IN14的输入端连接。
非门IN14的输出端与NMOS管N2的栅极连接后，与触发信号生成电路中的或门H1的另一个输入端连接。
触发信号生成电路中的或门H1的输出端与非门IN15的输入端连接，或门H1的输出端输出第一内部触发信号CLKPOS，非门IN15的输出端输出第二内部触发信号CLKNEG。
第一内部触发信号CLKPOS与第二内部触发信号CLKNEG相位互补。
在触发电路中，时钟信号CLK的上升沿触发第一内部触发信号CLKPOS由低电平转变为高电平短脉冲，时钟信号CLK的下降沿触发第一内部触发信号CLKPOS由低电平转变为高电平短脉冲。
相应地，在触发电路中，时钟信号CLK的上升沿触发第二内部触发信号CLKNEG由高电平转变为低电平短脉冲，时钟信号CLK的下降沿触发第二内部信号CLKNEG由高电平转变为低电平短脉冲。
在一个例子中，本申请实施例提供的一种双边沿D触发器的时序图如图2所示。
在时钟信号CLK的上升沿的触发下，第一内部触发信号CLKPOS由低电平转变为高电平短脉冲21；在时钟信号CLK的下降沿的触发下，第一内部触发信号CLKPOS由低电平转变为高电平短脉冲21。
如图1所示，求值电路包括第四非门IN16、第五非门IN17、第六非门IN18、第七非门IN19、传输门T1、三态反相器TINV1。
第四非门IN16的输入端接收输入数据信号D。
第四非门IN16与传输门T1连接，传输门T1与第五非门IN17的输入端连接，第五非门IN7的输出端与第六非门IN18的输入端连接，第六非门IN18的输出端与第七非门IN19的输入端连接，第七非门IN19的输出端输出输出数据信号Q。
传输门T1的两个控制端分别接收触发电路提供的第一内部触发信号CLKPOS和第二内部触发信号CLKNEG。
传输门T1由一个NMOS管和一个PMOS管构成，PMOS管的栅极连接第一内部触发信号CLKPOS，NMOS管的栅极连接第二内部触发信号CLKNEG。
第四非门IN16的输出端与传输门T1的输入端连接，传输门T1的输出端与第五非门IN17的输入端连接。
三态反相器TINV1的第一输入端连接第五非门IN17的输出端，三态反相器TINV1的输出端连接第五非门IN17的输入端；
三态反相器TINV1的第二输入端接收触发电路提供的第一内部触发信号CLKPOS，三态反相器TINV1的第三输入端接收触发电路提供的第二内部触发信号CLKNEG。
求值电路在时钟信号CLK的上升沿及下降沿提取输入数据信号D，并输出输出数据信号Q。
如图2所示，在时钟信号CLK的上升沿的触发下，输出数据信号Q的值与输入数据信号D的值一致；在时钟信号CLK的下降沿的触发下，输出数据信号Q的值与输入数据信号D的值一致。
从图2可以看出，时钟信号CLK的上升沿或下降沿、第一内部触发信号CLKPOS的高电平短脉冲存在一定的时间延迟，时钟信号的上升沿或下降沿、输出数据信号Q存在一定的时间延迟。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种双边沿D触发器，其特征在于，至少包括触发电路和求值电路；
所述触发电路用于根据时钟信号生成内部触发信号；
所述求值电路用于根据所述内部触发信号和输入数据信号，在所述时钟信号的上升沿和下降沿的触发下分别输出输出数据信号；
其中，所述触发电路包括两个输入信号处理电路和触发信号生成电路，每个输入信号处理电路由一个PMOS管、一个NMOS管、一个与门、两个非门构成，所述触发信号生成电路由串联的或门和非门构成；
时钟信号与第一输入信号处理电路连接，反相时钟信号与第二输入信号处理电路连接，两个输入信号处理电路的输出端与所述触发信号生成电路中或门的输入端连接，所述触发信号生成电路中的或门输出第一内部触发信号，所述触发信号生成电路中的非门输出第二内部触发信号；
所述求值电路由传输门、三态反相器和若干个非门构成，所述传输门的输入端通过一个非门接收所述输入数据信号，所述传输门还接收所述第一内部触发信号和第二内部触发信号，所述传输门与所述三态反相器连接，所述三态反相器接收所述第一内部触发信号和所述第二内部触发信号。
2.根据权利要求1所述的双边沿D触发器，其特征在于，在每个输入信号处理电路中，所述PMOS管的源极连接电源电压，所述PMOS管的漏极与所述NMOS管的漏极连接，所述NMOS管的源极接地；
所述PMOS管与所述NMOS管的公共端和所述与门的第一输入端连接，所述与门的第二输入端与所述PMOS管的栅极连接；
所述与门的输出端与第一非门连接，所述第一非门与所述第二非门连接；
所述NMOS管的栅极与所述第二非门的输出端连接后，与所述触发信号生成电路中或门的输入端连接。
3.根据权利要求2所述的双边沿D触发器，其特征在于，所述第一输入信号处理电路中PMOS管的栅极连接所述时钟信号；
所述第二输入信号处理电路中PMOS管的栅极连接所述反相时钟信号。
4.根据权利要求1所述的双边沿D触发器，其特征在于，所述触发信号生成电路中的或门输出第一内部触发信号，所述触发信号生成电路中的第三非门输出第二内部触发信号；
所述第一内部触发信号与所述第二内部触发信号的相位互补。
5.根据权利要求4所述的双边沿D触发器，其特征在于，在所述触发电路中，所述时钟信号的上升沿触发所述第一内部触发信号由低电平转变为高电平短脉冲；
所述时钟信号的下降沿触发所述第一内部触发信号由低电平转变为高电平短脉冲。
6.根据权利要求1所述的双边沿D触发器，其特征在于，所述求值电路包括第四非门、传输门、第五非门、第六非门、第七非门和三态反相器；
所述第四非门的输入端接收所述输入数据信号；
所述第四非门与所述传输门连接，所述传输门与所述第五非门连接，所述第五非门与所述第六非门连接，所述第六非门与所述第七非门连接；
所述传输门的两个控制端分别接收所述触发电路提供的第一内部触发信号和第二内部触发信号；
所述三态反相器的第一输入端连接所述第五非门的输出端，所述三态反相器的输出端连接所述第五非门的输入端；
所述三态反相器的第二输入端、第三输入端分别接收所述触发电路提供的第一内部触发信号和第二内部触发信号。
7.根据权利要求6所述的双边沿D触发器，其特征在于，所述第四非门的输出端与所述传输门的输入端连接，所述传输门的输出端与所述第五非门的输入端连接。
8.根据权利要求1所述的双边沿D触发器，其特征在于，所述传输门由一个NMOS管和一个PMOS管构成，所述PMOS管的栅极连接所述第一内部触发信号，所述NMOS管的栅极连接第二内部触发信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |