JP4601787B2 - 発振器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、リングオシレータを使用して高い発振周波数を得ることができる発振器に関するものである。
【０００２】
【従来の技術】
従来、発振器の一例としてリングオシレータが知られている。このリングオシレータは、インバータ、ナンドゲート、ノアゲートなどの反転出力の論理ゲートを奇数段直列に接続し、最終段の出力を初段に帰還して自己発振させるものである。
【０００３】
【発明が解決しようとする課題】
ところで、従来のリングオシレータは、発振器を構成する各論理ゲートの平均伝搬遅延時間の総和の２倍の周期で発振するため、論理ゲートの段数を増加するほど発振周波数は低くなる。このため、従来のリングオシレータでは、高い発振周波数の出力が得られるものを実現するのが困難であった。
【０００４】
そこで、本発明の目的は、リングオシレータを活用することにより、高い発振周波数の出力が得られるようにした発振器を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は以下のように構成した。
すなわち、請求項１に記載の発明は、インバータを奇数段直列接続し、最終段の出力を初段に帰還して自己発振させるリングオシレータ回路と、前記インバータの各出力に基づき発振出力を取り出す検出回路と、を備え、前記インバータは、ゲートからの入力をドレインに反転出力するトランジスタと、このトランジスタの負荷となる定電流源と、前記トランジスタのドレインに接続される容量と、を含み、前記検出回路は、前記各インバータの各出力端子に接続されてソースフォロワ動作する複数のトランジスタと、その複数の各トランジスタに共通に接続される定電流源と、を含み、その共通接続部から前記発振出力を出力することを特徴とするものである。
【０００６】
このように本発明では、リングオシレータ回路と検出回路とを備え、その各回路を上記のように構成したので、高い発振周波数の出力を得ることができる。
【０００７】
【発明の実施の形態】
以下、本発明発振器の実施形態の構成について、図１および図２の回路図を参照して説明する。
この実施形態にかかる発振器は、図１に示すように、リングオシレータ回路１と、ピーク検出回路２とを備え、出力端子３から発振出力を取り出すようになっている。
【０００８】
リングオシレータ回路１は、奇数個のインバータ１１〜１３を直列接続し、最終段のインバータ１３の出力を初段のインバータ１１に帰還して自己発振するようになっている。
各インバータ１１〜１３は、例えば図２に示すように、入力を反転出力するＮＭＯＳトランジスタＱ１１、このＮＭＯＳトランジスタＱ１１の負荷として機能する定電流源Ｉ１１と、ＮＭＯＳトランジスタＱ１１のドレインとアース間に接続される負荷容量ＣＬとから構成されている。
【０００９】
ピーク検出回路２は、インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３のうちの各ピーク部分を順次取り出すものであり、図１に示すように、インバータ１１〜１３の各出力端子に接続されてソースフォロワ動作するＮＭＯＳトランジスタＱ１〜Ｑ３と、ＮＭＯＳトランジスタＱ１〜Ｑ３に共通に接続されるとともにその共通の負荷として機能する定電流源Ｉ１とから構成される。
【００１０】
さらに具体的に説明すると、インバータ１１〜１３の各出力端子が、ＮＭＯＳトランジスタＱ１〜Ｑ３の各ゲートに接続されている。ＮＭＯＳトランジスタＱ１〜Ｑ３の各ソースは共通に接続され、その共通接続部が定電流源Ｉ１を介して接地されるとともに、出力端子３に接続されている。さらに、ＮＭＯＳトランジスタＱ１〜Ｑ３の各ドレインには、電源電圧ＶＤＤが供給されるようになっている。
【００１１】
次に、このような構成からなる実施形態にかかる発振器の動作の一例について、図面を参照して説明する。
リングオシレータ回路１が自己発振を開始すると、インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３は、例えば図３に示すように、それぞれ位相がずれたものとなる。
【００１２】
インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３は、ＮＭＯＳトランジスタＱ１〜Ｑ３の各ゲートにそれぞれ印加されるので、ＮＭＯＳトランジスタＱ１〜Ｑ３には、その各出力電圧Ｖ１〜Ｖ３に応じた各電流が流れ、この各電流の総和の電流が定電流源Ｉ１に流れ込む。
ＮＭＯＳトランジスタＱ１〜Ｑ３の各ソースには、共通の定電流源Ｉ１が接続されているので、ＮＭＯＳトランジスタＱ１〜Ｑ３の各電流の総和は、定電流源Ｉ１の電流値Ｉ１に制限される。
【００１３】
この結果、ピーク検出回路２の出力端子３からの出力電圧Ｖｏｕｔは、図３の実線で示すように、インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３のうちの各ピーク部分を順次取り出した波形となり、高い発振周波数の出力が得られる。
以上説明したように、この実施形態によれば、ピーク検出回路２によりインバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３のうちの各ピーク部分を順次取り出すようにしたので、リングオシレータ回路１の活用により発振周波数が高い出力を得ることができる。
【００１４】
【発明の効果】
以上述べたように、本発明によれば、リングオシレータ回路と検出回路とを備え、その各回路を上記のように構成するようにした。このため、高い発振周波数の出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示す回路図である。
【図２】図１の各インバータの具体的な構成を示す回路図である。
【図３】図１の各部の電圧を示す電圧波形図である。
【符号の説明】
１ リングオシレータ回路
２ ピーク検出回路
３ 出力端子
１１〜１３ インバータ
Ｑ１〜Ｑ３ ＮＭＯＳトランジスタ
Ｉ１ 定電流源
【発明の属する技術分野】
本発明は、リングオシレータを使用して高い発振周波数を得ることができる発振器に関するものである。
【０００２】
【従来の技術】
従来、発振器の一例としてリングオシレータが知られている。このリングオシレータは、インバータ、ナンドゲート、ノアゲートなどの反転出力の論理ゲートを奇数段直列に接続し、最終段の出力を初段に帰還して自己発振させるものである。
【０００３】
【発明が解決しようとする課題】
ところで、従来のリングオシレータは、発振器を構成する各論理ゲートの平均伝搬遅延時間の総和の２倍の周期で発振するため、論理ゲートの段数を増加するほど発振周波数は低くなる。このため、従来のリングオシレータでは、高い発振周波数の出力が得られるものを実現するのが困難であった。
【０００４】
そこで、本発明の目的は、リングオシレータを活用することにより、高い発振周波数の出力が得られるようにした発振器を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は以下のように構成した。
すなわち、請求項１に記載の発明は、インバータを奇数段直列接続し、最終段の出力を初段に帰還して自己発振させるリングオシレータ回路と、前記インバータの各出力に基づき発振出力を取り出す検出回路と、を備え、前記インバータは、ゲートからの入力をドレインに反転出力するトランジスタと、このトランジスタの負荷となる定電流源と、前記トランジスタのドレインに接続される容量と、を含み、前記検出回路は、前記各インバータの各出力端子に接続されてソースフォロワ動作する複数のトランジスタと、その複数の各トランジスタに共通に接続される定電流源と、を含み、その共通接続部から前記発振出力を出力することを特徴とするものである。
【０００６】
このように本発明では、リングオシレータ回路と検出回路とを備え、その各回路を上記のように構成したので、高い発振周波数の出力を得ることができる。
【０００７】
【発明の実施の形態】
以下、本発明発振器の実施形態の構成について、図１および図２の回路図を参照して説明する。
この実施形態にかかる発振器は、図１に示すように、リングオシレータ回路１と、ピーク検出回路２とを備え、出力端子３から発振出力を取り出すようになっている。
【０００８】
リングオシレータ回路１は、奇数個のインバータ１１〜１３を直列接続し、最終段のインバータ１３の出力を初段のインバータ１１に帰還して自己発振するようになっている。
各インバータ１１〜１３は、例えば図２に示すように、入力を反転出力するＮＭＯＳトランジスタＱ１１、このＮＭＯＳトランジスタＱ１１の負荷として機能する定電流源Ｉ１１と、ＮＭＯＳトランジスタＱ１１のドレインとアース間に接続される負荷容量ＣＬとから構成されている。
【０００９】
ピーク検出回路２は、インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３のうちの各ピーク部分を順次取り出すものであり、図１に示すように、インバータ１１〜１３の各出力端子に接続されてソースフォロワ動作するＮＭＯＳトランジスタＱ１〜Ｑ３と、ＮＭＯＳトランジスタＱ１〜Ｑ３に共通に接続されるとともにその共通の負荷として機能する定電流源Ｉ１とから構成される。
【００１０】
さらに具体的に説明すると、インバータ１１〜１３の各出力端子が、ＮＭＯＳトランジスタＱ１〜Ｑ３の各ゲートに接続されている。ＮＭＯＳトランジスタＱ１〜Ｑ３の各ソースは共通に接続され、その共通接続部が定電流源Ｉ１を介して接地されるとともに、出力端子３に接続されている。さらに、ＮＭＯＳトランジスタＱ１〜Ｑ３の各ドレインには、電源電圧ＶＤＤが供給されるようになっている。
【００１１】
次に、このような構成からなる実施形態にかかる発振器の動作の一例について、図面を参照して説明する。
リングオシレータ回路１が自己発振を開始すると、インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３は、例えば図３に示すように、それぞれ位相がずれたものとなる。
【００１２】
インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３は、ＮＭＯＳトランジスタＱ１〜Ｑ３の各ゲートにそれぞれ印加されるので、ＮＭＯＳトランジスタＱ１〜Ｑ３には、その各出力電圧Ｖ１〜Ｖ３に応じた各電流が流れ、この各電流の総和の電流が定電流源Ｉ１に流れ込む。
ＮＭＯＳトランジスタＱ１〜Ｑ３の各ソースには、共通の定電流源Ｉ１が接続されているので、ＮＭＯＳトランジスタＱ１〜Ｑ３の各電流の総和は、定電流源Ｉ１の電流値Ｉ１に制限される。
【００１３】
この結果、ピーク検出回路２の出力端子３からの出力電圧Ｖｏｕｔは、図３の実線で示すように、インバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３のうちの各ピーク部分を順次取り出した波形となり、高い発振周波数の出力が得られる。
以上説明したように、この実施形態によれば、ピーク検出回路２によりインバータ１１〜１３の各出力電圧Ｖ１〜Ｖ３のうちの各ピーク部分を順次取り出すようにしたので、リングオシレータ回路１の活用により発振周波数が高い出力を得ることができる。
【００１４】
【発明の効果】
以上述べたように、本発明によれば、リングオシレータ回路と検出回路とを備え、その各回路を上記のように構成するようにした。このため、高い発振周波数の出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示す回路図である。
【図２】図１の各インバータの具体的な構成を示す回路図である。
【図３】図１の各部の電圧を示す電圧波形図である。
【符号の説明】
１ リングオシレータ回路
２ ピーク検出回路
３ 出力端子
１１〜１３ インバータ
Ｑ１〜Ｑ３ ＮＭＯＳトランジスタ
Ｉ１ 定電流源
Claims (1)
- インバータを奇数段直列接続し、最終段の出力を初段に帰還して自己発振させるリングオシレータ回路と、
前記インバータの各出力に基づき発振出力を取り出す検出回路と、
を備え、
前記インバータは、ゲートからの入力をドレインに反転出力するトランジスタと、このトランジスタの負荷となる定電流源と、前記トランジスタのドレインに接続される容量と、を含み、
前記検出回路は、前記各インバータの各出力端子に接続されてソースフォロワ動作する複数のトランジスタと、その複数の各トランジスタに共通に接続される定電流源と、を含み、その共通接続部から前記発振出力を出力することを特徴とする発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268059A JP4601787B2 (ja) | 2000-09-05 | 2000-09-05 | 発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268059A JP4601787B2 (ja) | 2000-09-05 | 2000-09-05 | 発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076849A JP2002076849A (ja) | 2002-03-15 |
| JP4601787B2 true JP4601787B2 (ja) | 2010-12-22 |
Family
ID=18754878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000268059A Expired - Fee Related JP4601787B2 (ja) | 2000-09-05 | 2000-09-05 | 発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4601787B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434432B1 (ko) * | 2002-05-30 | 2004-06-07 | (주)다윈텍 | Ｐｖｔ 변화에 둔감한 저전압 고속용 셀프-오실레이터 |
| JP2005130092A (ja) * | 2003-10-22 | 2005-05-19 | Yamaha Corp | 電圧制御発振器 |
| JP2008244787A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 発振停止検出回路、発振装置、半導体装置、電子機器および時計 |
| GB2473180A (en) * | 2009-07-24 | 2011-03-09 | Texas Instruments Ltd | Voltage controlled oscillator with reduced noise |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166640A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Or circuit |
| JPS61206308A (ja) * | 1985-03-11 | 1986-09-12 | Seiko Instr & Electronics Ltd | 電圧制御発振器 |
| JPH0583089A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 発振回路 |
| JPH06343022A (ja) * | 1993-06-01 | 1994-12-13 | Fujitsu Ltd | 電圧制御発振回路 |
| JPH10256907A (ja) * | 1997-03-11 | 1998-09-25 | Rohm Co Ltd | 基準パルス発生回路 |
| JP2000134067A (ja) * | 1998-10-21 | 2000-05-12 | Isei Denshi Kofun Yugenkoshi | 低電圧、低ジッタ―電圧制御発振器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127614A (ja) * | 1986-11-18 | 1988-05-31 | Sumitomo Electric Ind Ltd | ピ−クデイテクタ回路 |
-
2000
- 2000-09-05 JP JP2000268059A patent/JP4601787B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166640A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Or circuit |
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| JPH0583089A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 発振回路 |
| JPH06343022A (ja) * | 1993-06-01 | 1994-12-13 | Fujitsu Ltd | 電圧制御発振回路 |
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| JP2000134067A (ja) * | 1998-10-21 | 2000-05-12 | Isei Denshi Kofun Yugenkoshi | 低電圧、低ジッタ―電圧制御発振器 |
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| Publication number | Publication date |
|---|---|
| JP2002076849A (ja) | 2002-03-15 |
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|
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| A621 | Written request for application examination |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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