JP4601787B2 - 発振器 - Google Patents
発振器 Download PDFInfo
- Publication number
- JP4601787B2 JP4601787B2 JP2000268059A JP2000268059A JP4601787B2 JP 4601787 B2 JP4601787 B2 JP 4601787B2 JP 2000268059 A JP2000268059 A JP 2000268059A JP 2000268059 A JP2000268059 A JP 2000268059A JP 4601787 B2 JP4601787 B2 JP 4601787B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverters
- transistor
- constant current
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、リングオシレータを使用して高い発振周波数を得ることができる発振器に関するものである。
【0002】
【従来の技術】
従来、発振器の一例としてリングオシレータが知られている。このリングオシレータは、インバータ、ナンドゲート、ノアゲートなどの反転出力の論理ゲートを奇数段直列に接続し、最終段の出力を初段に帰還して自己発振させるものである。
【0003】
【発明が解決しようとする課題】
ところで、従来のリングオシレータは、発振器を構成する各論理ゲートの平均伝搬遅延時間の総和の2倍の周期で発振するため、論理ゲートの段数を増加するほど発振周波数は低くなる。このため、従来のリングオシレータでは、高い発振周波数の出力が得られるものを実現するのが困難であった。
【0004】
そこで、本発明の目的は、リングオシレータを活用することにより、高い発振周波数の出力が得られるようにした発振器を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項1に記載の発明は以下のように構成した。
すなわち、請求項1に記載の発明は、インバータを奇数段直列接続し、最終段の出力を初段に帰還して自己発振させるリングオシレータ回路と、前記インバータの各出力に基づき発振出力を取り出す検出回路と、を備え、前記インバータは、ゲートからの入力をドレインに反転出力するトランジスタと、このトランジスタの負荷となる定電流源と、前記トランジスタのドレインに接続される容量と、を含み、前記検出回路は、前記各インバータの各出力端子に接続されてソースフォロワ動作する複数のトランジスタと、その複数の各トランジスタに共通に接続される定電流源と、を含み、その共通接続部から前記発振出力を出力することを特徴とするものである。
【0006】
このように本発明では、リングオシレータ回路と検出回路とを備え、その各回路を上記のように構成したので、高い発振周波数の出力を得ることができる。
【0007】
【発明の実施の形態】
以下、本発明発振器の実施形態の構成について、図1および図2の回路図を参照して説明する。
この実施形態にかかる発振器は、図1に示すように、リングオシレータ回路1と、ピーク検出回路2とを備え、出力端子3から発振出力を取り出すようになっている。
【0008】
リングオシレータ回路1は、奇数個のインバータ11〜13を直列接続し、最終段のインバータ13の出力を初段のインバータ11に帰還して自己発振するようになっている。
各インバータ11〜13は、例えば図2に示すように、入力を反転出力するNMOSトランジスタQ11、このNMOSトランジスタQ11の負荷として機能する定電流源I11と、NMOSトランジスタQ11のドレインとアース間に接続される負荷容量CLとから構成されている。
【0009】
ピーク検出回路2は、インバータ11〜13の各出力電圧V1〜V3のうちの各ピーク部分を順次取り出すものであり、図1に示すように、インバータ11〜13の各出力端子に接続されてソースフォロワ動作するNMOSトランジスタQ1〜Q3と、NMOSトランジスタQ1〜Q3に共通に接続されるとともにその共通の負荷として機能する定電流源I1とから構成される。
【0010】
さらに具体的に説明すると、インバータ11〜13の各出力端子が、NMOSトランジスタQ1〜Q3の各ゲートに接続されている。NMOSトランジスタQ1〜Q3の各ソースは共通に接続され、その共通接続部が定電流源I1を介して接地されるとともに、出力端子3に接続されている。さらに、NMOSトランジスタQ1〜Q3の各ドレインには、電源電圧VDDが供給されるようになっている。
【0011】
次に、このような構成からなる実施形態にかかる発振器の動作の一例について、図面を参照して説明する。
リングオシレータ回路1が自己発振を開始すると、インバータ11〜13の各出力電圧V1〜V3は、例えば図3に示すように、それぞれ位相がずれたものとなる。
【0012】
インバータ11〜13の各出力電圧V1〜V3は、NMOSトランジスタQ1〜Q3の各ゲートにそれぞれ印加されるので、NMOSトランジスタQ1〜Q3には、その各出力電圧V1〜V3に応じた各電流が流れ、この各電流の総和の電流が定電流源I1に流れ込む。
NMOSトランジスタQ1〜Q3の各ソースには、共通の定電流源I1が接続されているので、NMOSトランジスタQ1〜Q3の各電流の総和は、定電流源I1の電流値I1に制限される。
【0013】
この結果、ピーク検出回路2の出力端子3からの出力電圧Voutは、図3の実線で示すように、インバータ11〜13の各出力電圧V1〜V3のうちの各ピーク部分を順次取り出した波形となり、高い発振周波数の出力が得られる。
以上説明したように、この実施形態によれば、ピーク検出回路2によりインバータ11〜13の各出力電圧V1〜V3のうちの各ピーク部分を順次取り出すようにしたので、リングオシレータ回路1の活用により発振周波数が高い出力を得ることができる。
【0014】
【発明の効果】
以上述べたように、本発明によれば、リングオシレータ回路と検出回路とを備え、その各回路を上記のように構成するようにした。このため、高い発振周波数の出力を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施形態の構成を示す回路図である。
【図2】図1の各インバータの具体的な構成を示す回路図である。
【図3】図1の各部の電圧を示す電圧波形図である。
【符号の説明】
1 リングオシレータ回路
2 ピーク検出回路
3 出力端子
11〜13 インバータ
Q1〜Q3 NMOSトランジスタ
I1 定電流源
Claims (1)
- インバータを奇数段直列接続し、最終段の出力を初段に帰還して自己発振させるリングオシレータ回路と、
前記インバータの各出力に基づき発振出力を取り出す検出回路と、
を備え、
前記インバータは、ゲートからの入力をドレインに反転出力するトランジスタと、このトランジスタの負荷となる定電流源と、前記トランジスタのドレインに接続される容量と、を含み、
前記検出回路は、前記各インバータの各出力端子に接続されてソースフォロワ動作する複数のトランジスタと、その複数の各トランジスタに共通に接続される定電流源と、を含み、その共通接続部から前記発振出力を出力することを特徴とする発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000268059A JP4601787B2 (ja) | 2000-09-05 | 2000-09-05 | 発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000268059A JP4601787B2 (ja) | 2000-09-05 | 2000-09-05 | 発振器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002076849A JP2002076849A (ja) | 2002-03-15 |
JP4601787B2 true JP4601787B2 (ja) | 2010-12-22 |
Family
ID=18754878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000268059A Expired - Fee Related JP4601787B2 (ja) | 2000-09-05 | 2000-09-05 | 発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4601787B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100434432B1 (ko) * | 2002-05-30 | 2004-06-07 | (주)다윈텍 | Pvt 변화에 둔감한 저전압 고속용 셀프-오실레이터 |
JP2005130092A (ja) * | 2003-10-22 | 2005-05-19 | Yamaha Corp | 電圧制御発振器 |
JP2008244787A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 発振停止検出回路、発振装置、半導体装置、電子機器および時計 |
GB2473180A (en) * | 2009-07-24 | 2011-03-09 | Texas Instruments Ltd | Voltage controlled oscillator with reduced noise |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56166640A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Or circuit |
JPS61206308A (ja) * | 1985-03-11 | 1986-09-12 | Seiko Instr & Electronics Ltd | 電圧制御発振器 |
JPH0583089A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 発振回路 |
JPH06343022A (ja) * | 1993-06-01 | 1994-12-13 | Fujitsu Ltd | 電圧制御発振回路 |
JPH10256907A (ja) * | 1997-03-11 | 1998-09-25 | Rohm Co Ltd | 基準パルス発生回路 |
JP2000134067A (ja) * | 1998-10-21 | 2000-05-12 | Isei Denshi Kofun Yugenkoshi | 低電圧、低ジッタ―電圧制御発振器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63127614A (ja) * | 1986-11-18 | 1988-05-31 | Sumitomo Electric Ind Ltd | ピ−クデイテクタ回路 |
-
2000
- 2000-09-05 JP JP2000268059A patent/JP4601787B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56166640A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Or circuit |
JPS61206308A (ja) * | 1985-03-11 | 1986-09-12 | Seiko Instr & Electronics Ltd | 電圧制御発振器 |
JPH0583089A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 発振回路 |
JPH06343022A (ja) * | 1993-06-01 | 1994-12-13 | Fujitsu Ltd | 電圧制御発振回路 |
JPH10256907A (ja) * | 1997-03-11 | 1998-09-25 | Rohm Co Ltd | 基準パルス発生回路 |
JP2000134067A (ja) * | 1998-10-21 | 2000-05-12 | Isei Denshi Kofun Yugenkoshi | 低電圧、低ジッタ―電圧制御発振器 |
Also Published As
Publication number | Publication date |
---|---|
JP2002076849A (ja) | 2002-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100616066B1 (ko) | 주파수 가변발진회로와, 그것을 이용한 위상동기회로 및 클럭동기회로 | |
US20080180139A1 (en) | Cmos differential rail-to-rail latch circuits | |
KR20040014160A (ko) | 마스터 슬레이브 플립플롭 회로 | |
JP2005536923A (ja) | 多相発振器およびそのための方法 | |
EP3477860A1 (en) | Comparator and relaxation oscillator | |
CN100359802C (zh) | 环形振荡电路及延迟电路 | |
JPS6412413B2 (ja) | ||
US6100730A (en) | Prescaler system circuits | |
JP4601787B2 (ja) | 発振器 | |
CN111884626B (zh) | 双边沿d触发器 | |
CN110858759B (zh) | 单边带混频器电路 | |
JP3756285B2 (ja) | Cmos論理回路およびその駆動方法 | |
JP4149968B2 (ja) | 電圧レベル変換回路 | |
JP3713881B2 (ja) | 半導体集積回路 | |
KR960026760A (ko) | 펄스 신호 정형회로 | |
CN114978115A (zh) | 一种电容交叉充放电型振荡电路 | |
US6100720A (en) | Low dissipation inverter circuit | |
JP4053417B2 (ja) | レベル変換回路 | |
JPH0427729B2 (ja) | ||
JPH06140884A (ja) | Cmos型半導体cr発振回路 | |
KR100596748B1 (ko) | 다이내믹 시모스 로직 | |
JP4025203B2 (ja) | レベルシフト回路 | |
JP2009194560A (ja) | 分周回路 | |
JP3679994B2 (ja) | 半導体集積回路装置 | |
JPH04172809A (ja) | フリップ・フロップ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070823 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070823 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100414 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100929 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |