CN103810446A - 基于片上全局互连随机延时网络的物理不可克隆函数电路 - Google Patents

Abstract

本发明首次公开了一种基于集成电路芯片上全局互连线随机延时网络的物理不可克隆函数电路，包括全局互连线延时网络、信号路径开关、路径时序裁决器、输入和输出单元，如附图1所示；所述电路采用的全局互连线在结构上位于集成电路芯片的外围，这种布线结构很容易监测到受保护电路是否被攻击以及在受到侵入式攻击后更好的保护原有电路。本发明使得物理不可克隆函数电路保护内层的核心芯片免受侵入式攻击的能力得到了增强，可应用于移动计算、身份鉴别、核心芯片防护等安全领域中。

Description

基于片上全局互连随机延时网络的物理不可克隆函数电路

技术领域

本发明属于移动计算安全支付技术及密码学集成电路芯片设计领域，特别涉及一种基于超深亚微米、纳米尺度集成电路芯片片上全局互连线随机延时网络的物理不可克隆函数电路。

背景技术

l、物理不可克隆函数是一种从复杂物理系统中提取秘密的方法。通常，物理不可克隆函数电路可以利用硅的物理延时特征和集成电路加工工艺的变化性来实现，它能够唯一地表征每一块硅芯片。随着集成电路加工工艺节点的不断缩小，集成电路芯片上互连线的平均延迟时间已经超越芯片上逻辑单元本征的门延迟时间，成为电路延时的主导因素。而物理不可克隆函数电路的基本原理就是利用电路本身内部的不可预测的不确定延时，但是目前的物理不可克隆函数电路仅考虑了芯片上逻辑器件延时，忽略了互连线带来的延时。这种仅考虑逻辑器件延时而忽略了互连延时的物理不可克隆函数电路，不符合物理电路的实际。而且，其电路的实现仅利用芯片物理结构的局部连线资源而不使用外层的全局连线资源，因而不利于在空间结构上利用物理芯片的外层连线资源来保护内层的核心逻辑处理单元免受物理侵入式攻击。

2、目前已有的物理不可克隆函数电路中：(1)信号路径开关由与非门构成，与非门构成的信号路径开关需要的晶体管数量较多，需占用大量的电路资源和功耗；(2)路径时序裁决器由D触发器构成，我们知道边沿触发器不是真正的公平仲裁器，D触发器的输出信号是由输入信号D和时钟信号CK决定的，而这两个信号的传输路径是不对称的，输入信号D必须要先于时钟信号CK到达触发器输入端口，即为时钟信号CK保留一定的建立时间。同时D触发器内部的信号传输线路结构的不对称将导致物理不可克隆函数电路受到温度和电压的影响可能也是不对称的，而且D触发器的输出信号存在进入亚稳定态的可能性。

发明内容

本发明提供一种基于集成电路芯片片上全局互连线随机延时网络的物理不可克隆函数电路，在结构上增加位于芯片外层的全局互连线，使得物理不可克隆函数电路保护内层的核心逻辑处理单元免受侵入式攻击的能力得到了增强。

一种基于集成电路芯片上全局互连线随机延时网络的物理不可克隆函数电路，包括：

1、用于多路信号传输的全局互连随机延时网络。全局互连随机延时网络由芯片外层的金属连线网络构成。附图l所示为全局互连随机延时网络的等效分布电模型。

2、用于进行传输路径选择的若干信号路径开关，由传输门构成，如附图2所示。第一个信号路径开关一端接输入信号，另一端接第二个信号路径开关；最后一个信号路径开关一端接路径时序裁决器，另一端接倒数第二个信号路径开关；其余信号路径开关依次顺序连接。

3、用于记录信号到达先后次序的路径时序裁决器，由SR锁存器构成，如附图3所示。路径时序裁决器一端接输出，另一端接最后一个信号路径开关。

4、输入单元：输入单元由两部分组成：(1)输入端的时序信号，通常是一个由低电平到高电平的上升沿信号；(2)探查信号b_i，通常随机生成，信号路径开关根据b_i的值对输入信号的传输路径进行选择：直线传输(b_i=‘0’)或交叉传输(b_i=‘l’)。

5、输出单元：本发明所设计的是1位输出响应的物理不可克隆函数电路，通过如下方法可以得到N位输出响应的物理不可克隆函数电路：复制N个物理不可克隆函数电路，让这些电路同时工作，输入同一组的探查信号(b_o，b₁，…b_n-1)，从而得到N位的输出信号Q，如附图4所示。

本发明对此前的物理不可克隆函数电路进行了重新设计，相比传统的基于逻辑门延时的物理不可克隆函数电路，特别引入了全局互连延时网络作为物理不可克隆函数电路的主要组成部分。这种全新结构的物理不可克隆函数电路不仅仅优化了面积，提高了仲裁时间分辨率，更重要的是增强了物理不可克隆函数电路保护内层核心处理电路免受侵入式攻击的能力。

附图说明

附图1是基于全局互连随机延时网络的等效分布电模型原理图。

附图2是信号路径开关的电路图。

附图3是路径时序裁决器电路图。

附图4是物理不可克隆函数电路输出单元实现原理图。

附图5是传输线的等效RC链原理图。

附图6是路径时序裁决器输入信号延时分布图。横坐标为信号传输的延时时间，纵坐标为电压值。

具体实施方式

本发明提供一种基于片上互连线随机延时网络的物理不可克隆函数电路，如附图1所示，该电路包括：

用于多路信号传输的全局互连延时网络；若干进行数据传输路径选择的信号路径开关；记录信号到达先后次序的路径时序裁决器；输入和输出单元。

1、全局互连随机延时网络在布线结构上位于芯片的外层，由金属连线网络构成。

对于本发明所涉及的全局互连线延时网络，我们采用分布的rc模型来代替，如附图5所示。链形网络的Elmore延时为： ${\mathrm{\τ}}_{\mathrm{DN}}=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i\underset{j=1}{\overset{i}{\mathrm{\Σ}}}{R}_j=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i{R}_{\mathrm{ii}},$ 其中R_ii＝(R₁+R₂+…+R_i)为从输入节点到节点i的总电阻。从而，i点的Elmore延时为：τ_Di＝C_iR_i+C₂(R₁+R₂)+…+C_i(R₁+R₂+…+R_i)。对于一条总长为L的连线，被完全分割成N段，每段的长度为L／N，因此每段的电阻电容分别为rL／N和cL／N。利用Elmore公式，我们可以计算出这条导线的时间常数为： ${\mathrm{\τ}}_{\mathrm{DN}}={\left(\frac{L}{N}\right)}^2(\mathrm{rc}+2\mathrm{rc}+\·\·\·+\mathrm{Nrc})=\left({\mathrm{rcL}}^2\right)\frac{N(N+1)}{{2N}^2}=\mathrm{RC}\frac{N+1}{2N},$ 式中，R＝rL及C＝cL是这条导线的总电阻和总电容。当N值很大时，这一模型渐进地趋于分布式rc线。当N→∞时，上式变为 ${\mathrm{\τ}}_{\mathrm{DN}}=\frac{\mathrm{RC}}{2}=\frac{{\mathrm{rcL}}^2}{2}.$ 由上式可以得到一个重要的结论：一条导线的延时是它长度的二次函数。这意味着导线长度的加倍将使时延加大4倍。本发明所提出的基于全局互连线随机延时网络的物理不可克隆函数电路，相比现有的物理不可克隆函数电路，电路连线使用的是外部的全局连线资源，导线长度加长，线路延时增加。

附图1是本发明基于全局互连随机延时网络的等效分布电模型原理图。在输入端加一个由低电平到高电平的上升沿信号，当输入探查信号(b₀，b₁，．．．b_n-1)确定时，信号的传输路径也随之确定，在不计传输线相互串扰的情况下，同一个信号源经过两条路径的Elmore延时分别为 ${\mathrm{\τ}}_1=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i{R}_{\mathrm{ii}}$ 和 ${\mathrm{\τ}}_2=\underset{j=1}{\overset{N}{\mathrm{\Σ}}}{C}_j{R}_{\mathrm{jj}}.$ 另一方面，在芯片的制造过程中，由于尺寸的减少，使得大量的随机不可控因素存在其中，从而导致相同的电路在不同的芯片上存在微小的差异，同一块芯片上不同位置的器件也存在差异。同时，互连线作为电路的一部分，其线边沿粗糙度也是随机的，并且长度、宽度以及高度都不可能精确的被控制。这些因素都将会影响互连线的电阻值和电容值，从而使得电阻和电容值呈随机分布，电阻和电容值的随机分布使得线路延时呈随机分布，通过大量的仿真实验，可以得出信号延时服从正态分布，如附图6所以。因此对同一个信号源经过两条路径得到的输出信号，由于线路延时的随机性，再加之传输线间串扰的影响，使得输出具有不可预测性。

2、信号路径开关采用传输门构成，如附图2所示。信号路径开关通过控制信号b₁来操作两个输入信号：当b_i＝‘O’时，Q₀＝‘i₀’，Q₁＝‘i₁’，实现直线传输；当b_i＝‘1’时，Q₀＝‘i₁’，Q₁＝‘i₀’，实现交叉传输。通过改变控制信号bi的值，我们可以控制信号的传输路径，从而对于每一组b_i，都可以获得一对时延路径。这样上升沿信号就会在输入端分成两个信号经由两条不同的时延路径到达最后一个信号路径开关的两个输出端口。由于两条时延路径存在差异性，到达最后一个信号路径开关的输出时，两个输出信号就会存在时间差。如果b_n-1信号路径开关上端口的输出信号快于下端口输出信号，路径时序裁决器的输出信号即为‘1’；反之，输出信号即为‘O’。

3、路径时序裁决器采用SR锁存器，SR锁存器由两个交错的与非门构成，如附图3所示，其中两条信号传输线路完全对称。在sR锁存器中，输出端口分别为Q和Q′，初始状态都处于高电平‘1’，当输入信号A的上升沿先于输入信号B到来时，输出端口Q将会被置于低电平‘0’，输出端口Q′将仍保持高电平‘1’；而当输入信号B先到来时，输出端口Q′将会被置于低电平‘0’，输出端口Q将仍保持高电平‘1’。这种对称的与非门结构将确保只有一个输入信号才能将输出端口Q或者Q′置为低电平，并且两个输入信号都是公平竞争的。

4、输入单元由两部分组成：(1)输入端的时序信号，通常是一个由低电平到高电平的上升沿信号；(2)探查信号b_i，通常随机生成，信号路径开关根据b_i的值对输入信号的传输路径进行选择：直线传输(b_i＝‘0’)或交叉传输(b_i＝‘1’)。

5、输出单元：本发明所设计的是1位输出响应的物理不可克隆函数电路，通过下述方法可以得到N位输出响应的物理不可克隆函数电路：复制N个物理不可克隆函数电路，让这些电路同时工作，输入同一组的探查信号(b₀，b₁，…b_n-1)，从而得到N位的输出信号Q。

本发明对此前的物理不可克隆函数电路进行了重新设计，特别引入了全局互连延时网络作为物理不可克隆函数电路的主要组成部分。这种全新结构的物理不可克隆函数电路不仅优化了面积，提高了仲裁时间分辨率，更重要的是增强了物理不可克隆函数电路保护内层核心处理电路免受侵入式攻击的能力，具体包括：(1)利用芯片外围的全局互连线结构很容易监测到受保护的内层芯片是否被攻击。(2)如果受保护的内层芯片被攻击，这就破坏了原有电路中位于芯片外围的全局互连线结构，导致整个电路的参数发生变化，有利于更好的保护内层核心处理电路免受侵入式攻击。

Claims (3)

1.一种基于片上全局互连随机延时网络的物理不可克隆函数电路，包括：路径信号开关，用于数据传输路径的选择；路径时序裁决器，用于记录同一个信号源经过两条路径传输后哪一路最先到达其输入端口；输入信号单元，包括输入端的时序信号和探查信号b_i，时序信号通常是一个由低电平到高电平的上升沿信号，信号路径开关根据探查信号b_i的值对输入信号的传输路径进行选择：直线传输(b_i＝‘0’)或交叉传输(b₁＝‘1’)；输出单元，路径时序裁决器通过判断两路信号到达其输入端口的先后次序输出‘0’或‘1’，其特征在于：所述电路是基于集成电路芯片上全局互连线随机延时网络的物理不可克隆函数电路。

2.根据权利要求1所述的物理不可克隆函数电路，其特征在于所述电路路径信号开关是由两个传输门构成的。

3.根据权利要求1所述的物理不可克隆函数电路，其特征在于所述电路路径时序裁决器是由RS锁存器构成的。

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