CN113063978B - 一种数字示波器及采样时刻失配的校正方法 - Google Patents

一种数字示波器及采样时刻失配的校正方法 Download PDF

Info

Publication number
CN113063978B
CN113063978B CN202110616417.0A CN202110616417A CN113063978B CN 113063978 B CN113063978 B CN 113063978B CN 202110616417 A CN202110616417 A CN 202110616417A CN 113063978 B CN113063978 B CN 113063978B
Authority
CN
China
Prior art keywords
channel
corrected
time
correction
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110616417.0A
Other languages
English (en)
Other versions
CN113063978A (zh
Inventor
张传民
朱宇通
容嘉喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Siglent Technologies Co Ltd
Original Assignee
Shenzhen Siglent Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Siglent Technologies Co Ltd filed Critical Shenzhen Siglent Technologies Co Ltd
Priority to CN202110616417.0A priority Critical patent/CN113063978B/zh
Publication of CN113063978A publication Critical patent/CN113063978A/zh
Application granted granted Critical
Publication of CN113063978B publication Critical patent/CN113063978B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R13/00—Arrangements for displaying electric variables or waveforms
    • G01R13/02—Arrangements for displaying electric variables or waveforms for displaying measured electric variables in digital form
    • G01R13/0209—Arrangements for displaying electric variables or waveforms for displaying measured electric variables in digital form in numerical form
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
    • G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种数字示波器及采样时刻失配的校正方法，包括参考通道、至少一个待校正通道和中央处理器；中央处理器控制根据初始采样时钟信号和预设采样延迟值分别对每个待校正通道输出采样时钟信号，以使每个待校正通道根据采样时钟信号对正弦波信号进行采集量化并输出码字值，并进行频谱变换，输出频谱变换结果；中央处理器还根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；中央处理器还将各个待校正通道的最优采样延迟值进行配置，以根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。本发明实施例能够简化采样时刻失配校正步骤，减少校正时间，提高校正精度。

Description

一种数字示波器及采样时刻失配的校正方法
技术领域
本发明涉及示波器技术领域，具体涉及一种数字示波器及采样时刻失配的校正方法。
背景技术
数字示波器是集数据采集、模数转换、软件编程等一系列技术制造出来的高性能示波器。通过对信号的采集、处理和运算，使得用户能在时域上直接观察被测信号。模数转换器简称ADC，在数字示波器中是一个核心的电子元器件。模数转换器的垂直分辨率、带宽、采样率、信噪比、有效位数（ENOB）等关键指标，对测量信号有着决定性的影响，也决定了数字示波器的档次和价格。由于半导体工艺的限制，在单颗模数转换器芯片上，较难同时达到很高的采样率、垂直分辨率、带宽等关键指标，一种有效的解决方式是采用时间交织（Time-interleaved）技术来实现更高性能的模数转换器。时间交织模数转换器也被国内外众多的示波器厂商应用在高性能的示波器产品上。
时间交织模数转换器简称为TIADC，是由多个具有相同分辨率的子通道组成，这些子通道对输入的信号进行交替采样，并输出模数转换后的结果，因此可以达到成倍的提高采样率的目的。理想情况下，时间交织模数转换器的转换精度应该和通道上各个子通道保持一致，即各个子通道的性能是完全一样，但是在实际的制造过程中由于工艺限制、片上误差、工作温度变换等因素使得各个子通道输出数据失配，对时间交织模数转换器的精度造成影响。其中，子通道的采样时刻失配会影响时间交织模数转换器的有效位数，进一步影响到对真实信号的还原。而现有技术中对于采样时刻失配的校正通常需要对每一个采样时刻延迟值所对应的时间交织模式转换器的有效位数进行遍历计算，计算步骤较多、时间较长。
发明内容
为解决上述问题，本发明提供一种数字示波器及采样时刻失配的校正方法，能够简化采样时刻失配的校正步骤，减少校正时间，提高校正精度。
根据第一方面，一种实施例中提供一种数字示波器，包括：
信号输入端，用于获取外部输入的信号；
衰减网络，连接于所述信号输入端，用于对输入衰减网络的信号进行衰减处理；
阻抗变换网络，连接于所述衰减网络，用于对输入阻抗变换网络的信号进行调理和阻抗变换处理；
可调增益放大器，连接于所述阻抗变换网络，用于对输入可调增益放大器的信号进行放大；
时间交织模数转换器，连接于所述可调增益放大器，所述时间交织模数转换器包括参考通道和至少一个待校正通道，用于对输入时间交织模数转换器的信号进行采集量化并输出码字值；
FPGA处理器，连接于所述时间交织模数转换器，用于对所述时间交织模数转换器输出的码字值进行频谱变换，获得频谱变换结果；
采样时钟发生电路，用于输出初始采样时钟信号；
相位调整电路，连接于所述采样时钟发生电路和所述时间交织模数转换器之间，用于储存每个待校正通道相对于参考通道采样时刻的多个预设采样延迟值；还用于根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号；
中央处理器，连接于所述可调增益放大器和所述FPGA处理器之间，用于控制向所述时间交织模数转换器输入正弦波信号；所述中央处理器还控制所述采样时钟发生电路输出初始采样时钟信号，并控制所述相位调整电路根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至所述中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；所述中央处理器还根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；所述中央处理器还将所述各个待校正通道的最优采样延迟值配置到所述相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。
在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，包括：
所述中央处理器根据各个频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；
所述中央处理器将所述各个待校正通道的各个预设采样延迟值及其对应的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；
所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。
在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值，包括：
所述中央处理器对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；
所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值。
在其中一种可能实现方式中，所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值，包括：
所述中央处理器计算各个待校正通道的校正多项式对应的求导式为0时的实数根；
所述中央处理器将各个待校正通道的校正多项式对应的求导式为0时的实数根，代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；
所述中央处理器将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；
所述中央处理器获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。
在其中一种可能实现方式中，所述中央处理器还用于控制向所述时间交织模数转换器输入多个大小不等的直流信号，以使所述时间交织模数转换器的参考通道和各个待校正通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述中央处理器还将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；所述中央处理器还计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；所述中央处理器还控制所述FPGA处理器储存各个待校正通道的第一配置值和第二配置值，以使所述FPGA处理器根据各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。
根据第二方面，一种实施例中提供一种采样时刻失配的校正方法，包括：
第一信号输入步骤，控制向时间交织模数转换器输入正弦波信号；所述时间交织模数转换器包括参考通道和至少一个待校正通道；
初始采样时钟信号输出步骤，控制输出初始采样时钟信号；
信号量化步骤，控制根据所述初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值；
频谱变换步骤，控制对所述时间交织模数转换器输出的码字值进行频谱变换，输出对应于各个待校正通道的频谱变换结果；
第一最优采样延迟值计算步骤，根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；
第一配置步骤，将所述各个待校正通道的最优采样延迟值配置到相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。
在其中一种可能实现方式中，所述第一最优采样延迟值计算步骤包括：
第一有效位数计算步骤，根据对应于各个待校正通道的频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；
多项式拟合步骤，分别将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；
第二最优采样延迟值计算步骤，分别根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。
在其中一种可能实现方式中，所述第二最优采样延迟值计算步骤包括：
求导步骤，分别对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；
实数根计算步骤，分别计算各个待校正通道的校正多项式对应的求导式为0时的实数根；
第二有效位数计算步骤，将各个待校正通道的校正多项式对应的求导式为0时的实数根，分别代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；
有效位数对比步骤，分别将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；
最优采样延迟值获取步骤，获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。
在其中一种可能实现方式中，所述校正方法还包括：
第二信号输入步骤，控制向所述时间交织模数转换器输入多个大小不等的直流信号，以使所述时间交织模数转换器的参考通道和各个待校正通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；
线性拟合步骤，将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；
反函数计算步骤，计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；
第二配置步骤，控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使所述FPGA处理器根据所述对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。
根据第三方面，一种实施例中提供一种数字示波器，包括：
存储器，用于存储程序；
处理器，用于通过执行所述存储器存储的程序以实现上述的校正方法。
实施本发明实施例具有如下有益效果：
依据上述的数字示波器及采样时刻失配的校正方法，由于通过对校正多项式的求导式来寻找各个待校正通道的最优采样延迟值的方法，只需要将求导式为0时的实数根代入校正多项式进行时间交织模数转换器的有效位数的计算，避免了对每一个采样时刻延迟值所对应的时间交织模式转换器的有效位数进行遍历计算，因此本发明能够简化采样时刻失配的校正步骤，减少校正时间，提高校正精度；此外，由于将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，以及根据校正函数同时计算各个待校正通道的第一配置值和第二配置值，并同时将两者配置于FPGA处理器中完成校正，因此本发明能够同时对失调失配和增益失配进行校正，减小校正算法的难度，节省校正时间。
附图说明
图1为本申请的时间交织模数转换器对输入其的信号进行采集量化输出的示意图；
图2为本申请的时钟发生电路在一种实施方式中的输出波形示意图；
图3为本申请的数字示波器在一种实施方式中的结构示意图一；
图4为本申请的相位调整电路在一种实施方式中输出采样时钟信号的示意图；
图5为本申请的相位调整电路在一种实施方式中所配置的预设采样延迟值的示意图；
图6为本申请的数字示波器在一种实施方式中计算校正多项式对应的求导式及其实数根的示意图；
图7为本申请的FPGA处理器在一种实施方式中根据第一配置值和第二配置值进行失调失配和增益失配校正的示意图；
图8为本申请的校正方法在一种实施方式中的流程示意图一；
图9为本申请的校正方法在一种实施方式中的流程示意图二；
图10为本申请的校正方法在一种实施方式中的流程示意图三；
图11为本申请的校正方法在一种实施方式中的流程示意图四；
图12为本申请的数字示波器在一种实施方式中的结构示意图二。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”，如无特别说明，均包括直接和间接连接；本申请所说“获取”，如无特别说明，均包括直接和间接获取。
请参见图1，时间交织模数转换器（TIADC）共由M个子通道组成，每个子通道的采样率是
Figure 426251DEST_PATH_IMAGE001
，由时钟发生电路提供。M个子通道依次采样输入信号，因此时间交织模数转换器对VGA输出的模拟信号的总采样率是fs，每个子通道的采样率
Figure 202446DEST_PATH_IMAGE001
是由fs分频得来。时间交织模数转换器完成模数转换后，再输出采集量化后的结果。请参见图2，理想情况下，相邻两个子通道的采样时钟的延迟值是Ts，时间交织模数转换器的采样周期为
Figure 778920DEST_PATH_IMAGE002
，每个子通道的采样周期为
Figure 908551DEST_PATH_IMAGE003
。由于芯片工艺、布线等原因，采样时钟信号到达各个子通道的采样时刻会存在失配现象，相邻子ADC的采样时钟与理想时刻的延迟误差为
Figure 316398DEST_PATH_IMAGE004
。各个子通道的采样时钟的偏移也会影响到时间交织模数转换器的性能，发明人对此影响进行了分析如下：
以第一个子通道作为参考，各个子通道相对于理想的采样时刻的不匹配时间为
Figure 702642DEST_PATH_IMAGE005
,假设输入信号x(t)的傅里叶变换为
Figure 766413DEST_PATH_IMAGE006
，则时间交织模数转换器输出序列的傅里叶变换
Figure 27630DEST_PATH_IMAGE007
为：
Figure DEST_PATH_IMAGE008
，
其中，M为时间交织模数转换器的子通道数，Ts为相邻两个子通道的采样时钟的延迟值，
Figure 493247DEST_PATH_IMAGE009
为输入信号的频率，
Figure 784813DEST_PATH_IMAGE010
为对信号进行采样的采样角频率，j为虚数单位（j*j=-1），k为杂散出现的频率点处（k=±1,±2,±3…），i代表时间交织模数转换器的第i路子ADC（i=1,2,3…M）。
由此可见，采样时刻失配杂散出现在
Figure 132618DEST_PATH_IMAGE011
处，其能量大小和输入信号的幅度、频率和采样率都有关系。
本发明通过调整各个待校正通道的采样时钟的延迟值，使其逼近理想的采样时刻，记录经过计算后的最佳延迟值，将其补偿到时钟发生电路的相位调整电路中完成采样时刻失配校正，下面进行具体说明。
请参见图3和图4，一种实施例中数字示波器包括信号输入端101、衰减网络102、阻抗变换网络103、可调增益放大器104、时间交织模数转换器105、FPGA处理器106、显示屏107、偏置调节电路108、采样时钟发生电路109、相位调整电路110和中央处理器111。
信号输入端101用于获取外部输入的信号。
衰减网络102连接于信号输入端101，用于对输入衰减网络102的信号进行衰减处理。
阻抗变换网络103连接于衰减网络102，用于对输入阻抗变换网络103的信号进行调理和阻抗变换处理。
可调增益放大器104连接于阻抗变换网络103，用于对输入可调增益放大器104的信号进行放大。
时间交织模数转换器105连接于可调增益放大器104；时间交织模数转换器105包括参考通道和N个待校正通道，用于对输入时间交织模数转换器105的信号进行采集量化并输出码字值。其中
Figure 604050DEST_PATH_IMAGE012
，M为大于或等于2的正整数。一些实施例中，可以将第一子通道ADC1作为参考通道，其余子通道
Figure 720911DEST_PATH_IMAGE013
作为待校正通道。
FPGA处理器106连接于时间交织模数转换器105，用于对时间交织模数转换器105输出的码字值进行频谱变换，获得频谱变换结果。
显示屏107连接于FPGA处理器106，用于显示波形。
偏置调节电路108连接于阻抗变换网络103，用于向阻抗变换网络103输出信号，调节显示屏107上波形在垂直方向上的位置。
采样时钟发生电路109用于输出初始采样时钟信号。
相位调整电路110连接于采样时钟发生电路109和时间交织模数转换器105之间，用于储存每个待校正通道相对于参考通道采样时刻的多个预设采样延迟值，还用于根据初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号。
中央处理器111连接于可调增益放大器104、FPGA处理器106和偏置调节电路108之间，用于根据参考通道ADC1的采样时刻，控制依次对各个待校正通道
Figure 947493DEST_PATH_IMAGE014
进行采样时刻失配校正。一些实施例中，可以首先控制对待校正通道ADC2进行采样时刻失配校正。中央处理器111控制向时间交织模数转换器105输入正弦波信号。一些实施例中，中央处理器111可以控制信号输入端101从外部获取初始正弦波信号传输至衰减网络102进行衰减处理、阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104，或控制偏置调节电路108输出初始正弦波信号至阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104；然后中央处理器111控制可调增益放大器104对初始正弦波信号进行放大，获得正弦波信号并输出至时间交织模数转换器105。利用数字示波器偏置调节电路108上内置的数模转换器，可以根据校正的需求输出各类信号，具有较大的灵活性。
中央处理器111还控制采样时钟发生电路109输出初始采样时钟信号，并控制相位调整电路110根据初始采样时钟信号和多个预设采样延迟值对待校正通道ADC2输出多个采样时钟信号，以使待校正通道ADC2根据多个采样时钟信号对正弦波信号进行采集量化并输出码字值，并传输至中央处理器111或FPGA处理器106进行频谱变换，中央处理器111或FPGA处理器106输出频谱变换结果。请参见图5，一些实施例中，对于待校正通道ADC2，可以在相位调整电路110中预先配置多个预设采样延迟值
Figure 923539DEST_PATH_IMAGE015
，其中∆T为相位调整电路110的步进时间，r为步进的次数，t1为待校正通道ADC2的首个预设采样延迟值，q可以取值为9。
中央处理器111还根据待校正通道ADC2的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算待校正通道ADC2的最优采样延迟值。一些实施例中，中央处理器111可以根据频谱变换结果，计算待校正通道ADC2的每个预设采样延迟值
Figure 293603DEST_PATH_IMAGE016
对应的时间交织模数转换器的有效位数
Figure 405915DEST_PATH_IMAGE017
，并将待校正通道ADC2的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得待校正通道ADC2的校正多项式。一些实施例中，可以以待校正通道ADC2的预设采样延迟值
Figure 537820DEST_PATH_IMAGE018
作为横坐标，并以对应的时间交织模数转换器的有效位数
Figure 860216DEST_PATH_IMAGE019
为纵坐标，进行多项式拟合，获得待校正通道ADC2的校正多项式如下所示：
Figure 407872DEST_PATH_IMAGE020
，
其中，
Figure 764904DEST_PATH_IMAGE021
为该校正多项式的系数，b为多项式的截距，1≤a≤B，B为正整数且B≥2。
中央处理器111根据待校正通道ADC2的校正多项式，计算待校正通道ADC2的最优采样延迟值。请参见图6，一些实施例中，中央处理器111可以对待校正通道ADC2的校正多项式进行求导，获得待校正通道ADC2的校正多项式对应的求导式
Figure 834754DEST_PATH_IMAGE022
，并根据待校正通道ADC2的校正多项式对应的求导式，计算待校正通道ADC2的最优采样延迟值。一些实施例中，中央处理器111可以分别计算待校正通道ADC2的校正多项式对应的求导式为0即
Figure 519813DEST_PATH_IMAGE023
时的实数根，并将待校正通道ADC2的校正多项式对应的求导式为0时的实数根，代入待校正通道ADC2的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；中央处理器111将待校正通道ADC2的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值，并获取待校正通道ADC2的最大的时间交织模数转换器的有效位数值对应的实数根，作为待校正通道ADC2的最优采样延迟值。
中央处理器111将待校正通道ADC2的最优采样延迟值配置到相位调整电路110中，以使相位调整电路110根据待校正通道ADC2的最优采样延迟值，对待校正通道ADC2进行采样时刻失配校正。然后，中央处理器111再根据上述的采样时刻失配校正方法，依次对其余的待校正通道进行采样时刻失配校正。
除了采样时刻失配，失调失配和增益失配也会影响时间交织模数转换器的精度，因此发明人还分别对失调失配和增益失配对信号的影响进行了分析，下面具体说明。
(1) 失调失配对信号的影响的分析：
当输入频率为
Figure 995794DEST_PATH_IMAGE024
的归一化正信号，单个子通道存在失调失配误差
Figure 817119DEST_PATH_IMAGE025
时候，对于单通道模数转换器来说，采集量化输出为：
Figure 556405DEST_PATH_IMAGE026
，其中T为对信号采样的周期。
假设时间交织模数转换器的每个子通道的失调失配误差是
Figure 587815DEST_PATH_IMAGE027
，对于M个子通道来说，经过时间交织模数转换器采样后，失调失配的序列是
Figure 477274DEST_PATH_IMAGE028
，周期为
Figure 310363DEST_PATH_IMAGE029
，即
Figure 892654DEST_PATH_IMAGE030
，对失调失配序列的傅里变换为：
Figure 411360DEST_PATH_IMAGE031
，
其中，M为时间交织模数转换器的子通道数，Ts为相邻两个子通道的采样时钟的延迟值，
Figure 432405DEST_PATH_IMAGE032
为失调失配误差，
Figure 962744DEST_PATH_IMAGE033
为输入信号的频率，
Figure 840570DEST_PATH_IMAGE034
为对信号进行采样的采样角频率，j为虚数单位（j*j=-1），k为杂散出现的频率点处（k=±1,±2,±3…），i代表时间交织模数转换器的第i路子ADC（i=1,2,3…M），
Figure DEST_PATH_IMAGE035
代表冲激信号。
由此可见，失调失配误差的杂散频点出现在整个频谱的位置为
Figure 816879DEST_PATH_IMAGE036
。失调失配引起的频谱位置只与子通道数和系统的采样频率有关，而与输入信号的频率和幅值无关。杂散处的幅度和各个通道的失调电压
Figure 313719DEST_PATH_IMAGE037
相关。
(2) 增益失配对信号的影响的分析：
假设时间交织模数转换器的各个子通道的增益分别为
Figure 88777DEST_PATH_IMAGE038
，令
Figure 12871DEST_PATH_IMAGE039
，使得失配增益
Figure 506169DEST_PATH_IMAGE040
，假设输入信号x(t)的傅里叶变换为
Figure 541121DEST_PATH_IMAGE041
，对时间交织模数转换器输出序列的增益失配误差进行傅里叶变换，得到：
Figure 639527DEST_PATH_IMAGE042
，
其中，A为输入信号的幅度，M为时间交织模数转换器的子通道数，Ts为相邻两个子通道的采样时钟的延迟值，
Figure 360621DEST_PATH_IMAGE043
为失配增益，
Figure 810057DEST_PATH_IMAGE033
为输入信号的频率，
Figure 976596DEST_PATH_IMAGE034
为对信号进行采样的采样角频率，j为虚数单位（j*j=-1），k为杂散出现的频率点处（k=±1,±2,±3…），i代表时间交织模数转换器的第i路子ADC（i=1,2,3…M）。
由此可见，增益失配误差对频谱的影响，和输入信号的幅度、时间交织模数转换器的子通道数、失配增益
Figure 336033DEST_PATH_IMAGE044
相关。杂散出现在
Figure 992142DEST_PATH_IMAGE045
处。
对于失调失配和增益失配，通常是分开进行各自的校正的，使得校正步骤较为繁琐，增加了校正的时间成本。对此，本发明提出将时间交织模数转换器的其中一个子通道作为参考通道，其余子通道作为待校正通道，将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，并根据线性拟合结果获得各个待校正通道的失调系数和增益系数，则可同时将失调系数和增益系数进行配置完成校正，大大简化了校正步骤，节省了校正时间。
一些实施例中，中央处理器111还可以用于控制向时间交织模数转换器105输入多个大小不等的直流信号
Figure 69820DEST_PATH_IMAGE046
，以使时间交织模数转换器105的参考通道和各个待校正通道分别对多个大小不等的直流信号
Figure 338252DEST_PATH_IMAGE046
进行采集量化并输出码字值。其中，m为正整数。一些实施例中，参考通道ADC1输出的码字值为
Figure 817775DEST_PATH_IMAGE047
,第一个待校正通道ADC2输出的码字值为
Figure 379206DEST_PATH_IMAGE048
,第二个待校正通道ADC3输出的码字值为
Figure 944180DEST_PATH_IMAGE049
……第N个待校正通道ADCM输出的码字值为
Figure 249259DEST_PATH_IMAGE050
。一些实施例中，m的取值可以为7。一些实施例中，中央处理器111可以控制信号输入端101从外部获取多个大小不等的初始直流信号
Figure 911185DEST_PATH_IMAGE051
传输至衰减网络102进行衰减处理、阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104，或控制偏置调节电路108输出多个大小不等的初始直流信号
Figure 518884DEST_PATH_IMAGE052
至阻抗变换网络103进行调理和阻抗变换处理，并传输至可调增益放大器104；然后中央处理器111控制可调增益放大器104对初始直流信号
Figure 220689DEST_PATH_IMAGE053
进行放大，获得多个大小不等的直流信号
Figure 204826DEST_PATH_IMAGE046
并输出至时间交织模数转换器105。
需要说明的是，通常来说，校正时需要以合适的步进输入直流信号至时间交织模数转换器105。对于X bit转换精度的时间交织模数转换器105，其码字的范围是
Figure 580312DEST_PATH_IMAGE054
，通常要求输入的直流信号落入在一定的码字范围。例如，选取输入的直流信号落入在时间交织模数转换器105的10%~90%满量程范围内，以时间交织模数转换器105满量程的10%作为步进，对于8bit转换精度的时间交织模数转换器105来说，其满量程码字范围是0~255，则输入的直流信号经过模数转换后，时间交织模数转换器105输出的码字范围约在26~220内，直流信号的步进约为26。而由于本发明对示波器上失调失配和增益失配的校正，对于直流信号的绝对精度以及直流信号步进的绝对精度没有要求。
中央处理器111还将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数。一些实施例中，可以以参考通道ADC1输出的码字值
Figure 624492DEST_PATH_IMAGE055
为横坐标，分别以待校正通道ADC2~ADCM输出的码字值为纵坐标，使用最小二乘法进行线性拟合，则对于待校正通道
Figure 288691DEST_PATH_IMAGE056
,可以求得校正函数如下所示：
Figure 640301DEST_PATH_IMAGE057
，
其中，kz为ADCz相对于ADC1的增益系数，截距bz为ADCz相对于ADC1的失调系数，
Figure 948922DEST_PATH_IMAGE058
。
例如，以参考通道ADC1输出的码字值
Figure 491899DEST_PATH_IMAGE059
为横坐标，以第一个待校正通道ADC2输出的码字值
Figure 377815DEST_PATH_IMAGE048
为纵坐标，使用最小二乘法进行线性拟合，得到第一个待校正通道ADC2的校正函数
Figure 703754DEST_PATH_IMAGE060
，则k2为ADC2相对于ADC1的增益系数，截距b2为ADC2相对于ADC1的失调系数。
中央处理器111还计算对应于各个待校正通道的校正函数的反函数；并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。一些实施例中，对于待校正通道
Figure 257096DEST_PATH_IMAGE061
,可以求得校正函数的反函数如下所示：
Figure 377498DEST_PATH_IMAGE062
，
其中，kz为ADCz相对于ADC1的增益系数，bz为ADCz相对于ADC1的失调系数，
Figure 517755DEST_PATH_IMAGE063
；1/kz为ADCz的第一配置值，-bz为ADCz的第二配置值。
请参见图7，中央处理器111还控制FPGA处理器106储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器106根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。一些实施例中，中央处理器111可以控制FPGA处理器106将1/kz作为待校正通道ADCz的第一配置值，以及将-bz作为待校正通道ADCz的第二配置值进行储存，则FPGA处理器106可以对待校正通道ADCz输入的码字值根据
Figure 709702DEST_PATH_IMAGE064
进行
Figure 727336DEST_PATH_IMAGE065
运算并输出，使得各个待校正通道对同一个信号采集后最终的码字输出是相同的，从而实现了对时间交织模数转换器105的失调失配和增益失配的校正，其中
Figure 674433DEST_PATH_IMAGE063
。
下面对本申请的数字示波器的主要工作流程进行说明。
一种实施例中，中央处理器111控制向时间交织模数转换器105输入正弦波信号，以及控制·以使每个待校正通道根据多个采样时钟信号对正弦波信号进行采集量化并输出码字值，并传输至中央处理器111或FPGA处理器106进行频谱变换，输出频谱变换结果；中央处理器111根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，并将各个待校正通道的最优采样延迟值配置到相位调整电路110中，以使相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。中央处理器111还可以控制向时间交织模数转换器105输入多个大小不等的直流信号，以使时间交织模数转换器105的参考通道和各个待校正通道分别对多个大小不等的直流信号进行采集量化并输出码字值；中央处理器111将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，并计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；中央处理器111控制FPGA处理器106储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器106根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。可以看到，由于通过对校正多项式的求导式来寻找各个待校正通道的最优采样延迟值的方法，只需要将求导式为0时的实数根代入校正多项式进行时间交织模数转换器的有效位数的计算，避免了对每一个采样时刻延迟值所对应的时间交织模式转换器的有效位数进行遍历计算，因此本发明能够简化采样时刻失配的校正步骤，减少校正时间，提高校正精度；此外，由于将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，以及根据校正函数同时计算各个待校正通道的第一配置值和第二配置值，并同时将两者配置于FPGA处理器中完成校正，因此本发明能够同时对失调失配和增益失配进行校正，减小校正算法的难度，节省校正时间。
一种实施例中，时间交织模数转换器包括参考通道和N个待校正通道。其中
Figure 738204DEST_PATH_IMAGE066
，M为大于或等于2的正整数。一些实施例中，可以将第一子通道ADC1作为参考通道，其余子通道
Figure 405945DEST_PATH_IMAGE061
作为待校正通道。请参见图8，一种实施例中，采样时刻失配的校正方法包括：根据参考通道ADC1的采样时刻，控制依次对各个待校正通道
Figure 904185DEST_PATH_IMAGE067
进行采样时刻失配校正。一些实施例中，可以首先控制对待校正通道ADC2进行采样时刻失配校正，具体为第一信号输入步骤1100至第一配置步骤1600。
第一信号输入步骤1100，控制向时间交织模数转换器输入正弦波信号。一些实施例中，可以控制信号输入端从外部获取初始正弦波信号并传输至可调增益放大器，或控制偏置调节电路输出初始正弦波信号至可调增益放大器，并控制可调增益放大器对初始正弦波信号进行放大，获得正弦波信号并输出至时间交织模数转换器。利用数字示波器偏置调节电路上内置的数模转换器，可以根据校正的需求输出各类信号，具有较大的灵活性。
初始采样时钟信号输出步骤1200，控制输出初始采样时钟信号。
信号量化步骤1300，控制根据初始采样时钟信号和多个预设采样延迟值对待校正通道ADC2输出多个采样时钟信号，以使待校正通道ADC2根据多个采样时钟信号对正弦波信号进行采集量化并输出码字值。一些实施例中，对于待校正通道ADC2，可以在相位调整电路中预先配置多个预设采样延迟值
Figure 897549DEST_PATH_IMAGE068
，其中∆T为相位调整电路的步进时间，r为步进的次数，q可以取值为9。
频谱变换步骤1400，控制对时间交织模数转换器输出的码字值进行频谱变换，输出对应于各个待校正通道的频谱变换结果。
第一最优采样延迟值计算步骤1500，根据待校正通道ADC2的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算待校正通道ADC2的最优采样延迟值。
请参见图9，一些实施例中，第一最优采样延迟值计算步骤1500可以包括第一有效位数计算步骤1510、多项式拟合步骤1520和第二最优采样延迟值计算步骤1530。
第一有效位数计算步骤1510，根据对应于待校正通道ADC2的频谱变换结果，计算待校正通道ADC2的每个预设采样延迟值
Figure 245354DEST_PATH_IMAGE069
对应的时间交织模数转换器的有效位数
Figure 779103DEST_PATH_IMAGE070
。
多项式拟合步骤1520，将待校正通道ADC2的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得待校正通道ADC2的校正多项式。一些实施例中，可以以待校正通道ADC2的采样延迟值
Figure 36909DEST_PATH_IMAGE071
作为横坐标，并以对应的时间交织模数转换器的有效位数
Figure 60229DEST_PATH_IMAGE072
为纵坐标，进行多项式拟合，获得待校正通道ADC2的校正多项式如下所示：
Figure 600057DEST_PATH_IMAGE073
，
其中，
Figure 609601DEST_PATH_IMAGE074
为该校正多项式的系数，b为多项式的截距，1≤a≤B，B为正整数且B≥2。
第二最优采样延迟值计算步骤1530，根据待校正通道ADC2的校正多项式，计算待校正通道ADC2的最优采样延迟值。
请参见图10，一些实施例中，第二最优采样延迟值计算步骤1530可以包括求导步骤1531至最优采样延迟值获取步骤1535。
求导步骤1531，对待校正通道ADC2的校正多项式进行求导，获得待校正通道ADC2的校正多项式对应的求导式
Figure 846547DEST_PATH_IMAGE075
。
实数根计算步骤1532，计算待校正通道ADC2的校正多项式对应的求导式为0时即
Figure 978451DEST_PATH_IMAGE076
时的实数根。
第二有效位数计算步骤1533，将待校正通道ADC2的校正多项式对应的求导式为0时的实数根，代入待校正通道ADC2的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值。
有效位数对比步骤1534，将待校正通道ADC2的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值。
最优采样延迟值获取步骤1535，获取待校正通道ADC2的最大的时间交织模数转换器的有效位数值对应的实数根，作为待校正通道ADC2的最优采样延迟值。
第一配置步骤1600，将待校正通道ADC2的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据待校正通道ADC2的最优采样延迟值，对待校正通道ADC2进行采样时刻失配校正。然后，再根据上述的采样时刻失配校正方法，依次对其余的待校正通道进行采样时刻失配校正。
请参见图11，一些实施例中校正方法还可以包括以下步骤：
第二信号输入步骤1700，控制向时间交织模数转换器输入多个大小不等的直流信号
Figure 176215DEST_PATH_IMAGE077
，以使时间交织模数转换器的参考通道和各个待校正通道分别对多个大小不等的直流信号
Figure 848504DEST_PATH_IMAGE078
进行采集量化并输出码字值。其中，m为正整数。一些实施例中，可以控制信号输入端从外部获取多个大小不等的初始直流信号
Figure 80903DEST_PATH_IMAGE079
并传输至可调增益放大器，或控制偏置调节电路输出多个大小不等的初始直流信号
Figure 885173DEST_PATH_IMAGE080
至可调增益放大器，并控制可调增益放大器对初始直流信号
Figure 694866DEST_PATH_IMAGE080
进行放大，获得多个大小不等的直流信号
Figure 311792DEST_PATH_IMAGE081
并输出至时间交织模数转换器，以使时间交织模数转换器的多个子通道分别对多个大小不等的直流信号
Figure 257751DEST_PATH_IMAGE082
进行采集量化并输出码字值。一些实施例中，参考通道ADC1输出的码字值为
Figure 669141DEST_PATH_IMAGE083
,第一个待校正通道ADC2输出的码字值为
Figure 700551DEST_PATH_IMAGE084
,第二个待校正通道ADC3输出的码字值为
Figure 590009DEST_PATH_IMAGE085
……第N个待校正通道ADCM输出的码字值为
Figure 360782DEST_PATH_IMAGE086
。一些实施例中，m的取值可以为7。
需要说明的是，通常来说，校正时需要以合适的步进输入直流信号至时间交织模数转换器。对于X bit转换精度的时间交织模数转换器，其码字的范围是
Figure 802127DEST_PATH_IMAGE087
，通常要求输入的直流信号落入在一定的码字范围。例如，选取输入的直流信号落入在时间交织模数转换器的10%~90%满量程范围内，以时间交织模数转换器满量程的10%作为步进，对于8bit转换精度的时间交织模数转换器来说，其满量程码字范围是0~255，则输入的直流信号经过模数转换后，时间交织模数转换器输出的码字范围约在26~220内，直流信号的步进约为26。而由于本发明对示波器上失调失配和增益失配的校正，对于直流信号的绝对精度以及直流信号步进的绝对精度没有要求。
线性拟合步骤1800，将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数。一些实施例中，可以以参考通道ADC1输出的码字值
Figure 196199DEST_PATH_IMAGE083
为横坐标，分别以待校正通道ADC2~ADCM输出的码字值为纵坐标，使用最小二乘法进行线性拟合，则对于待校正通道
Figure 13983DEST_PATH_IMAGE061
,可以求得校正函数如下所示：
Figure 75480DEST_PATH_IMAGE088
，
其中，kz为ADCz相对于ADC1的增益系数，截距bz为ADCz相对于ADC1的失调系数，
Figure 156568DEST_PATH_IMAGE089
。
例如，以参考通道ADC1输出的码字值
Figure 398456DEST_PATH_IMAGE083
为横坐标，以第一个待校正通道ADC2输出的码字值
Figure 754351DEST_PATH_IMAGE090
为纵坐标，使用最小二乘法进行线性拟合，得到第一个待校正通道ADC2的校正函数
Figure 732671DEST_PATH_IMAGE091
，则k2为ADC2相对于ADC1的增益系数，截距b2为ADC2相对于ADC1的失调系数。
反函数计算步骤1900，计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值。一些实施例中，对于待校正通道
Figure 656765DEST_PATH_IMAGE061
,可以求得校正函数的反函数如下所示：
Figure 415642DEST_PATH_IMAGE092
，
其中，kz为ADCz相对于ADC1的增益系数，bz为ADCz相对于ADC1的失调系数，
Figure 450594DEST_PATH_IMAGE093
；则1/kz即为ADCz的第一配置值，-bz为ADCz的第二配置值。
第二配置步骤2000，控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。一些实施例中，可以控制FPGA处理器将1/kz作为待校正通道ADCz的第一配置值，以及将-bz作为待校正通道ADCz的第二配置值进行储存，则FPGA处理器可以对待校正通道ADCz输入的码字值根据
Figure 784886DEST_PATH_IMAGE094
进行
Figure 4515DEST_PATH_IMAGE095
运算并输出，使得各个待校正通道对同一个信号采集后最终的码字输出是相同的，从而实现了对时间交织模数转换器的失调失配和增益失配的校正，其中
Figure 126055DEST_PATH_IMAGE096
。
下面对本申请的校正方法的主要工作流程进行说明。
一种实施例中，首先可以控制向时间交织模数转换器输入正弦波信号，以及控制输出初始采样时钟信号，并控制根据初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对正弦波信号进行采集量化并输出码字值，并传输至中央处理器或FPGA处理器进行频谱变换，输出频谱变换结果；根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，并将各个待校正通道的最优采样延迟值配置到相位调整电路中，以使相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。然后可以控制向时间交织模数转换器输入多个大小不等的直流信号，以使时间交织模数转换器的参考通道和各个待校正通道分别对多个大小不等的直流信号进行采集量化并输出码字值；将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，并计算对应于各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使FPGA处理器根据对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。可以看到，由于通过对校正多项式的求导式来寻找各个待校正通道的最优采样延迟值的方法，只需要将求导式为0时的实数根代入校正多项式进行时间交织模数转换器的有效位数的计算，避免了对每一个采样时刻延迟值所对应的时间交织模式转换器的有效位数进行遍历计算，因此本发明能够简化采样时刻失配的校正步骤，减少校正时间，提高校正精度；此外，由于将各个待校正通道输出的码字值分别与参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数，以及根据校正函数同时计算各个待校正通道的第一配置值和第二配置值，并同时将两者配置于FPGA处理器中完成校正，因此本发明能够同时对失调失配和增益失配进行校正，减小校正算法的难度，节省校正时间。
请参考图12，一种实施例中，数字示波器包括存储器10、处理器20和输入/输出接口30。存储器10用于存储程序。处理器20用于通过执行存储器存储的程序以实现上述的校正方法。处理器20分别与存储器10、输入/输出接口30连接，例如可通过总线系统和/或其他形式的连接机构进行连接。存储器10可用于存储程序和数据，包括本发明实施例中涉及的校正方法的程序，处理器20通过运行存储在存储器10的程序从而执行数字示波器的各种功能应用以及数据处理。
本领域技术人员可以理解，上述实施方式中各种方法的全部或部分功能可以通过硬件的方式实现，也可以通过计算机程序的方式实现。当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器、随机存储器、磁盘、光盘、硬盘等，通过计算机执行该程序以实现上述功能。例如，将程序存储在设备的存储器中，当通过处理器执行存储器中程序，即可实现上述全部或部分功能。另外，当上述实施方式中全部或部分功能通过计算机程序的方式实现时，该程序也可以存储在服务器、另一计算机、磁盘、光盘、闪存盘或移动硬盘等存储介质中，通过下载或复制保存到本地设备的存储器中，或对本地设备的系统进行版本更新，当通过处理器执行存储器中的程序时，即可实现上述实施方式中全部或部分功能。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种数字示波器，其特征在于，包括：
信号输入端，用于获取外部输入的信号；
衰减网络，连接于所述信号输入端，用于对输入衰减网络的信号进行衰减处理；
阻抗变换网络，连接于所述衰减网络，用于对输入阻抗变换网络的信号进行调理和阻抗变换处理；
可调增益放大器，连接于所述阻抗变换网络，用于对输入可调增益放大器的信号进行放大；
时间交织模数转换器，连接于所述可调增益放大器，所述时间交织模数转换器包括参考通道和至少一个待校正通道，用于对输入时间交织模数转换器的信号进行采集量化并输出码字值；
FPGA处理器，连接于所述时间交织模数转换器，用于对所述时间交织模数转换器输出的码字值进行频谱变换，获得频谱变换结果；
采样时钟发生电路，用于输出初始采样时钟信号；
相位调整电路，连接于所述采样时钟发生电路和所述时间交织模数转换器之间，用于储存每个待校正通道相对于参考通道采样时刻的多个预设采样延迟值；还用于根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号；
中央处理器，连接于所述可调增益放大器和所述FPGA处理器之间，用于控制向所述时间交织模数转换器输入正弦波信号；所述中央处理器还控制所述采样时钟发生电路输出初始采样时钟信号，并控制所述相位调整电路根据所述初始采样时钟信号和所述多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值，并传输至所述中央处理器或所述FPGA处理器进行频谱变换，所述中央处理器或所述FPGA处理器输出频谱变换结果；所述中央处理器还根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；所述中央处理器还将所述各个待校正通道的最优采样延迟值配置到所述相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。
2.如权利要求1所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值，包括：
所述中央处理器根据各个频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；
所述中央处理器将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；
所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。
3.如权利要求2所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值，包括：
所述中央处理器对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；
所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值。
4.如权利要求3所述的数字示波器，其特征在于，所述中央处理器根据各个待校正通道的校正多项式对应的求导式，计算各个待校正通道的最优采样延迟值，包括：
所述中央处理器计算各个待校正通道的校正多项式对应的求导式为0时的实数根；
所述中央处理器将各个待校正通道的校正多项式对应的求导式为0时的实数根，代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；
所述中央处理器将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；
所述中央处理器获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。
5.如权利要求1所述的数字示波器，其特征在于，所述中央处理器还用于控制向所述时间交织模数转换器输入多个大小不等的直流信号，以使所述时间交织模数转换器的参考通道和各个待校正通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；所述中央处理器还将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；所述中央处理器还计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；所述中央处理器还控制所述FPGA处理器储存各个待校正通道的第一配置值和第二配置值，以使所述FPGA处理器根据各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。
6.一种采样时刻失配的校正方法，其特征在于，包括：
第一信号输入步骤，控制向时间交织模数转换器输入正弦波信号；所述时间交织模数转换器包括参考通道和至少一个待校正通道；
初始采样时钟信号输出步骤，控制输出初始采样时钟信号；
信号量化步骤，控制根据所述初始采样时钟信号和多个预设采样延迟值分别对每个待校正通道输出多个采样时钟信号，以使每个待校正通道根据多个采样时钟信号对所述正弦波信号进行采集量化并输出码字值；
频谱变换步骤，控制对所述时间交织模数转换器输出的码字值进行频谱变换，输出对应于各个待校正通道的频谱变换结果；
第一最优采样延迟值计算步骤，根据各个待校正通道的每个采样时钟信号对应的预设采样延迟值和频谱变换结果，计算各个待校正通道的最优采样延迟值；
第一配置步骤，将所述各个待校正通道的最优采样延迟值配置到相位调整电路中，以使所述相位调整电路根据各个待校正通道的最优采样延迟值，对各个待校正通道进行采样时刻失配校正。
7.如权利要求6所述的校正方法，其特征在于，所述第一最优采样延迟值计算步骤包括：
第一有效位数计算步骤，根据对应于各个待校正通道的频谱变换结果，计算各个待校正通道的每个预设采样延迟值对应的时间交织模数转换器的有效位数；
多项式拟合步骤，分别将所述各个待校正通道的各个预设采样延迟值及其对应的时间交织模数转换器的有效位数进行多项式拟合，获得各个待校正通道的校正多项式；
第二最优采样延迟值计算步骤，分别根据各个待校正通道的校正多项式，计算各个待校正通道的最优采样延迟值。
8.如权利要求7所述的校正方法，其特征在于，所述第二最优采样延迟值计算步骤包括：
求导步骤，分别对所述各个待校正通道的校正多项式进行求导，获得各个待校正通道的校正多项式对应的求导式；
实数根计算步骤，分别计算各个待校正通道的校正多项式对应的求导式为0时的实数根；
第二有效位数计算步骤，将各个待校正通道的校正多项式对应的求导式为0时的实数根，分别代入各个待校正通道的校正多项式中进行计算，获得与各个实数根对应的多个时间交织模数转换器的有效位数值；
有效位数对比步骤，分别将各个待校正通道的多个时间交织模数转换器的有效位数值进行对比，选取最大的时间交织模数转换器的有效位数值；
最优采样延迟值获取步骤，获取各个待校正通道的最大的时间交织模数转换器的有效位数值对应的实数根，作为该待校正通道的最优采样延迟值。
9.如权利要求6所述的校正方法，其特征在于，还包括：
第二信号输入步骤，控制向所述时间交织模数转换器输入多个大小不等的直流信号，以使所述时间交织模数转换器的参考通道和各个待校正通道分别对所述多个大小不等的直流信号进行采集量化并输出码字值；
线性拟合步骤，将各个待校正通道输出的码字值分别与所述参考通道输出的码字值进行线性拟合，获得各个待校正通道的校正函数；
反函数计算步骤，计算对应于所述各个待校正通道的校正函数的反函数，并根据每个待校正通道的校正函数的反函数，计算该待校正通道的第一配置值和第二配置值；
第二配置步骤，控制FPGA处理器储存对应于各个待校正通道的第一配置值和第二配置值，以使所述FPGA处理器根据所述对应于各个待校正通道的第一配置值和第二配置值，对各个待校正通道进行增益失配校正和失调失配校正。
10.一种数字示波器，其特征在于，包括：
存储器，用于存储程序；
处理器，用于通过执行所述存储器存储的程序以实现如权利要求6至9中任一项所述的方法。
CN202110616417.0A 2021-06-03 2021-06-03 一种数字示波器及采样时刻失配的校正方法 Active CN113063978B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110616417.0A CN113063978B (zh) 2021-06-03 2021-06-03 一种数字示波器及采样时刻失配的校正方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110616417.0A CN113063978B (zh) 2021-06-03 2021-06-03 一种数字示波器及采样时刻失配的校正方法

Publications (2)

Publication Number Publication Date
CN113063978A CN113063978A (zh) 2021-07-02
CN113063978B true CN113063978B (zh) 2021-08-03

Family

ID=76568534

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110616417.0A Active CN113063978B (zh) 2021-06-03 2021-06-03 一种数字示波器及采样时刻失配的校正方法

Country Status (1)

Country Link
CN (1) CN113063978B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113630119B (zh) * 2021-07-14 2024-04-05 普源精电科技股份有限公司 时间交织adc的失调失配校准方法及校准器
CN113252958A (zh) * 2021-07-15 2021-08-13 深圳市鼎阳科技股份有限公司 一种数字示波器及其通道间延迟差的自动校准方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103067006A (zh) * 2012-11-22 2013-04-24 北京工业大学 一种针对时间交替模数转换系统时间误差的实时校正方法
CN105846822A (zh) * 2016-03-24 2016-08-10 广东顺德中山大学卡内基梅隆大学国际联合研究院 测量时间交织模数转换系统的失配误差的方法和系统
CN106154197A (zh) * 2015-05-15 2016-11-23 特克特朗尼克公司 数据模式的动态校准
CN107147392A (zh) * 2017-05-05 2017-09-08 北华航天工业学院 基于自适应滤波和泰勒级数的tiadc失配误差校准方法
CN107302357A (zh) * 2017-05-15 2017-10-27 中山大学 一种双通道tiadc线性频响失配和非线性失配的联合校正方法
CN112067868A (zh) * 2020-09-07 2020-12-11 中电科仪器仪表有限公司 一种具有自动校准功能的数字示波器多路adc交叉采样电路及其校准方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7283074B2 (en) * 2004-09-21 2007-10-16 Telegent Systems, Inc. Pilot-tone calibration for time-interleaved analog-to-digital converters

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103067006A (zh) * 2012-11-22 2013-04-24 北京工业大学 一种针对时间交替模数转换系统时间误差的实时校正方法
CN106154197A (zh) * 2015-05-15 2016-11-23 特克特朗尼克公司 数据模式的动态校准
CN105846822A (zh) * 2016-03-24 2016-08-10 广东顺德中山大学卡内基梅隆大学国际联合研究院 测量时间交织模数转换系统的失配误差的方法和系统
CN107147392A (zh) * 2017-05-05 2017-09-08 北华航天工业学院 基于自适应滤波和泰勒级数的tiadc失配误差校准方法
CN107302357A (zh) * 2017-05-15 2017-10-27 中山大学 一种双通道tiadc线性频响失配和非线性失配的联合校正方法
CN112067868A (zh) * 2020-09-07 2020-12-11 中电科仪器仪表有限公司 一种具有自动校准功能的数字示波器多路adc交叉采样电路及其校准方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
基于正弦拟合的时间交织ADC校准算法设计与实现;陈启蒙;《中国优秀硕士学位论文全文数据库 信息科技辑》;20180415;I135-660 *
时间交叉模数转换系统的时间失配补偿;尹亮 等;《信息与电子工程》;20070831;第5卷(第4期);第241-244页 *

Also Published As

Publication number Publication date
CN113063978A (zh) 2021-07-02

Similar Documents

Publication Publication Date Title
CN113258930B (zh) 一种数字示波器及时间交织模数转换器的校正方法
Petraglia et al. Analysis of mismatch effects among A/D converters in a time-interleaved waveform digitizer
CN108471313B (zh) 一种基于数模混合信号的tiadc系统校准方法
US9264059B2 (en) Calibration of time-interleaved analog-to-digital converter
US8519875B2 (en) System and method for background calibration of time interleaved analog to digital converters
CN113063978B (zh) 一种数字示波器及采样时刻失配的校正方法
US7330140B2 (en) Interleaved analog to digital converter with compensation for parameter mismatch among individual converters
US5294926A (en) Timing and amplitude error estimation for time-interleaved analog-to-digital converters
CN108494402B (zh) 一种基于正弦拟合的tiadc系统误差估计和补偿方法
WO2015154671A1 (zh) 流水线逐次比较模数转换器的自校准方法和装置
CN107994903B (zh) 模数转换电路及流水线模数转换器
US9362938B2 (en) Error measurement and calibration of analog to digital converters
US8344920B1 (en) Methods and apparatus for calibrating pipeline analog-to-digital converters
US8174423B2 (en) Pipelined analog-to-digital converter and sub-converter stage
JP2016531532A (ja) パイプライン型逐次近似アナログ／デジタル変換器
CN106209103B (zh) 基于频谱分析的tiadc增益和时间误差的校正方法
CN104993828A (zh) 时间交织模数转换器采样时间偏移校准方法
US9571114B1 (en) SAR ADC performance optimization with dynamic bit trial settings
CN115776299A (zh) 一种低复杂度的tiadc时间失配误差校准方法
CN110034759B (zh) 前馈式全数字tiadc系统的采样时间误差校准模块及其方法
CN113114243B (zh) 一种tiadc系统失配误差校正方法及系统
CN112067868B (zh) 一种具有自动校准功能的数字示波器多路adc交叉采样电路及其校准方法
US11424754B1 (en) Noise-shaping analog-to-digital converter
Harpe et al. Analog calibration of channel mismatches in time‐interleaved ADCs
Yang et al. A fast TIADC calibration method for 5GSPS digital storage oscilloscope

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant