JP2005348156A - 受信装置及びアナログ・ディジタル変換装置 - Google Patents

Abstract

【課題】インターリーブ型ＡＤ変換器の補正回路を不要とし、線路補償とともに、ＡＤ変換器のばらつき補償を行う受信装置の提供。
【解決手段】受信アナログ信号を受け互いに位相の異なるサンプリングクロックＣＬＫ１、ＣＬＫ２に応答してディジタル信号に変換して出力する第１及び第２のＡＤ変換器１０１、１１１と、第１及び第２のＡＤ変換器の出力を受ける第１及び第２の適応等化器１０３、１０４と、第２及び第１のＡＤ変換器の出力を受ける第３及び第４の適応等化器１１３、１１４と、第１及び第２の適応等化器の出力を加算する第１の加算器１０５と、第３及び第４の適応等化器の出力を加算する第２の加算器１１５と、第１の加算器の出力を受け受信シンボルを識別して出力し識別誤差を出力する第１の識別器１０６と、第２の加算器の出力を受け受信シンボルを識別して出力し識別誤差を出力する第２の識別器１１６と、多重化回路１２０を備えている。
【選択図】 図１

Description

本発明は、アナログ・ディジタル変換装置を有する受信装置に関し、特に、インターリーブ型のアナログ・ディジタル変換装置及びアナログ・ディジタル変換装置を有する受信装置に関する。

はじめに、データ伝送システムの代表例のいくつかについてその概略を説明しておく。まず、光伝送システムについて図２を参照して説明する。図２に示すように、光ファイバを用いた伝送システムにおいて、送信側の送信回路１０、１９では、情報伝送単位をなす送信シンボル（ディジタル信号）を、不図示のディジタル・アナログ変換器にてアナログ信号に変換し該アナログ信号を半導体レーザ（ＬＤ）等の電気光変換器１２、１７に供給し、電気光変換器１２、１７より光信号として光ファイバ１４、１５に出力する。光ファイバ１４、１５をそれぞれ伝播する光信号は、受信側のフォトダイオード（ＰＤ）等の光電気変換器１６、１３によって電気信号に変換され、光電気変換器１６、１３からの電気信号をそれぞれ受ける受信回路１８、１１では、不図示のアナログ・ディジタル変換器（「ＡＤ変換器」あるいは「ＡＤＣ」ともいう）を用いて、アナログ信号をディジタル信号に変換した後に、適応等化を行い、受信シンボルを得る場合がある。これにより、特性が改善される。

また、図３には、ツイストペア（撚り線対）ケーブル等を用いた伝送システム（全二重伝送システム）の構成の一例が示されている。図３を参照すると、この伝送システムにおいて、送信側の送信回路２０、２７では、それぞれ送信シンボル（ディジタル信号）を不図示のディジタル・アナログ変換器にてアナログ信号に変換し、それぞれハイブリッド回路２２、２６、トランス２３、２５を介して伝送路２４に送出し、トランス２５、２３、ハイブリッド回路２６、２２を介して受信信号を受ける受信回路２８、２１において、不図示のＡＤ変換器を用いて、受信アナログ信号をディジタル信号に変換した後に、適応波形等化を行う構成とされている。システムによっては、エコー、近端漏話、遠端漏話などの雑音の抑圧処理（ノイズキャンセル）も行われる。

ところで、近時、伝送システムでは、伝送速度の高速化に伴い、図２、図３等に示した受信回路では、ＡＤ変換器の高速化、高精度化が必要となっている。ＡＤ変換器の高速化は、変換レート（サンプリング周波数）の高速化を意味し、またＡＤ変換器の高精度化の実現には、高分解能、オフセット、直線性特性等のＤＣ特性の向上のほか、例えばサンプリングクロックのスキューの低減等の動特性（ＡＣ特性）の改善も要求される。そして、高速のＡＤ変換器の分解能は比較的粗く、１つのＡＤ変換器で、高速・高精度化を実現することは難しく、価格の高騰をまねく。

そこで、高速・高精度のＡＤ変換を実現する設計方式として、複数のＡＤ変換器を並置し、時分割にインターリーブ方式で各ＡＤ変換器を動作させる構成としたＡＤ変換装置（「インターリーブ型ＡＤ変換装置」という）が従来より用いられている（例えば特許文献１等参照）。インターリーブ型ＡＤ変換装置は、複数のＡＤ変換器を互いに位相が異なる多相の分周クロックで駆動することで、個々のＡＤ変換器の変換レートの上昇を抑えながら、高速化に対応可能としたものである。

図１０に、従来のインターリーブ型ＡＤ変換装置の典型的な構成の一例を示す。図１０を参照すると、このインターリーブ型ＡＤ変換装置３００は、アナログ入力端子が共通に接続され、それぞれ位相が異なる（等間隔で離間している）４相クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を受けて変換を行う第１乃至第４のＡＤ変換器３１１、３１２、３１３、３１４を備えている。

入力信号として時間連続の入力アナログ信号を受ける第１乃至第４のＡＤ変換器３１１、３１２、３１３、３１４は、アナログ信号を時分割で等間隔にサンプリングしてディジタル信号に変換する。すなわち、第１乃至第４のＡＤ変換器３１１、３１２、３１３、３１４からは、それぞれ、離散時間のサンプリング時点４×ｋ＋０、４×ｋ＋１、４×ｋ＋２、４×ｋ＋３（ただし、ｋは０以上の整数）における入力信号（アナログ信号）をディジタル信号に変換したサンプル値信号が出力される。第１のＡＤ変換器３１１はサンプリングクロック信号ＣＬＫ１に同期してディジタル信号系列Ｄ０、Ｄ４、Ｄ８…を出力し、第２のＡＤ変換器３１２はサンプリングクロック信号ＣＬＫ２（ＣＬＫ１より９０度位相が遅れる）に同期してディジタル信号系列Ｄ１、Ｄ５、Ｄ９…を出力し、第３のＡＤ変換器３１３はサンプリングクロック信号ＣＬＫ３（ＣＬＫ２より９０度位相が遅れる）に同期してディジタル信号系列Ｄ２、Ｄ６、Ｄ１０…を出力し、第４のＡＤ変換器変換器３１４はサンプリングクロック信号ＣＬＫ４（ＣＬＫ３より９０度位相が遅れる）に同期してディジタル信号系列Ｄ３、Ｄ７、Ｄ１１…を出力する。パラレルシリアル変換回路３２０は、第１乃至第４のＡＤ変換器３１１、３１２、３１３、３１４からそれぞれ出力されるディジタル信号Ｄ０、Ｄ１、Ｄ２、Ｄ３をパラレルに受け、これらを時間順にしたがって多重化したディジタル信号系列Ｄ０、Ｄ１、Ｄ２、Ｄ３を出力信号としてシリアルに出力し、つづいて第１乃至第４のＡＤ変換器３１１、３１２、３１３、３１４からそれぞれ出力されるディジタル信号Ｄ４、Ｄ５、Ｄ６、Ｄ７をパラレルに受け、これらを時間順にしたがって多重化したディジタル信号系列Ｄ４、Ｄ５、Ｄ６、Ｄ７を出力信号としてシリアルに出力する。

図１０に示したインターリーブ型ＡＤ変換装置では、４相クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の位相が正確に等間隔で離間していることが必要とされる。すなわち、４相クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４のタイミングずれ等（スキュー）によるサンプリング周期の不均一が生じると、不都合が生じる。この点について、図１１を参照して説明しておく。

図１１は、２つのＡＤ変換器よりなるインターリーブ型ＡＤ変換装置における２つのＡＤ変換器間でのサンプリングクロックのスキューによる特性劣化の様子を模式的に説明するための図である。図１１において、横軸は時間、縦軸は信号振幅を示している。また、図１１において、ＡＤＣ１で示すタイミングは、第１のＡＤ変換器のサンプリング位相を表しており、ＡＤＣ２は、第１のＡＤ変換器のサンプリング位相ＡＤＣ１を基準としたときの、第２のＡＤ変換器の理想サンプリング位相を表している。図１１のアナログ信号は、２つのＡＤ変換装置に入力信号として供給される時間連続のアナログ信号波形を表しており、アナログ信号波形と、ＡＤＣ１、ＡＤＣ２のタイミングにおける交点が、第１、第２のＡＤ変換器による、時間離散のサンプル値（理想サンプル値）を表している。

また、図１１において、矢線スキュー（ＳＫＥＷ）で示すタイミングは、サンプリングクロックのスキュー（ＳＫＥＷ）によって、ＡＤＣ２のサンプリング位相がずれたタイミングを表している。

図１１に示すように、スキュー（ＳＫＥＷ）によって、ＡＤＣ２のサンプリング位相がずれ、このため、スキュー（ＳＫＥＷ）が存在する条件下でのサンプル値と、理想サンプル値（ＡＤＣ２とアナログ信号との交点）との間にずれ（雑音）が生じる。ここで、タイミングスキューをΔｔとすると、この雑音の大きさΔＶは、ΔＶ＝［ｄｆ（ｔ）／ｄｔ］Δｔ（ただし、ｆ（ｔ）は時間連続アナログ信号波形を表す）となり、その大きさは、スキューの大きさΔｔに依存するとともに、信号波形の変化率であるf（ｔ）の微分係数ｄｆ（ｔ）／ｄｔの大きい箇所（スルーレートの大きい箇所）で大となる。

そして、このような位相、タイミングのばらつきに対応するため、インターリーブ型ＡＤ変換装置では、位相調整を行うための補正回路が、従来より、設けられている。

例えば後記特許文献１には、分周器から偶奇クロックで駆動されるインターリーブ型ＡＤ変換器からのディジタル信号を受けるＦＩＲ（Finite Impulse Response；有限インパルス応答）フィルタを備え、ＦＩＲフィルタから出力されるディジタル信号は、２つのＡＤ変換器に供給されるサンプリングクロック信号から、正確に半周期ずれたタイミングパルス（第１のＡＤ変換器の出力をサンプリングクロック信号の周期の整数倍だけ遅延させたもの）となるようにした構成が開示されている。すなわち、ＦＩＲフィルタの２つの出力端子の出力を、マルチプレクサで交互に出力することで、ＡＤ変換器の出力を正確にサンプリングクロック信号の半周期ずらして出力できるようにしている。しかしながら、この特許文献１に記載された構成において、ＦＩＲフィルタのフィルタ係数はあらかじめ設定される。

また、後記特許文献２には、並置された複数のＡＤ変換器のディジタル出力信号を受けて、サンプル値の偏差の２乗和から、タイミングエラーの推定値を導き、タイミングオフセット算出値とする計算ユニット（Calculation of timing offsets）を備え、計算ユニットからの出力に基づき、補償ユニット（Compensation and Multiplexing）でＡＤ変換器の出力が補正され、マルチプレクシングされる構成が開示されている。なお、特許文献２において、計算ユニットでは、タイミングオフセットによって発生する微分値の差を使い、補償量を推定し、サンプリング位相の補正を乗算と減算のみで行っており、厳密に位相をずらしているわけではない。

図１２は、補正回路を備えたインターリーブ型ＡＤ変換装置を用いた受信回路の構成の一例を示す図である。なお、図１２に示した受信回路は、例えば図２又は図３に示した伝送システムの受信回路として用いられる。図１２を参照すると、この受信回路は、受信アナログ信号を入力するアナログ入力端子が共通に接続され並置された２つのＡＤ変換器３０１、３０２と、２つのＡＤ変換器３０１、３０２から出力されるディジタル信号を入力とする補正回路３０３と、補正回路３０３からの２つの出力を受け、多重化して出力するパラレルシリアル変換器３０４と、基準クロックをＮ分周し、多相クロックを出力するＮ分周多相回路３０７と、適応等化器３０５と、データを識別（判別）する識別器３０６と、を備えている。Ｎ分周多相回路３０７は、入力される基準クロックを２分周し、互いに逆相の２相のサンプリングクロックを２つのＡＤ変換器３０１、３０２に供給する構成とされる。なお、図１２では簡単のため、２個並置された２つのＡＤ変換器３０１、３０２が示されているが、例えば図１０に示したように、Ｎ個（ただし、Ｎは２より大の整数）並置した構成としてもよいことは勿論である。

２つのＡＤ変換器３０１、３０２は、Ｎ分周多相回路３０７から出力される多相クロックにより異なったサンプリング位相に応じてそれぞれ変換動作を行い、ディジタル信号を出力する。２つのＡＤ変換器３０１、３０２から出力されるディジタル信号は、補正回路３０３に入力されて、タイミング等が補正された後、パラレルシリアル変換器３０４にてシリアルデータに変換され、順次、適応等化器３０５に供給される。

適応等化器３０５は、パラレルシリアル変換器３０４からのディジタル信号を受けて等化処理を行う。すなわち、適応等化器３０５は、伝送路の補償を行うものであり、伝送路を伝送され受信回路で受信された信号について例えば時間領域で適応的な等化処理（ゲイン、位相の補償）を行う。

適応等化器３０５で適応的に波形等化されたディジタル信号は、識別器３０６に入力されて、識別器３０６において、受信シンボルの識別（データの判別）が行われる。識別器３０６では、適応等化器３０５の等化出力と、所定の判定しきい値との大小を比較することで、レベルの識別が行われる。多値レベルの場合、判定しきい値の数は、（多値レベル）−１個となる。なお、ＮＲＺ（Non Return to Zero）符号波形系列の場合、各ビット位置のレベル判定は、一般に、各ビット位置の中心（識別点）でサンプリングすることで行われる。

識別器３０６は、適応等化器３０５の等化出力を受けて、受信シンボルの識別を行うとともに、適応等化器３０５のフィルタ係数更新のために必要な識別誤差の算出を行う。すなわち、識別器３０６では、例えば、適応等化器３０５の等化出力ｚ_ｎと参照信号ｒ_ｎとの誤差を、識別誤差ｅ_ｎ＝ｒ_ｎ−ｚ_ｎとして出力する。なお、参照信号ｒ_ｎとしては、シンボルがとり得る値と等化出力との距離が最小となる符号点としてもよい。あるいは、所定の既知シンボルを用いてもよい。

識別器３０６から出力された識別誤差は、適応等化器３０５に帰還入力される。適応等化器３０５は、目的関数（例えば識別誤差の２乗）を減少させるように、フィルタ係数を逐次的に更新する適応フィルタよりなり、かかる構成により、適応的な等化制御が行われる。

なお、図１２の補正回路３０３では、ＡＤ変換器３０１、３０２の特性の補正として、例えば特許文献１、２等に記載される補正が行われる。

米国特許第６５２２２８２号公報 特開２００２−１００９８８号公報 Simon Haykin著、鈴木博他訳、「適応フィルタ理論」、科学技術出版、第４１４頁

上記したように、インターリーブ型ＡＤ変換装置において、高速、高精度を実現するために、補正回路が必要となる。すなわち、図１２に示したように、受信回路において、ＡＤ変換器３０１、３０２のばらつき補正のため、補正回路３０３が設けることが必須とされる。そして、補正回路３０３においてＡＤ変換器３０１、３０２のタイミングばらつき等を補正するための処理、シーケンス等が必要とされる。

このように、補正回路を設ける構成とした場合、受信回路における通常の適応等化器には不要な回路、処理、シーケンスを追加する必要があり、回路の小型化、処理の簡易化を困難とする。

一方、インターリーブ型ＡＤ変換装置において、ＡＤ変換器のばらつきを補正するための補正回路を要しなくするためには、各ＡＤ変換器のばらつきを抑える必要がある。しかしながら、補正回路を用いずに、各ＡＤ変換器のばらつきを抑える構成とした場合、設計上の難易度が上がり、また、コストの上昇をもたらす。さらに、電源変動や経時変動等、製品出荷後の各種変動に対応することも困難となる。

したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、インターリーブ型ＡＤ変換器のばらつきを補正するための補正回路を不要とする構成の受信装置を提供することにある。

本発明の他の目的は、構成を簡易化しながら、線路補償とともに、ＡＤ変換器のばらつき補償を行うインターリーブ型ＡＤ変換装置及び該ＡＤ変換装置を備えた受信装置を提供することにある。

本願で開示される発明は、上記目的を達成するため、代表的には、概略以下の通りとされる。

本発明の１つのアスペクト（側面）に係る受信装置は、受信信号をアナログ信号にて入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器（「ＡＤ変換器」という）を複数備え、前記複数のＡＤ変換器のそれぞれのＡＤ変換器に対応して少なくとも１つ設けられ、前記ＡＤ変換器の出力を入力とするフィルタを有し、前記フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が可変に制御され、適応等化を行うとともに、対応する前記ＡＤ変換器の特性の補正を行う。

本発明に係る受信装置において、前記フィルタの出力を受けて受信シンボルを識別する識別器を備え、前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される。

本発明に係る受信装置において、前記複数のＡＤ変換器の内の１つのＡＤ変換器に対応して、前記１つのＡＤ変換器の出力を入力とする第１のフィルタと、他のＡＤ変換器の出力を入力とする第２のフィルタとを少なくとも含み、前記１つのＡＤ変換器に対応して、前記第１のフィルタの出力と前記第２のフィルタの出力を合成した信号を受けて受信シンボルを識別する識別器を備え、前記識別器からの識別誤差に基づき前記第１のフィルタのフィルタ係数と前記第２のフィルタのフィルタ係数が更新される。

本発明に係る受信装置において、前記フィルタは、対応する前記ＡＤ変換器のサンプリング位相及び／又はゲインの補正を行う。

本発明に係る受信装置において、前記ＡＤ変換器の出力を受け、前記ＡＤ変換器の出力から直流オフセット成分をキャンセルして出力する回路をさらに備えている。

本発明の他のアスペクトに係る受信装置において、前記複数のＡＤ変換器の内の１つのＡＤ変換器に対応して、前記１つのＡＤ変換器の出力を入力とする第１のフィルタと、他のＡＤ変換器の出力を入力とする第２のフィルタとを少なくとも含み、前記１つのＡＤ変換器に対応して、前記第１のフィルタの出力と前記第２のフィルタの出力を合成した信号を受け、受信シンボルを識別するとともに、識別誤差を出力する判別帰還型等化器を備え、前記判別帰還型等化器から出力される識別誤差に基づき、前記第１のフィルタのフィルタ係数と前記第２のフィルタのフィルタ係数が更新される。

本発明に係る受信装置において、前記判別帰還型等化器を、前記複数のＡＤ変換器に対して共通に１つ備え、前記複数のＡＤ変換器の各ＡＤ変換器のそれぞれに対応して設けられる前記第１及び第２のフィルタの出力を合成した信号を、前記複数のＡＤ変換器分並列に受けて、多重化し、前記判別帰還型等化器に供給する多重化回路と、前記多重化回路からの多重化出力を順次受ける前記判別帰還型等化器より受信シンボルとともに出力される識別誤差を順次受け、前記識別誤差を、対応する前記ＡＤ変換器の前記第１及び第２のフィルタに供給する分離回路と、を備えている。

本発明の他のアスペクトに係る受信装置においては、フィルタ係数が可変に制御されるフィルタを含むエコーキャンセラーを備え、前記複数のＡＤ変換器の内の対応するＡＤ変換器の出力と前記エコーキャンセラーの出力とを合成した信号が、前記ＡＤ変換器に対応する前記フィルタに供給される構成としてもよい。

本発明の他のアスペクトに係るアナログ・ディジタル変換装置は、アナログ信号を入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器（「ＡＤ変換器」という）を複数備えたインターリーブ型のアナログ・ディジタル変換装置において、前記複数のＡＤ変換器のそれぞれのＡＤ変換器に対応して、前記ＡＤ変換器の出力を入力とする少なくとも１つのフィルタを有し、前記フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が適応的に可変され、入力された信号波形の適応等化が行われるとともに、前記ＡＤ変換器の特性の補正が行われる。

本発明に係るアナログ・ディジタル変換装置において、前記フィルタの出力を受けて入力信号を識別する識別器を備え、前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される構成としてもよい。

本発明に係るアナログ・ディジタル変換装置において、前記複数のＡＤ変換器の内の１つのＡＤ変換器に対応して、前記１つのＡＤ変換器の出力を入力とする第１のフィルタと、他のＡＤ変換器の出力を入力とする第２のフィルタとを少なくとも含み、前記１つのＡＤ変換器に対応して、前記第１のフィルタの出力と前記第２のフィルタの出力を合成した信号を受けて入力信号を識別する識別器を備え、前記識別器からの識別誤差に基づき前記第１のフィルタのフィルタ係数と前記第２のフィルタのフィルタ係数が更新される構成としてもよい。

本発明に係るアナログ・ディジタル変換装置において、前記フィルタは、対応する前記ＡＤ変換器のサンプリング位相及び／又はゲインの補正を行う構成としてもよい。

本発明に係るアナログ・ディジタル変換装置において、前記ＡＤ変換器の出力を受け、前記ＡＤ変換器の出力から直流オフセット成分をキャンセルして出力する回路をさらに備えた構成としてもよい。

本発明は、位相の互いに異なるサンプリングクロックで駆動される複数のＡＤ変換器と、前記ＡＤ変換器の特性補正用フィルタと伝送線路等化用の適応型のフィルタを共通のフィルタで構成し、前記ＡＤ変換器の特性補正用フィルタの係数を逐次的に補正を可能としている。

本発明によれば、適応等化を行う適応フィルタを、ＡＤ変換器補正用の係数可変型のフィルタとして併せて用いる構成としたことにより、回路規模の増大を抑止しながらＡＤ変換器のサンプリング位相の補償を可能とし、高速・高精度のＡＤ変換装置を実現可能としている。

また、本発明によれば、消費電力の削減を実現し、タイミングなどの遅延設計を容易化している。

さらに、本発明によれば、適応フィルタを各ＡＤ変換器毎に用意することにより、線路補償とともに、ゲイン、スキューのばらつき補償が行われる。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、本発明の実施の形態について以下に説明する。本発明の最良の一実施の形態に係る受信装置は、入力される受信アナログ信号を入力に受け、サンプリングクロック信号に応答してディジタル信号に変換して出力する少なくとも２つのＡＤ変換器（１０１、１１１）と、基準クロックを分周し互いに位相の異なるサンプリングクロック信号（ＣＬＫ１、ＣＬＫ２）を２つのＡＤ変換器（１０１、１１１）にそれぞれ供給する回路（１３０）と、２つのＡＤ変換器（１０１、１１１）からそれぞれサンプリングクロック信号（ＣＬＫ１、ＣＬＫ２）に同期して変換出力されるディジタル信号を受け、サンプリングクロック信号（ＣＬＫ１）で駆動される適応フィルタ（１０３、１０４）と、２つのＡＤ変換器（１０１、１１１）からそれぞれサンプリングクロック信号（ＣＬＫ１、ＣＬＫ２）に同期して変換出力されるディジタル信号を受け、サンプリングクロック信号（ＣＬＫ２）で駆動される適応フィルタ（１１３、１１４）と、適応フィルタ（１０３、１０４）の出力の合成値、及び適応フィルタ（１１３、１１４）の出力の合成値をそれぞれ受けて受信シンボルの識別を行うとともに、識別誤差をそれぞれ出力する識別器（１０６、１１６）と、を備えている。適応フィルタ（１０３、１０４）及び適応フィルタ（１１３、１１４）のそれぞれにおいて、フィルタ係数は、識別器（１０６、１１６）からそれぞれ出力される識別誤差で規定される目的関数を最適化するように、逐次可変制御され、伝送路の適応等化を行うとともに、ＡＤ変換器（１０１、１１１）の特性の補正（例えばゲイン、位相の補正）を行う。

このように、本発明は、ＡＤ変換器の補正用の適応フィルタを、伝送線路等化用の適応フィルタと併せて用いる構成としたことで、逐次的なフィルタ係数の補正を可能としている。すなわち、本発明においては、適応フィルタを、各ＡＤ変換器毎に用意することにより、線路補償とともに、ゲイン、スキューのばらつき補償が行われる。なお、伝送路（チャネル）補償用の適応等化を行う等化器を、インターリーブ型ＡＤ変換装置の補正に用いる構成は、本願出願時以前には知られていない。本発明によれば、インターリーブ型ＡＤ変換装置において、適応フィルタを、各ＡＤ変換器毎に、個別に用意し、ＡＤ変換器の出力を入力とする適応フィルタにてＡＤ変換器の補正及び伝送路の適応等化を行う。

インターリーブ型ＡＤ変換装置では、複数のＡＤ変換器間で、オフセット、ゲイン、スキュー等にばらつきが生じる場合があるが、本発明を用いることにより、前述のＡＤ変換器間のばらつきがあった場合においても、特性劣化を抑えることができる。

また、本発明においては、各ＡＤ変換器の出力段に、直流遮断フィルタを用いることにより、各ＡＤ変換器間のオフセットばらつきを削除している。さらに、適応フィルタの動作クロックを、分周比分、落としているため、消費電力、遅延設計が容易となる。すなわち、二次的な効果として、消費電力の削減、タイミングなどの遅延設計を容易化している。以下、実施例に即して詳細に説明する。

図１は、本発明の第１の実施例の受信回路の構成を示す図である。なお、以下の示す受信回路は、例えば図２、図３に示した受信回路として用いられる。

図１を参照すると、本実施例の受信回路は、入力される受信アナログ信号を入力に受け、互いに位相の異なるサンプリングクロックＣＬＫ１、ＣＬＫ２に応答してディジタル信号に変換して出力する２つのＡＤ変換器１０１、１１１と、２つのＡＤ変換器１０１、１１１から出力されるディジタル信号をそれぞれ入力とする直流遮断フィルタ１０２、１１２と、直流遮断フィルタ１０２、１１２の出力をそれぞれ入力としサンプリングクロックＣＬＫ１で共通に駆動される適応等化器１０３、１０４と、直流遮断フィルタ１１２、１０２の出力をそれぞれ入力としサンプリングクロックＣＬＫ２で共通に駆動される適応等化器１１３、１１４と、適応等化器１０３、１０４から出力されるディジタル信号を加算する加算器１０５と、適応等化器１１３、１１４から出力されるディジタル信号を加算する加算器１１５と、加算器１０５、１１５の出力信号をそれぞれ入力とする識別器１０６、１１６と、識別器１０６、１１６で識別されたシンボルを並列に受け、多重化してシリアルに受信シンボルとして出力するパラレルシリアル変換器１２０と、基準クロックを２分周し分周クロックのクロックサイクルで互いに半周期ずれたサンプリングクロックＣＬＫ１、ＣＬＫ２（多相クロック）を生成するＮ分周多相回路１３０と、を備えている。識別器１０６から出力される識別誤差は、適応等化器１０３、１０４に帰還入力され、識別器１１６から出力される識別誤差は、適応等化器１１３、１１４に帰還入力される。ＡＤ変換器１０１、直流遮断フィルタ１０２、適応等化器１０３、１０４、加算器１０５、識別器１０６は位相１用の等化部１００を構成しており、ＡＤ変換器１１１、直流遮断フィルタ１１２、適応等化器１１３、１１４、加算器１１５、識別器１１６は、位相２用の等化部１１０を構成している。適応等化器１０３、１０４、適応等化器１１３、１１４は同一構成とし、以下では、時間領域での等化を行う線形等化器を用いた例に基づき説明する。なお、時間領域での適応等化器としてＦＩＲ（有限インパルス応答）フィルタを用い、タップ更新アルゴリズムとしてＬＭＳ（Least Mean Square）を用いた例に即して説明するが、本発明はかかる構成にのみ限定されるものでない。タップ更新部を有し、出力信号と目標信号との誤差に基づき目的関数を減少させるようなアルゴリズムでフィルタ係数が可変されるフィルタ部を有するフィルタを、適応フィルタ（ＡＤＦ）という。本願における適応等化器と適応フィルタとの関係について説明しておくと、適応フィルタ（ＡＤＦ）が、適応等化器１０３、１０４、１１３、１１４をそれぞれ構成しており、適応フィルタ（ＡＤＦ）が、適応等化処理を行うことで適応等化器としての機能が実現される。

図１に示した受信回路の各要素及びその動作について以下に説明する。２分周回路よりなるＮ分周多相回路１３０（すなわちＮは２）は、基準クロックを２分周して、分周クロックのクロックサイクルに関して互いに半周期ずれたサンプリングクロック信号ＣＬＫ１、ＣＬＫ２を生成し、ＡＤ変換器１０１、１１１にそれぞれ供給し、ＡＤ変換器１０１、１１１では、それぞれ、サンプリングクロック信号ＣＬＫ１、ＣＬＫ２を基に、異なった位相で受信アナログ信号をサンプルして、ディジタル信号に変換して出力する。

ＡＤ変換器１０１、１１１から出力されるディジタル信号の直流成分（ＤＣオフセット成分）は、それぞれ直流遮断フィルタ１０２、１１２で遮断される。

図４に、図１の直流遮断フィルタ１０２、１１２の構成の一例を示す。図４を参照すると、直流遮断フィルタは、入力信号を遅延させる遅延器３０と、入力信号と遅延器３０の出力のマイナス符号を付した値とを加算する加算器３１とを備えている。この加算器３１は、入力信号から、遅延器３０の遅延出力を減算して出力する減算器として機能している。

図１の直流遮断フィルタ１０２は、例えばＡＤ変換器１０１におけるサンプリングクロック信号ＣＬＫ１によるＮ番目とＮ＋２番目（基準クロックで２クロック後）のサンプル値Ｄ（Ｎ）、Ｄ（Ｎ＋２）について、Ｄ（Ｎ）を遅延させてＤ（Ｎ＋２）から差し引き、その差分＝Ｄ（Ｎ＋２）−Ｄ（Ｎ）を出力信号とすることで、直流成分（ＤＣ成分）を除去する。また、図１の直流遮断フィルタ１１２は、例えばＡＤ変換器１１１におけるサンプリングクロック信号ＣＬＫ２によるＮ＋１番目と、例えばＮ＋３番目（基準クロックで２クロック後）のサンプル値Ｄ（Ｎ＋１）、Ｄ（Ｎ＋３）についてＤ（Ｎ＋１）を遅延させてＤ（Ｎ＋３）から差し引き、その差分Ｄ（Ｎ＋３）−Ｄ（Ｎ＋１）を出力信号とすることで、直流成分（ＤＣ成分）を除去する。

図１を参照すると、サンプリングクロック信号ＣＬＫ１、ＣＬＫ２でそれぞれ駆動される適応等化器１０３、１１４は、サンプリングクロック信号ＣＬＫ１で駆動されるＡＤ変換器１０１が変換出力したディジタル信号より、直流成分が除去されたディジタル信号を入力とする。

サンプリングクロック信号ＣＬＫ２、ＣＬＫ１でそれぞれ駆動される適応等化器１１３、１０４は、サンプリングクロック信号ＣＬＫ２で駆動されるＡＤ変換器１１１が変換出力したディジタル信号より、直流成分が阻止されたディジタル信号を入力とする。適応等化器では、伝送路を伝送された歪んだ受信信号の信号波形を補償する。

図５は、図１に示した適応等化器１０３、１０４、１１３、１１４の構成の一例を示す図である。図５を参照すると、適応等化器は、ＦＩＲ（Finite Impulse Response；有限インパルス応答）フィルタよりなるフィルタ部２００と、ＦＩＲフィルタ部２００のフィルタ係数を更新するタップ更新部２１０とを有する適応フィルタとして構成されている。なお、図５には、ＬＭＳ（Least Mean Square）アルゴリズムを用いた適応フィルタの構成の一例が示されている。フィルタ次数をＭとして、入力信号（離散時間ディジタル信号）をｘ_ｎ、出力信号をｙ_ｎ、識別誤差をｅ_ｎ、時刻ｎにおけるフィルタ係数２０８〜２０６をｂ_０、ｎ、ｂ_１、ｎ、…ｂ_Ｍ、ｎとすると、
ｙ_ｎ＝ｂ_０，ｎｘ_ｎ＋ｂ_１，ｎｘ_ｎ−１＋ …＋ｂ_Ｍ，ｎｘ_ｎ−Ｍ …（１）
で与えられる。ただし、ｘ_ｎ−１は遅延素子で入力信号を１単位時間遅延させた信号、
ｘ_ｎ−ＭはＭ段の遅延素子でＭ単位時間遅延させた信号である。

ベクトルＢ_ｎ＝Ｃｏｌ［ｂ_０，ｎ、ｂ_１，ｎ、…，ｂ_Ｎ，ｎ］、
Ｘ_ｎ＝Ｃｏｌ［ｘ_ｎ，ｘ_ｎ−１，…，ｘ_ｎ−Ｍ］（ただし、Ｃｏｌは行を列とする演算子）とすると、
ｙ_ｎ＝Ｂ_ｎ ^ＴＸ_ｎ …（２）
で表され、タップ更新として、よく知られているB.WidrowによるＬＭＳアルゴリズムによれば、時刻ｎ＋１のフィルタ係数Ｂ_ｎ＋１は、
Ｂ_ｎ＋１＝Ｂ_ｎ＋ｖｅ_ｎＸ_ｎ …（３）
で与えられる。

すなわち、図５において、タップ更新部２１０は、現在の時刻ｎのフィルタ係数Ｂ_ｎを、乗算器２０６〜２０８に供給するとともに、記憶素子（Ｄ型レジスタ）２１４、２１７、…、２２０に記憶しておき、次の時刻ｎ＋１のフィルタ係数Ｂ_ｎ＋１として、Ｘ_ｎ＝Ｃｏｌ［ｘ_ｎ，ｘ_ｎ−１，…，ｘ_ｎ−Ｍ］にゲインｖと誤差ｅｎを乗算器２１８、２１５、…、２１２で乗算したものと、記憶素子（Ｄ型レジスタ）２２０、２１７、…、２１４の値Ｂ_ｎ＝［ｂ_０，ｎ、ｂ_１，ｎ、…，ｂ_Ｎ，ｎ］を、それぞれ加算器２１３、２１６、…、２１９で加算した値に、更新する。このＬＭＳアルゴリズムは、最適タップ利得に、少しずつ近づいていく。なお、ＲＬＳ（Recursive Least Squares）アルゴリズム等により、フィルタ係数を可変制御するようにしてもよいことは勿論である。また、図５では、簡単のため、直線位相特性のＦＩＲフィルタを用いた例に即して説明したが、ＦＩＲフィルタに限定されるものでないことは勿論である。さらに、適応等化器として、時間領域での等化器を例に説明したが、周波数領域で適応等化を行う等化器にも適用できる。

再び、図１を参照すると、適応等化器１０３、１０４からの出力は、加算器１０５で加算され、識別器１０６に入力される。適応等化器１１３、１１４からの出力は、加算器１１５で加算され、識別器１１６に入力される。

識別器１０６は、加算器１０５の出力を受けて、受信シンボルの識別を行うとともに、適応等化器１０３、１０４におけるタップ係数更新のために必要な識別誤差の算出を行う。

識別器１１６は、加算器１１５の出力を受けて、受信シンボルの識別を行うとともに、適応等化器１１３、１１４におけるタップ係数更新のために必要な識別誤差の算出を行う。

識別器１０６、１１６では、それぞれ加算器１０５、１１５の出力から、データの判定を行う。伝送路で伝送される符号が２値符号の場合、加算器１０５、１１５の出力（合成された等化出力）のレベルが、判定しきい値と比べて高いか低いかで識別する。伝送路で伝送される符号が多値符号系列の場合、判定しきい値の個数は、（多値レベル）−１となる。

また、識別器１０６、１１６では、加算器１０５、１１５からの出力（等化出力）と、参照信号（等化出力の理想値）と、の誤差を測定し、識別誤差信号ｅ_ｎ＝ｒ_ｎ−ｚ_ｎとして出力する。なお、参照信号ｒ_ｎとしては、最近接符号点（等化出力に最も近い符号点）、あるいは既知シンボル系列等が用いられる。

入力アナログ信号系列をサンプリングクロックＣＬＫ１でサンプルしてディジタル信号に変換するＡＤ変換器１０１のディジタル信号の出力系列をＤ０、Ｄ２、Ｄ４、Ｄ６、…とし、入力アナログ信号系列をサンプリングクロックＣＬＫ２でサンプルしてディジタル信号に変換するＡＤ変換器１１１のディジタル信号の出力系列をＤ１、Ｄ３、Ｄ５、…とすると、識別器１０６では、Ｄ０、Ｄ２、Ｄ４、…について例えば各ビット位置の中心点（識別点）でのレベル識別を行うとともに半周期遅れたＤ１、Ｄ３、Ｄ５、…をそれぞれ考慮してレベル識別を行う。また、識別器１１６では、Ｄ１、Ｄ３、Ｄ５、…について各ビット位置の中心点（識別点）でのレベル識別を行うとともに、半周期前又は遅れたビット位置のＤ０、Ｄ２、Ｄ４、Ｄ６、…をそれぞれ考慮してレベル識別を行う。なお、ＮＲＺ（Non Return to Zero）符号波形の場合、レベル識別にあたり、一般に各ビット位置のレベル判定は、各ビット位置の中心点（識別点）でサンプリングすることで行われるが、本実施例は、あるビット位置の前後のビット位置でのレベル判定結果を用いて当該ビット位置でのレベル識別を行う構成に対応する。

識別器１０６、１１６から出力される２つのシンボルは、パラレルシリアル変換器１２０にパラレルに入力され、基準クロックに同期した、受信シンボル系列としてシリアルに出力される。

本実施例においては、ＡＤ変換器の補正回路をなす、係数可変型のＦＩＲフィルタ（図５の２００参照）を、伝送線路の等化用の適応型ＦＩＲフィルタ（図５の２００参照）をあわせて使うことで、逐次的にフィルタ係数の補正を可能としている。

また、本実施例においては、位相１用等化部１００では、位相１のサンプリングクロック信号ＣＬＫ１でサンプルされたデータと、位相２のサンプリングクロック信号ＣＬＫ２でサンプルされたデータを適応等化した信号を合成した信号（加算結果）を、識別器１０６に与え、位相２用等化部１１０では、位相２のサンプリングクロック信号ＣＬＫ２でサンプルされたデータと、位相１のサンプリングクロック信号ＣＬＫ１でサンプルされたデータを適応等化した信号を合成した信号（加算結果）を、識別器１１６に与え、識別器１０６、１１６でそれぞれ、シンボルを判別する構成としている。かかる構成により、伝送線路を伝送された波形が歪み、例えば１シンボル区間（２値ＮＲＺ伝送の場合、１シンボル区間は１ビット区間とされ、１ｂａｕｄ＝１ｂｐｓ）を超えて広がって受信された場合にも、隣接シンボルの信号を考慮して、適応等化が行われるため、精度よく、波形等化を行うことができる。なお、上記実施例では、図２及び図３等に示した光伝送システム、有線伝送システムについての適用例を基に説明したが、送信シンボルで搬送波を直交変調しアンテナから無線伝送する無線システム（伝送路は無線チャネル）の場合、受信回路での識別器では、直交復調された複素ベースバンド信号の等化出力に対して、例えば１６ＱＡＭ（Quadrature Amplitude Modulation）、６４ＱＡＭ等に対応して、同相、直交軸上での多値レベルの識別が行われる。

本実施例の作用効果について以下に説明する。

本実施例によれば、ＡＤ変換器補正用の係数可変型の適応フィルタにより、位相を調整し、サンプリング位相のオフセットの補正を行っており、厳密な位相補償が可能となる。また、消費電力の削減、タイミングなどの遅延設計が容易となる。適応フィルタによる線路（伝送路）の補償とともに、ゲイン、スキューのばらつき補償が行われる。また本実施例によれば、直流遮断フィルタにより、ＡＤ変換器の直流オフセットの補償が行われる。

次に、本発明の第２の実施例について説明する。図６は、本発明の第２の実施例の構成を示す図である。図６において、図１と同一構成の要素には、同一の参照符号が付されている。以下では、図１に示した実施例と同一部分の説明は省略し、主に、相違点について説明する。図６を参照すると、本実施例は、判定帰還型等化器（ＤＦＥ；Decision Feedback Equalizer）１４１を用いたものである。

図６において、ＡＤ変換器１０１、直流遮断フィルタ１０２、適応等化器１０３、１０４、加算器１０５は、位相１用の等化部１００Ａを構成しており、ＡＤ変換器１１１、直流遮断フィルタ１１２、適応等化器１１３、１１４、加算器１１５は、位相２用の等化部１１０Ａを構成しており、等化部１００Ａ、１１０Ａの出力が、後段の等化部１４０に入力される。すなわち、等化部１００Ａ、１１０Ａの加算器１０５、１１５の出力が、パラレルシリアル変換器１４５に入力されてシリアルデータに変換され、判定帰還型等化器１４１に入力される。等化部１００Ａ、１１０Ａは、Ｎ分周多相回路１３０から出力される基準クロックを２分周した信号のサンプリングクロック信号ＣＬＫ１、ＣＬＫ２で駆動される。等化部１４０のパラレルシリアル変換器１４５、シリアルパラレル変換器１４６は、基準クロックで動作し、判定帰還型等化器１４１も、基準クロックで動作する。判定帰還型等化器は、例えば等化フィルタ部、データ判別部（識別部）、等化誤差推定部、タップ更新部（ＬＭＳアルゴリズム等による）を備えて構成される。図６では、等化フィルタ部、タップ更新部の各機能を、適応等化器１４３で行い、識別部、等化誤差推定部として、識別器１４２を備えている。

判定帰還型等化器１４１において、等化フィルタ部は、よく知られているようにセンタータップからみて現在あるいは未来のデータを合成するＦＦタップ（ＦＩＲフィルタ）と、センタータップからみて過去のデータを合成するＦＢタップ（ＦＩＲフィルタ）を備えている。例えば直接波と遅延波の２波で構成される２波レイリーフェージングモデルの場合、直接波が遅延波より大きい場合、ＦＢタップ入力を用いて遅延波のレプリカを作成し、このレプリカを、受信信号（パラレルシリアル変換器１４５の出力）に加算器１４４で加算することで、直接波成分を抽出して、識別器１４２に供給する。識別器１４２からの識別誤差は、シリアルパラレル変換回路１４６でパラレルに変換され、適応等化器１０３、１０４と、適応等化器１１３、１１４にそれぞれ供給される。

本実施例では、前記実施例と相違して、識別器は１つとされる。

次に、本発明の第３の実施例について説明する。図７は、本発明の第３の実施例の構成を示す図である。図７において、図６と同一構成の要素には、同一の参照符号が付されている。以下では、図６に示した前記実施例と同一部分の説明は省略し、主に、相違点について説明する。図７を参照すると、この実施例の受信回路は、図６に示した構成に、エコーキャンセラー機能が追加されており、例えば図３に示した伝送システム（全二重システム）における受信回路２１、２８として用いられる。この場合、受信回路２１、２８は、例えば送信回路２０、２７からの送信シンボルを入力し、エコー、近端からのクロストークノイズをキャンセルする。

図７を参照すると、本実施例は、図６に示した前記第２の実施例と同様に、判定帰還型等化器（ＤＦＥ；Decision Feedback Equalizer）１４１を用いたものであり、さらに、エコーキャンセラー部１５０、１６０を備えている。

基準クロックで駆動されるシリアルパラレル変換器１７０は、図示されない送信回路より偶奇の送信シンボルを、順次、シリアルに入力して、パラレルデータに変換し、それぞれ、適応等化器（適応フィルタ）１５１、１５２に共通の送信シンボル（偶シンボル）を供給し、適応等化器（適応フィルタ）１６１、１６２に共通の送信シンボル（奇シンボル）を供給する。

等化部１１０Ｂに供給されるサンプリングクロック信号ＣＬＫ２でともに駆動される適応等化器１５１、１５２の出力は、加算器１５３で加算され、加算結果が、等化部１００Ｂの加算器１０７の一方の入力に供給される。等化部１００Ｂに供給されるサンプリングクロック信号ＣＬＫ１で駆動される適応等化器１６１、１６２の出力は、加算器１６３で加算され、加算結果が等化部１１０Ｂの加算器１１７の一方の入力に供給される。

等化部１００Ｂの加算器１０７は、直流遮断フィルタ１０２の出力と、加算器１５３の出力とを加算した結果を、等化部１００Ｂの適応等化器１０３と等化部１１０Ｂの適応等化器１１４へ供給する。等化部１１０Ｂの加算器１１７は、直流遮断フィルタ１１２の出力と加算器１６３の出力を加算した結果を、等化部１１０Ｂの適応等化器１１３と、等化部１００Ｂの適応等化器１０４へ供給する。

等化部１４０のパラレルシリアル変換器１４５、シリアルパラレル変換器１４６は、基準クロックで動作し、判定帰還型等化器１４１も基準クロックで動作する。またシリアルパラレル変換器１７０は基準クロックで動作する。

本実施例によれば、エコー、漏話等のノイズを適応的にキャンセルすることができる。

次に、本発明の第４の実施例について説明する。図８は、本発明を適用した一具体例を示す図であり、ＭＩＭＯ（Multiple-Input Multiple-Output）フィルタ構成を備えた受信回路の構成を示す図である。なお、図８では、直流遮断フィルタは省略されている。

図８において、送信回路（ＴＸ）４０１は周波数ｆｓでライン４０２にシンボルを送信する。受信回路のインターリーブ型ＡＤ変換器（ＴＩ−ＡＤＣ）４００は、ｆｓを２分周した周波数ｆｓ／２で互いに位相の異なるサンプリングクロック信号により、偶奇データをそれぞれサンプルする並列接続された２つのＡＤ変換器よりなる。２つのＡＤ変換器は、サンプラ（４０３／４０６）と、サンプラ（４０３／４０６）の出力とＤＣオフセット（Ｏｆｆｓｅｔ１／Ｏｆｆｓｅｔ２）を加算する加算器（４０４／４０７）と、加算器（４０４／４０７）の出力を入力とする増幅器（アンプ）（４０５／４０８）とを備えた構成とされている。一方のＡＤ変換器のオフセット（Ｏｆｆｓｅｔ１）を例えば０．２、ゲインミスマッチ（Ｇａｉｎ ｍｉｓｍａｔｃｈ１）を０．８、他方のＡＤ変換器のオフセット（Ｏｆｆｓｅｔ２）を例えば−０．３、ゲインミスマッチ（Ｇａｉｎ ｍｉｓｍａｔｃｈ２）を１．２のように設定される。

図８においても、図１、図６の構成と同様、一方のＡＤ変換器の出力は、適応フィルタ４１１、４１３に入力され、他方のＡＤ変換器の出力は、適応フィルタ４１４、４１２に入力される。適応フィルタ４１１、４１２の出力は、加算器４１５に入力され、加算器４１５の出力は、識別器（Decision1）４１８のデータ端子ｄａｔａに入力される。識別器（Decison1）４１８の識別結果（result）は、判定帰還型等化器（ＤＦＥ）を構成する適応フィルタ４１６に入力され、識別結果（result1）は、判定帰還型等化器（ＤＦＥ）を構成する適応フィルタ４２０に入力され、識別誤差（ｅｒｒ）は、適応フィルタ４１１、４１２、適応フィルタ４１６、４１７に入力される。

適応フィルタ４１３、４１４の出力は加算器４２２に入力され、加算器４２２の出力は、識別器（Decision2）４２１のデータ端子ｄａｔａに入力される。識別器（Decision2）４２１の識別結果（result）は、判定帰還型等化器（ＤＦＥ）を構成する適応フィルタ４１９に入力され、識別結果（result1）は、判定帰還型等化器（ＤＦＥ）を構成する適応フィルタ４１７に入力され、識別誤差（ｅｒｒ）は、適応フィルタ４１３、４１４、適応フィルタ４１９、４２０に入力される。

適応フィルタ４１６、４１７の出力は、加算器４１５に入力され、適応フィルタ４１１、４１２の出力から減算される。また、適応フィルタ４１９、４２０の出力は、加算器４２２に入力され、適応フィルタ４１３、４１４の出力から減算される。なお、図８において、適応フィルタ（ＡＤＦ）は、図１、図６の適応等化器と同等のものであり、図５に示した構成（適応等化器）で構成される。

図９は、図８に示したＭＩＭＯ（Multiple-Input Multiple-Output）フィルタ構成の受信回路において、理想位相からのスキュー（単位＝１／８００ＭＨｚ）と識別点のシンボルエラーレート（ｄＢ）との関係（特性）について、図８のＭＩＭＯフィルタの特性（実践）と、比較例としてＳＩＳＯ（Single Input Single Output；一入力一出力）フィルタの特性（破線）について示した図である。図９に示したように、ボーレートは８００Ｍｂａｕｄ、ＡＤＣの変換レートは４００Ｍｓｐｓ（２つのＡＤＣを並列化して８００Ｍｓｐｓを実現している）、帯域制限フィルタをなすコサインロールオフフィルタのロールオフ率αを０．２とし、伝送路（図８のライン４０２）は０Ｋｍ（波形がなまらない条件）、ゲイン、オフセットなしという条件でのシミュレーション結果を示す図である。

ＳＩＳＯフィルタの識別点（例えばレベル識別のビット位置の中央）のＳＮＲ（symbol to noise ratio）は、理想位相からのスキューが比率で０．２となると、２０ｄＢをきるが、ＭＩＭＯフィルタ構成では、８０ｄＢ程度を維持している。またＳＩＳＯフィルタの識別点ＳＮＲは、理想位相からのスキューが０．４となると１０ｄＢ程度となるが、ＭＩＭＯフィルタでは、６７ｄＢ程度を維持している。このように、本実施例のＭＩＭＯフィルタ構成によれば、サンプリング位相のずれ（理想位相からのスキュー）が相当量大となっても、識別された受信シンボルのＳＮＲを良好に保つことができる。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明が適用されるシステムの構成を示す図である。 本発明が適用されるシステムの構成を示す図である。 本発明の一実施例における直流遮断フィルタの構成を示す図である。 本発明の一実施例における適応等化器の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明のさらに他の実施例の構成を示す図である。 本発明のシミュレーション結果を示す図である。 従来のインターリーブ型ＡＤ変換器の構成の一例を示す図である。 インターリーブ型ＡＤ変換器におけるスキューと誤差の関係を示す図である。 インターリーブ型ＡＤ変換器を用いた受信回路の構成を示す図である。

符号の説明

１０、１９ 送信回路
１１、１８ 受信回路
１２、１７ 半導体レーザ（電気光変換器）
１３、１６ フォトディテクタ（光電気変換器）
１４、１５ 光ファイバ
２０、２７ 送信回路
２１、２８ 受信回路
２２、２６ ハイブリッド回路
２３、２５ トランス
２４ 伝送路
３０ 遅延器
３１ 加算器（減算器）
１００、１００Ａ、１００Ｂ 等化部
１０１、１１１ ＡＤ変換器
１０２、１１２ 直流遮断フィルタ
１０３、１０４、１１３、１１４ 適応等化器
１０５、１１５ 加算器
１０６、１１６、識別器
１０７、１１７ 加算器
１１０、１１０Ａ、１１０Ｂ 等化部
１２０ パラレルシリアル変換器
１３０ Ｎ分周多相回路
１４０ 等化部
１４１ 判別帰還型等化器
１４２ 識別器
１４３ 適応等化器
１４４ 加算器
１４５ パラレルシリアル変換器
１４６ シリアルパラレル変換器
１５０、１６０ エコーキャンセラー部
１５１、１５２、１６１、１６２ 適応等化器
１５３、１６３ 加算器
１７０ シリアルパラレル変換器
２００ ＦＩＲフィルタ部
２０１、２０３、２０５ 遅延素子（Ｄ型レジスタ）
２０２、２０４ 加算器
２０６、２０６、２０８ 乗算器
２１０ タップ更新部
２１３、２１６、２１９ 加算器
２１１、２１２、２１５、２１８ 乗算器
２１４、２１７、２２０ 記憶素子（Ｄ型レジスタ）
２２１、２２２、２２３ 遅延素子（Ｄ型レジスタ）
３００ インターリーブ型ＡＤ変換器
３０１、３０２ ＡＤ変換器
３０３ 補正回路
３０４ パラレルシリアル変換器
３０５ 適応等化器
３０６ 識別器
３０７ Ｎ分周多相回路
３１１、３１２、３１３、３１４ ＡＤ変換器
３２０ パラレルシリアル変換器
３３０ ４相クロック生成回路
４００ インターリーブ型ＡＤ変換器（ＴＩ−ＡＤＣ）
４０１ 送信回路
４０２ 伝送路
４０３、４０６ サンプラ
４０４、４０７ 加算器
４０５、４０８ 増幅器
４１１〜４１４、４１６〜４２０ 適応フィルタ
４１５、４２２ 加算器
４１８、４２１ 識別器

Claims (23)

1. 受信信号をアナログ信号にて入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器（「ＡＤ変換器」という）を複数備え、
   前記複数のＡＤ変換器のそれぞれのＡＤ変換器に対応して少なくとも１つ設けられ、前記ＡＤ変換器の出力を入力とするフィルタを有し、
   前記フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が可変に制御され、適応等化を行うとともに、対応する前記ＡＤ変換器の特性の補正を行う、ことを特徴とする受信装置。
2. 前記フィルタの出力を受けて受信シンボルを識別する識別器を備え、
   前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される、ことを特徴とする請求項１に記載の受信装置。
3. 前記複数のＡＤ変換器の内の１つのＡＤ変換器に対応して、前記１つのＡＤ変換器の出力を入力とする第１のフィルタと、他のＡＤ変換器の出力を入力とする第２のフィルタとを少なくとも含み、
   前記１つのＡＤ変換器に対応して、前記第１のフィルタの出力と前記第２のフィルタの出力を合成した信号を受けて受信シンボルを識別する識別器を備え、
   前記識別器からの識別誤差に基づき前記第１のフィルタのフィルタ係数と前記第２のフィルタのフィルタ係数が更新される、ことを特徴とする請求項１に記載の受信装置。
4. 前記フィルタは、対応する前記ＡＤ変換器のサンプリング位相及び／又はゲインの補正を行う、ことを特徴とする請求項１に記載の受信装置。
5. 前記ＡＤ変換器の出力を受け、前記ＡＤ変換器の出力から直流オフセット成分をキャンセルした信号を、対応する前記フィルタに供給する回路をさらに備えている、ことを特徴とする請求項１に記載の受信装置。
6. 前記複数のＡＤ変換器の内の１つのＡＤ変換器に対応して、前記１つのＡＤ変換器の出力を入力とする第１のフィルタと、他のＡＤ変換器の出力を入力とする第２のフィルタとを少なくとも含み、
   前記１つのＡＤ変換器に対応して、前記第１のフィルタの出力と前記第２のフィルタの出力を合成した信号を受け、受信シンボルを識別するとともに、識別誤差を出力する判別帰還型等化器を備え、
   前記判別帰還型等化器から出力される識別誤差に基づき、前記第１のフィルタのフィルタ係数と前記第２のフィルタのフィルタ係数が更新される、ことを特徴とする請求項１に記載の受信装置。
7. 前記判別帰還型等化器を、前記複数のＡＤ変換器に対して共通に１つ備え、
   前記複数のＡＤ変換器の各ＡＤ変換器のそれぞれに対応して設けられる前記第１及び第２のフィルタの出力を合成した信号を、前記複数のＡＤ変換器分並列に受けて、多重化し、前記判別帰還型等化器に供給する多重化回路と、
   前記多重化回路からの多重化出力を順次受ける前記判別帰還型等化器より受信シンボルとともに出力される識別誤差を順次受け、前記識別誤差を、対応する前記ＡＤ変換器の前記第１及び第２のフィルタに供給する分離回路と、
   を備えている、ことを特徴とする請求項６に記載の受信装置。
8. フィルタ係数が可変に制御されるフィルタを含むエコーキャンセラーを備え、
   前記複数のＡＤ変換器の内の対応するＡＤ変換器の出力と前記エコーキャンセラーの出力とを合成した信号が、前記ＡＤ変換器に対応する前記フィルタに入力される、ことを特徴とする請求項１に記載の受信装置。
9. 受信信号をアナログ信号にて入力に受け、互いに位相の異なる第１及び第２のサンプリングクロック信号にそれぞれ応答してディジタル信号に変換して出力する第１及び第２のＡＤ変換器を少なくとも備え、
   前記第１及び第２のＡＤ変換器の出力をそれぞれ入力に受け、前記第１のサンプリングクロック信号で駆動される第１及び第２の適応等化器と、
   前記第２及び第１のＡＤ変換器の出力をそれぞれ入力に受け、前記第２のサンプリングクロック信号で駆動される第３及び第４の適応等化器と、
   前記第１及び第２の適応等化器の出力を第１及び第２の入力に受け加算して出力する第１の加算器と、
   前記第３及び第４の適応等化器の出力を第１及び第２の入力に受け加算して出力する第２の加算器と、
   前記第１の加算器の出力を受け、前記第１のサンプリングクロック信号で駆動され、第１の受信シンボルを識別して出力するとともに第１の識別誤差を出力する第１の識別器と、
   前記第２の加算器の出力を受け、前記第２のサンプリングクロック信号で駆動され、第２の受信シンボルを識別して出力するとともに第２の識別誤差を出力する第２の識別器と、
   を備え、
   前記第１及び第２の適応等化器には、前記第１の識別器からの前記第１の識別誤差が入力され、前記第１及び第２の適応等化器を構成する第１及び第２のフィルタの係数がそれぞれ更新され、
   前記第３及び第４の適応等化器には、前記第２の識別器からの前記第２の識別誤差が入力され、前記第３及び第４の適応等化器をそれぞれ構成する第３及び第４のフィルタの係数がそれぞれ更新され、
   前記第１及び第２の識別器から出力される第１及び第２の受信シンボルを多重化して出力する多重化回路と、
   を備えている、ことを特徴とする受信装置。
10. 入力される基準クロックを入力して分周し、互いに位相の異なる前記第１及び第２のサンプリングクロック信号を生成する生成回路を備えている、ことを特徴とする請求項９に記載の受信装置。
11. 前記多重化回路は、前記基準クロックで駆動される、ことを特徴とする請求項１０に記載の受信装置。
12. 受信信号をアナログ信号にて入力に受け、互いに位相の異なる第１及び第２のサンプリングクロック信号にそれぞれ応答してディジタル信号に変換して出力する第１及び第２のアナログ・ディジタル変換器（「ＡＤ変換器」という）を少なくとも備え、
    前記第１及び第２のＡＤ変換器の出力をそれぞれ入力に受け、前記第１のサンプリングクロック信号で駆動される第１及び第２の適応等化器と、
    前記第２及び第１のＡＤ変換器の出力をそれぞれ入力に受け、前記第２のサンプリングクロック信号で駆動される第３及び第４の適応等化器と、
    前記第１及び第２の適応等化器の出力を第１及び第２の入力に受け加算して出力する第１の加算器と、
    前記第３及び第４の適応等化器の出力を第１及び第２の入力に受け加算して出力する第２の加算器と、
    前記第１の加算器の出力と第２の前記第１の加算器の出力を並列に受け多重化して出力する多重化回路と、
    前記多重化回路からの出力を順次受け、前記第１及び第２のＡＤ変換器からの出力にそれぞれ対応する第１及び第２の受信シンボルを識別して出力するともに、識別された前記第１及び第２の受信シンボルに対応する第１及び第２の識別誤差を順次出力する判定帰還型等化器と、
    前記判定帰還型等化器から順次出力される前記第１及び第２の識別誤差を受け、前記第１の識別誤差を前記第１及び第２の適応等化器に供給し、前記第２の識別誤差を前記第３及び第４の適応等化器に供給する分離回路と、
    を備えている、ことを特徴とする受信装置。
13. 前記判定帰還型等化器は、
    識別器と、
    前記識別器から出力される受信シンボルと識別誤差を受ける適応等化器と、
    前記適応等化器の出力と、前記多重化回路の出力とを加算し、加算結果を前記識別器に供給する加算器と、
    を備えている、ことを特徴とする請求項１２に記載の受信装置。
14. 入力される基準クロックを分周し、互いに位相の異なる前記第１及び第２のサンプリングクロック信号を生成する生成回路を備えている、ことを特徴とする請求項１２に記載の受信装置。
15. 前記判定帰還型等化器、前記多重化回路、前記分離回路は、前記基準クロックで駆動される、ことを特徴とする請求項１４に記載の受信装置。
16. 前記第１及び第２のＡＤ変換器の出力を入力とし、直流成分を遮断する第１及び第２の直流遮断フィルタを備え、
    前記第１の直流遮断フィルタの出力は、前記第１及び第４の適応等化器の入力に共通に接続され、
    前記第２の直流遮断フィルタの出力は、前記第２及び第３の適応等化器の入力に共通に接続されている、ことを特徴とする請求項９又は１１に記載の受信装置。
17. 前記第１及び第２の直流遮断フィルタが、入力信号を遅延させる遅延回路と、前記入力信号から前記遅延回路の出力を減算する減算器と、を備えている、ことを特徴とする請求項１５に記載の受信装置。
18. 送信シンボルを入力とする適応フィルタよりなる第１、第２のエコーキャンセラーと、
    前記第１の直流遮断フィルタの出力と前記第１のエコーキャンセラーの出力とを加算する第３の加算器と、
    前記第２の直流遮断フィルタの出力と前記第２のエコーキャンセラーの出力とを加算する第４の加算器と、
    を備え、
    前記第３の加算器の出力は、前記第１及び第４の適応等化器の入力に共通に接続され、
    前記第４の加算器の出力は、前記第２及び第３の適応等化器の入力に共通に接続されている、ことを特徴とする請求項１６に記載の受信装置。
19. アナログ信号を入力に受け、互いに異なる位相のサンプリングクロック信号に応答してディジタル信号に変換して出力するアナログ・ディジタル変換器（「ＡＤ変換器」という）を複数備えたインターリーブ型のアナログ・ディジタル変換装置において、
    前記複数のＡＤ変換器のそれぞれのＡＤ変換器に対応して、前記ＡＤ変換器の出力を入力とする少なくとも１つのフィルタを有し、
    前記フィルタは、フィルタ出力と目標値との誤差を減少させるようにフィルタ係数が適応的に可変され、入力された信号波形の適応等化が行われるとともに、前記ＡＤ変換器の特性の補正が行われる、ことを特徴とするアナログ・ディジタル変換装置。
20. 前記フィルタの出力を受けて入力信号を識別する識別器を備え、
    前記フィルタは、前記識別器からの識別誤差に基づきフィルタ係数が更新される、ことを特徴とする請求項１９に記載のアナログ・ディジタル変換装置。
21. 前記複数のＡＤ変換器の内の１つのＡＤ変換器に対応して、前記１つのＡＤ変換器の出力を入力とする第１のフィルタと、他のＡＤ変換器の出力を入力とする第２のフィルタとを少なくとも含み、
    前記１つのＡＤ変換器に対応して、前記第１のフィルタの出力と前記第２のフィルタの出力を合成した信号を受けて入力信号を識別する識別器を備え、
    前記識別器からの識別誤差に基づき前記第１のフィルタのフィルタ係数と前記第２のフィルタのフィルタ係数が更新される、ことを特徴とする請求項１９に記載のアナログ・ディジタル変換装置。
22. 前記フィルタは、対応する前記ＡＤ変換器のサンプリング位相及び／又はゲインの補正を行う、ことを特徴とする請求項１９に記載のアナログ・ディジタル変換装置。
23. 前記ＡＤ変換器の出力を受け、前記ＡＤ変換器の出力から直流オフセット成分をキャンセルして出力する回路をさらに備えている、ことを特徴とする請求項１９に記載のアナログ・ディジタル変換装置。

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