KR100341130B1 - 아날로그-디지털 변환장치, 및 교정장치와 교정방법 - Google Patents

아날로그-디지털 변환장치, 및 교정장치와 교정방법 Download PDF

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Abstract

시간오차를 교정하는 본 발명의 아날로그-디지털 변환장치(110, 120, 130)는 아날로그신호 입력부(10), 복수의 아날로그-디지털 변환기(12), 동기 샘플링 클록신호 또는 교호 샘플링 클록신호를 공급하는 샘플링 클록신호 발생기(14), A-D 변환기로부터 출력된 디지털신호 상에 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부(18b), 및 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부(18a)를 포함한다. A-D 변환장치는 시간오차를 계산하는 오차계산부(72), 오차 교정값 계산부(74) 및 교정 동작을 실행하는 오차교정부(70b)를 포함한다. 또한, 본 발명은 복수의 A-D 변환기 사이에 발생된 오차를 교정하는 방법에 관한 것이다.

Description

아날로그-디지털 변환장치, 및 교정장치와 교정방법 {A-D CONVERTING APPARATUS, AND CALIBRATION UNIT AND METHOD THEREFOR}
본 특허출원은 1999년 3월 24일 출원된 일본국 특허출원 제99-80118호 및 2000년 2월 29일 출원된 일본국 특허출원 제2000-54335호를 우선권으로 주장하며, 그 개시 내용을 참조하여 본 명세서에 결합시켰다.
본 발명은 반도체소자 검사기기, 특히 반도체소자 검사기기에 결합된 A-D 변환기 및 교정부에 관한 것이다.
도 1은 아날로그신호를 디지털신호로 변환시키는 일반적인 A-D 변환기(101)의 블록도이다. A-D 변환장치(analog-to-digital converting apparatus)(101)는 아날로그신호 입력부(analog signal input portion)(11), A-D 변환기(A-D converter)(13a, 13b), 샘플링 클록신호 발생기(sampling clock signal generator)(15), 기준 클록신호 발생기(reference clock signal generator)(17), 지연회로(delay ciruit)(24) 및 인터리브처리부(interleave processing unit)(19)로 이루어진다. 인터리브처리부(19)는 다중화기(multiplexer)(29) 및 메모리부(memory unit)(21)를 포함한다.
아날로그신호(50)가 아날로그신호 입력부(11)에 입력된다. 입력된 아날로그신호(50)는 교호 샘플링을 실행하는 A-D 변환기(13a, 13b)에 의하여 샘플링되어 디지털신호로 변환된다. A-D 변환기(13a, 13b)로부터 교호로 출력된 디지털신호는 다중화기(29)에 의하여 순차로 입력되어 메모리부(21)에 기억된다.
샘플링 클록신호 발생기(15)는, 기준 클록신호(54)에 따라, A-D 변환기(13a, 13b)의 샘플링 동작을 교호로 트리거하는 샘플링 클록신호(56a, 56b)를 발생한다.지연회로(24)는 A-D 변환기(13a, 13b)의 샘플링 동작의 타이밍을 교정하며, 샘플링 클록신호 발생기(15)로부터 발생된 샘플링 클록신호(56a, 56b)의 전송경로 상에 배열된다.
도 2는 복수의 아날로그신호부가 구비된 일반적인 A-D 변환장치의 도면이다. A-D 변환장치(102)는 복수의 아날로그신호 입력부(11a, 11b, 11c, 11d)에 각각 대응하는 A-D 변환기(13a, 13b, 13c, 13d), 기준 클록신호 발생기(17) 및 메모리부(21a, 21b, 21c, 21d)를 포함한다.
각각의 아날로그신호(50a, 50b, 50c, 50d)가 아날로그신호 입력부(11a, 11b, 11c, 11d)에 각각 입력된다. 입력된 아날로그신호는 각각의 A-D 변환기(13a, 13b, 13c, 13d)에 의하여 디지털신호로 변환된다. 변환된 디지털신호는 메모리부(21a, 21b, 21c, 21d)에 기억된다.
도 3 (A)는 인터리브처리를 도시한 블록도이다. 인터리브처리에서, 교호로 샘플링 동작되는 두 개의 A-D 변환기(13a, 13b) 어느 하나로부터 얻어진 샘플데이터가 인터리브처리부(19)에 의하여 순차로 입력된다. 인터리브 동작을 실행함으로써, 하나의 A-D 변환기의 샘플링 속도보다 높은 속도에 상당하는 샘플데이터가 얻어진다. 도 3 (B)에 예시된 인터리브처리에서, 두 개의 A-D 변환기(13a, 13b)는 각각의 상(phase)이 서로 변위된 두 개의 샘플링 클록신호(56a, 56b)를 A-D 변환기에 공급함으로써 교호로 트리거되어 샘플링 동작을 행한다.
전술한 바와 같이, 인터리브처리는 복수의 A-D 변환기로부터 출력된 디지털신호가 순차로 입력되는 방법이다. 인터리브처리에서, 샘플링 간격은 각각의 변환기가 샘플링 클록신호에 따라 실제로 샘플링 동작을 행할 때 반드시 동일해야 한다. 그러나, 실제로는, 각각의 A-D 변환기 사이 및 샘플링 클록신호의 전송경로 사이의 특징 차이 때문에 원하는 샘플링 클록에 대하여 시간오차가 생긴다. 따라서, 시간오차를 교정하는 것이 필연적이다. 도 1에 도시된 바와 같이, 종래 기술에서는 샘플링 클록신호(56a, 56b)가 각각의 A-D 변환기로 안내되는 경로의 중간에 변경할 수 있는 지연부재(variable delay element)를 제공하여 시간오차를 교정하였다.
도 1에 도시된 종래의 A-D 변환장치(101)는 A-D 변환기(13a, 13b)를 교호로 샘플링 동작시키는 인터리브처리만 실행한다. A-D 변환장치(101)는 다른 처리는 실행할 수 없다.
도 2에 도시된 종래의 A-D 변환기(102)에는, 각각의 아날로그신호 입력부로부터 입력된 아날로그신호의 처리에 사용될 A-D 변환기가 미리 고정된다. 또한, 지연회로가 시간오차를 교정하며, 시간오차의 교정을 매우 복잡하게 한다. 또한, 교정될 수 있는 시간오차의 범위가 지연회로의 실행에 크게 좌우되므로, 정확도가 높은 교정이 실행될 수 없다.
따라서, 본 발명의 목적은 A-D 변환장치, 교정부(calibration unit) 및 반도체소자 검사기기(semiconductor device testing apparatus)와 그 사용 방법을 제공하여 상기 단점 중 적어도 한 가지를 해소하려는 것이다. 이들 목적은 청구범위의 독립항에 개시된 특징을 결합시킴으로써 달성된다. 또한, 종속항에는 본 발명에따른 다른 바람직한 실시예를 제공한다.
본 발명의 일양태에 있어서, 검사 중인 반도체소자로부터 출력된 아날로그신호를 샘플링하여 디지털신호를 발생시키는 아날로그-디지털(A-D) 변환장치를 제공하며, 상기 변환장치는 아날로그신호를 입력하는 아날로그신호 입력부, 상기 아날로그신호 입력부에 입력된 아날로그신호를 샘플링하여 아날로그신호를 디지털신호로 변환시키는 복수의 A-D 변환기, 평균화처리(averaging process)에 사용하여 복수의 A-D 변환기를 동기 방식으로 샘플링 동작시키는 동기 샘플링 클록신호(synchronous sampling clock signal), 또는 인터리브처리에 사용하여 복수의 A-D 변환기를 교호로 샘플링 동작시키는 교호 샘플링 클록신호(alternate sampling clock signal)를 공급하는 샘플링 클록신호 발생기, 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호 상에 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부, 및 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부를 포함한다.
A-D 변환장치는 평균화처리 또는 인터리브처리를 지정하는 모드 지정신호를 발생하는 모드 지정신호 발생기(mode specifying signal generator)를 추가로 포함할 수 있고, 모드 지정신호에 따라 평균화처리부 또는 인터리브처리부가 선택된다.
또한, A-D 변환장치는 기준 클록신호를 발생하는 기준 클록신호 발생기를 추가로 포함할 수 있고, 샘플링 클록신호 발생기는 평균화처리가 모드 지정신호에 의하여 지정된 경우에는 기준 클록신호와 동기화된 동기 샘플링 클록신호를 각각의 A-D 변환기에 공급하고, 한편 상기 샘플링 클록신호 발생기는 인터리브처리가 모드지정신호에 의하여 지정된 경우에는 각각 서로 상이한 상을 가진 교호 샘플링 클록신호를 상기 각각의 A-D 변환기에 공급한다.
또한, A-D 변환장치는 복수의 A-D 변환기 각각으로부터 출력된 디지털신호를 기억하는 복수의 메모리부를 추가로 포함할 수 있고, 평균화처리부 및 인터리브처리부가 복수의 메모리부에 기억된 디지털신호에 따라 평균화처리 및 인터리브처리를 각각 실행한다.
A-D 변환장치가 제1 A-D 변환기 및 제2 A-D 변환기를 포함하는 경우, 제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 계산하는 오차계산부(error calculation unit), 제2 A-D 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 오차계산부에 의하여 계산된 시간오차에 따라 계산하는 오차 교정값 계산부(error calibration value calculating unit), 측정될 아날로그신호인 측정신호의 샘플링에 의하여 얻어진 디지털신호를 기억하는 메모리부로부터 디지털신호를 판독하는 판독부(read-out unit), 및 측정신호를 샘플링하는 경우에 제2 A-D 변환기에 발생된 시간오차의 교정 동작을, 판독부에 의하여 상기 메모리부로부터 판독된 디지털신호 및 오차 교정값 계산부에 의하여 계산된 시간오차 교정값에 따라 실행하는 오차교정부(error calibrating unit)를 추가로 포함할 수 있다.
본 발명의 다른 양태에 있어서, 아날로그신호를 입력하는 아날로그신호 입력부, 아날로그신호를 샘플링 동작하여 디지털신호로 변환시키는 제1 A-D 변환기로부터 출력된 디지털신호, 및 아날로그신호를 샘플링 동작하여 디지털신호로 변환시키는 제2 A-D 변환기로부터 출력된 디지털신호를 가산하는 가산기(adder), 제1 A-D 변환기로부터 출력된 디지털신호 및 제2 A-D 변환기로부터 출력된 디지털신호를 교호로 입력하여 순차로 출력시키는 다중화기(multiplexer), 및 상기 가산기로부터의 출력값 또는 상기 다중화기로부터의 출력값을 선택하는 선택기(selector)를 포함하는 A-D 변환장치를 제공한다.
본 발명의 또 다른 양태에 있어서, 아날로그신호를 입력하는 아날로그신호 입력부, 아날로그신호 입력부에 입력된 아날로그신호 상에 샘플링 동작을 실행하여 아날로그신호를 디지털신호로 변환시키는 복수의 A-D 변환기, 및 측정신호를 디지털신호로 변환시키는 방법에 따라 디지털신호를 상기 A-D 변환기 중 하나 또는 복수에 분배하는 아날로그신호 분배기(analog signal distributor)를 포함하는 A-D 변환장치를 제공한다.
또한, 복수의 A-D 변환기를 상기 복수의 아날로그신호 입력부에 대응하는 개수마다 제공하고, 아날로그신호 입력부로부터 입력된 아날로그신호를 복수의 A-D 변환기에 분배하는 것이 또한 바람직하다.
또한, A-D 변환장치는 평균화처리에 사용하여 복수의 A-D 변환기를 동기 방식으로 샘플링 동작시키는 동기 샘플링 클록신호, 또는 인터리브처리에 사용하여 복수의 A-D 변환기를 교호로 샘플링 동작시키는 교호 샘플링 클록신호를 공급하는 샘플링 클록신호 발생기, 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부, 및 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부를 추가로 포함할 수 있다.
또한, A-D 변환장치는 평균화처리 또는 인터리브처리를 지정하는 모드 지정신호를 발생하여, 모드 지정신호에 따라 평균화처리부 또는 인터리브처리부가 선택되는 모드 지정신호 발생기, 및 아날로그신호가 모드 지정신호에 의하여 지정된 처리에 따라 상기 복수의 A-D 변환기 중 하나 또는 복수에 분배되도록 지정하는 분배 제어신호를 아날로그신호 분배기에 공급하는 분배 제어신호 발생기(distribution control signal generator)를 추가로 포함할 수 있다.
본 발명의 또 다른 양태에 있어서, 반도체소자로부터 출력된 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호로 변환시키는 제1 A-D 변환기와 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호로 변환시키는 제2 A-D 변환기 사이에 발생하는 오차를 교정하는 교정장치를 제공하고, 상기 교정장치는 제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 시간오차의 계산에 사용될 검사신호의 샘플링에 의하여 얻어진 샘플데이터에 따라 계산하는 오차계산부, 제2 A-D 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 오차계산부에 의하여 계산된 시간오차에 따라 계산하는 오차 교정값 계산부, 측정될 아날로그신호인 측정신호의 샘플링에 의하여 얻어진 샘플데이터를 기억하는 메모리부로부터 디지털신호를 판독하는 판독부, 및 측정신호를 샘플링하는 경우에 제2 A-D 변환기에 발생된 시간오차의 교정 동작을, 판독부에 의하여 메모리부로부터 판독된 샘플데이터 및 오차 교정값 계산부에 의하여 계산된 시간오차 교정값에 따라 실행하는 오차교정부를 포함한다.
교정장치에서는, 오차교정부가 판독부에 의하여 메모리부로부터 판독된 측정신호의 샘플데이터 상에 이산 푸리에변환(discrete Fourier transformation)을 실행하고, 이산 푸리에변환으로부터 얻어진 이산 푸리에변환값 및 시간오차 교정값에 따라 시간오차를 교정하는 것이 바람직하다.
또한, 오차계산부는 제1 및 제2 A-D 변환기의 이득(gain) 및 오프셋(offset)을 계산하고, 오차 교정값 계산부는 제1 및 제2 A-D 변환기의 이득 교정값을 계산하는 이득 교정값 계산부, 및 제1 및 제2 A-D 변환기의 오프셋 교정값을 계산하는 오프셋 교정값 계산부를 포함하며, 오차교정부는 제1 및 제2 A-D 변환기의 이득 및 오프셋을 판독부에 의하여 메모리로부터 판독된 측정신호의 샘플데이터, 이득 교정값 및 오프셋 교정값에 따라 교정하는 이득-오프셋 교정부를 포함하는 것이 바람직하다.
교정장치에서는, 이득-오프셋 교정부가 이득 교정값을 제2 A-D 변환기에 의하여 샘플링된 측정신호의 샘플데이터에 곱하여 오프셋 교정값을 가산하는 교정 동작을 실행하는 것이 바람직하다.
본 발명의 또 다른 양태에 있어서, 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호를 발생시켜 디지털신호로 변환시키는 제1 A-D 변환기와 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호로 변환시키는 제2 A-D 변환기 사이에 발생하는 오차를 교정하는 방법을 제공하고, 상기 오차 교정방법은 제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 계산하는 단계, 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 시간오차에 따라 계산하는 단계, 및 측정될 신호의 샘플링에 의하여 얻어진 샘플데이터 및 시간오차 교정값에 따라 시간오차를 교정하는 단계를 포함한다.
또한, 오차 교정방법은 제1 및 제2 A-D 변환기의 이득 및 오프셋을 계산하는 단계, 이득 및 오프셋을 교정하는 계산에 사용될 이득 교정값 및 오프셋 교정값을 상기 이득 및 오프셋의 계산에 의하여 계산된 이득 및 오프셋에 따라 계산하는 단계, 및 제1 및 제2 A-D 변환기의 이득 및 오프셋을 측정될 신호의 샘플링에 의하여 얻어진 샘플데이터, 이득 교정값 및 오프셋 교정값에 따라 교정하는 단계를 추가로 포함할 수 있다.
본 발명의 또 다른 양태에 있어서, 제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 교정하는 프로그램을 기억하는 기록매체(recording medium)를 제공하고, 상기 기록매체의 프로그램은 시간오차를 계산하는 제1 모듈, 제2 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 계산된 시간오차에 따라 계산하는 제2 모듈, 및 측정될 신호의 샘플링에 의하여 얻어진 샘플데이터 및 시간오차 교정값에 따라 시간오차를 교정하는 제3 모듈을 포함한다.
또한, 기록매체의 프로그램은 이득 및 오프셋을 계산하는 제4 모듈, 이득을교정하는 계산에 사용될 이득 교정값 및 오프셋을 교정하는 계산에 사용될 오프셋 교정값을 상기 제4 모듈에 의하여 계산된 이득 및 오프셋에 따라 계산하는 제5 모듈, 및 제1 및 제2 A-D 변환기의 이득 및 오프셋을 측정될 신호의 샘플링에 의하여 얻어진 샘플데이터, 이득 교정값 및 오프셋 교정값에 따라 교정하는 제6 모듈을 추가로 포함할 수 있다.
본 발명의 또 다른 양태에 있어서, 아날로그신호를 출력하는 반도체소자를 검사하는 반도체소자 검사기기를 제공하고, 상기 검사기기는 반도체소자 입력신호를 발생하여 반도체소자를 검사하는 패턴 발생기(pattern generator), 상기 패턴 발생기로부터 출력된 반도체소자 입력신호를 반도체소자에 공급하는 성능판(performance board), 반도체소자로부터 출력된 아날로그신호를 입력하는 아날로그신호 입력부, 상기 아날로그신호 입력부에 입력된 아날로그신호 상에 샘플링 동작을 실행하여 아날로그신호를 디지털신호로 변환시키는 복수의 A-D 변환기, 평균화처리에 사용하여 상기 복수의 A-D 변환기를 동기 방식으로 샘플링 동작시키는 동기 샘플링 클록신호, 또는 인터리브처리에 사용하여 상기 복수의 A-D 변환기를 교호로 샘플링 동작시키는 교호 샘플링 클록신호를 공급하는 샘플링 클록신호 발생기, 상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부, 및 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부를 포함한다.
또한, 반도체소자 검사기기에 있어서, 복수의 A-D 변환기가 제1 A-D 변환기및 제2 A-D 변환기를 포함하는 경우, 상기 검사기기는 제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 계산하는 오차계산부, 제2 A-D 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 상기 오차계산부에 의하여 계산된 시간오차에 따라 계산하는 오차 교정값 계산부, 상기 오차계산부에 연결되며, 측정될 아날로그신호인 측정신호의 샘플링에 의하여 얻어진 디지털신호를 기억하는 메모리부로부터 디지털신호를 판독하는 판독부, 및 측정신호를 샘플링하는 경우에 제2 A-D 변환기에 발생된 시간오차의 교정 동작을, 메모리부로부터 판독된 샘플데이터 및 상기 오차 교정값 계산부에 의하여 계산된 시간오차 교정값에 따라 실행하는 오차 교정를 추가로 포함할 수 있다.
본 발명에 대한 상기 요약은 필요한 특징 모두가 개시되지 않았으므로 본 발명은 이들 개시된 특징의 일부분일 수 있다.
도 1은 아날로그신호를 디지털신호로 변환시키는 일반적인 A-D 변환기(101)의 블록도.
도 2는 복수의 아날로그신호부를 가진 A-D 변환장치(102)의 도면.
도 3 (A)는 인터리브처리를 도시한 블록도.
도 4는 제1 실시예에 따른 A-D 변환장치(100)의 블록도
도 5는 샘플링 클록신호 발생기(14)의 실시예를 도시한 블록도.
도 6 (A)는 도 5의 샘플링 클록신호 발생기(14)의 출력을 평균화처리에 사용하기 위한 샘플링 클록신호의 타이밍 차트.
도 6 (B)는 도 5의 샘플링 클록신호 발생기(14)의 출력을 인터리브처리에 사용하기 위한 샘플링 클록신호의 타이밍 차트.
도 7은 아날로그신호 입력부(10), A-D 변환기(12a, 12b), 샘플링 클록신호 발생기(14), 기준 클록신호 발생기(16), 메모리부(20), 모드 지정신호 발생기(22), 가산기(26), 다중화기(28) 및 선택기(30)를 포함하는 A-D 변환장치의 다른 실시예를 도시한 도면.
도 8은 제2 실시예에 따른 A-D 변환장치(120)의 블록도.
도 9는 아날로그신호 분배기(32) 실시예의 도면.
도 10 (A)는 아날로그신호를 A-D 변환기에 1-1 방식으로 분배하는 분배방법을 도시한 도면.
도 10 (B)는 아날로그신호를 A-D 변환기에 1-4 방식으로 분배하는 분배방법을 도시한 도면.
도 10 (C)는 1-2 방식의 분배방법을 적용한 다른 바람직한 실시예의 도면.
도 11 (A)는 샘플링 클록신호 발생기(14)로부터의 출력을 평균화처리에 사용하는 샘플링 클록신호의 타이밍 차트.
도 11 (B)는 샘플링 클록신호 발생기(14)로부터의 출력을 인터리브처리에 사용하는 샘플링 클록신호의 타이밍 차트.
도 12는 제1 A-D 변환기와 제2 A-D 변환기인 두 개의 A-D 변환기 사이에 일어난 샘플링 타이밍의 시간오차를 예시하는 도면.
도 13은 제3 실시예에 따른 A-D 변환장치(130)의 도면.
도 14는 교정부(70) 구조의 상세도.
도 15는 아날로그-신호-출력 반도체소자를 검사하는, 제4 실시예에 따른 반도체소자 검사기기의 도면.
도 16은 복수의 아날로그-신호-출력 반도체소자를 검사하는, 제5 실시예에 따른 반도체소자 검사기기의 도면.
다음에, 본 발명의 범위를 한정하지 않고 단지 예시적인 바람직한 실시예를 참조하여 설명한다.
도 4는 제1 실시예에 따른 A-D 변환장치(100)의 블록도이다. A-D 변환장치(100)는 아날로그신호 입력부(10), A-D 변환기(12a, 12b), 샘플링 클록신호 발생기(14), 기준 클록신호 발생기(16), 처리부(18), 메모리부(20a, 20b), 및 모드 지정신호 발생기(22)를 포함한다. 처리부(18)는 인터리브처리부(18a) 및 평균화처리부(18b)를 포함한다.
상기 실시예에 있어서, 두 개의 A-D 변환기(12a, 12b)에서 교호로 행해지는 샘플링 동작으로부터 얻어진 샘플데이터가 처리부(18) 내의 인터리브처리부(18a)에 교호로 입력되어 인터리브처리가 실행된다. 인터리브처리 때문에, A-D 변환장치(100)는 두 가지 샘플링 속도에서 얻어진 샘플데이터에 상응하는 A-D 변환기(12a 또는 12b) 하나의 샘플데이터를 얻을 수 있다.
평균화처리부(18b)는 두 개의 A-D 변환기(12a, 12b)에 의하여 동시에 실행된 샘플링 동작으로부터 얻은 샘플데이터의 평균화처리를 실행한다. 상기 평균화처리 때문에, A-D 변환기(12a 또는 12b) 하나의 양자화 분해능(quantization resolution) 보다 2배 이상인 분해능을 얻을 수 있다. 예를 들면, 양자화 분해능이 10비트(범위: -512 내지 +511)인 두 개의 A-D 변환기를 동시에 사용하여 샘플링 동작을 실행할 때, 각각의 A-D 변환기로부터 출력된 디지털신호를 가산하면 데이터가 -1024 내지 +1023으로 되어 대략 11비트의 분해능을 얻을 수 있다. 진폭이 -1.024 내지 +1.023인 아날로그신호를 샘플링했을 때, 10비트의 A-D 변환기에 하나에 대한 양자화 분해능은 1mV인 반면, 10비트의 A-D 변환기 두 개에 대한 양자화 분해능은 각각 0.5mV이다.
평균화처리에는 중간, 중앙 및 평균 데이터처리가 포함될 수 있고, 이른 바 평균 데이터처리가 흔히 채택된다.
모드 지정신호 발생기(22)가 A-D 변환장치(100)의 각 구성부재를 지정하는 모드 지정신호(58)를 발생하여 평균화처리 모드 또는 인터리브처리 모드 중 어느 하나를 동작시킨다. 모드 지정신호(58)는 처리부(18) 및 샘플링 클록신호(14)에공급된다. 처리부(18) 내에서, 인터리브처리부(18a) 또는 평균화처리부(18b) 중 어느 하나가 모드 지정신호(58)에 따라 선택된다.
또한, 샘플링 클록신호 발생기(14)가 기준 클록신호 발생기(16)로부터 공급된 기준 클록신호(54) 및 모드 지정신호 발생기(22)로부터 공급된 모드 지정신호(58)에 따라 각각의 A-D 변환기(12a 또는 12b)의 동작에 필요한 샘플링 클록신호를 발생한다. 모드 지정신호(58)가 평균화처리 모드를 지정하는 신호일 때, 샘플링 클록신호 발생기(14)가 평균화처리에 사용될 샘플링 클록신호를 각각의 A-D 변환기(12a, 12b)에 공급함으로써 A-D 변환기(12a, 12b) 양자 모두가 동시에 샘플링 동작을 행한다.
모드 지정신호(58)가 인터리브처리 모드를 지정하는 신호일 때, 샘플링 클록신호 발생기(14)가 인터리브처리에 사용될 샘플링 클록신호를 각각의 A-D 변환기(12a, 12b)에 공급함으로써 A-D 변환기(12a, 12b)가 교호로 샘플링 동작을 행한다.
아날로그신호(50)는 샘플링 클록신호 발생기(14)로부터 발생된 샘플링 클록신호에 의하여 샘플링 동작되는 A-D 변환기(12a, 12b)에 의하여 샘플링되고, 샘플데이터는 A-D 변환기(12a, 12b)에 의하여 디지털화된다. 샘플링 클록신호 발생기(14)가 평균화처리에 사용될 샘플링 클록신호를 발생할 때는 아날로그신호가 샘플링되는 기준 클록신호(54)와 동기화되고, 한편 샘플링 클록신호 발생기(14)가 인터리브처리에 사용될 샘플링 클록신호를 발생할 때는 아날로그신호(50)가 교호로 샘플링된다. 디지털화된 샘플데이터는 A-D 변환기(12a, 12b)에 의하여메모리부(20a, 20b)에 각각 기억된다.
메모리부는 각각의 A-D 변환기마다 제공되는 것이 바람직하다. 메모리부(20a, 20b)에 기억된 샘플데이터는 모드 지정신호(58)에 따라 선택된 인터리브처리부(18a) 또는 평균화처리부(18b) 중 어느 하나에 의하여 처리된다.
인터리브처리부(18)가 인터리브처리를 실행하여 샘플데이터를 교호로 입력시킨다. 예를 들면, 인터리브처리부(18a)가 메모리부(20a, 20b)에 기억된 디지털화 샘플데이터를, 디지털신호를 전압데이터로 변환시키는 전압 변환계수(voltage conversion factor)에 따라 전압데이터로 변환시킴으로써 변환된 전압데이터 각각이 교호로 입력된다. 평균화처리부(18b)는 평균화를 위하여 샘플데이터 상에 평균화처리를 실행한다. 예를 들면, 평균화처리부(18b)는 메모리부(20a, 20b)에 기억된 디지털화 샘플데이터를 전압 변환계수에 따라 전압데이터로 변환시킨 다음 각각 변환된 전압데이터를 함께 가산한다.
도 5는 샘플링 클록신호 발생기(14) 실시예의 블록도이다. 상기 실시예에서, 모드 지정신호(58)는 두 가지 전압치, 즉 Hi(논리값 '1') 및 Lo(논리값 '0')으로 표시된 바이너리신호(binary signal)이다. Hi는 인터리브처리 모드를 지정하며 Lo는 평균화처리 모드를 지정한다. 샘플링 클록신호 발생기(14)는 기준 클록신호(54)에 따라 평균화처리 및 인터리브처리에 사용할 각각의 샘플링 클록신호를 발생한다.
모드 지정신호가 Hi일 때, 샘플링 클록신호 발생기(14)는 기준 클록신호 발생기(16)에 의하여 발생된 기준 클록신호(54)에 따라 A-D 변환기(12a, 12b)를 교호로 샘플링 동작시키는 샘플링 클록신호를 출력한다. 모드 지정신호(58)가 Lo일 때, 샘플링 클록신호 발생기(14)는 기준 클록신호(54)와 동기화된 샘플링 클록신호를 출력하여 평균화처리에 사용함으로써 A-D 변환기(12a, 12b)는 기준 클록신호 발생기(16)로부터 발생된 기준 클록신호(54)의 상에 따라 샘플링 동작을 동시에 실행한다.
도 6 (A)는 도 5에 도시된 샘플링 클록신호 발생기(14)로부터 출력된, 평균화처리에 사용될 샘플링 클록신호의 타이밍 차트이다. 모드 지정신호(58)가 Lo, 즉 평균화처리 모드를 지정할 때, 기준 클록신호(54)와 동기화된 샘플링 클록신호(56a, 56b)가 출력된다. 다음에, A-D 변환기(12a, 12b)는 샘플링 클록신호(56a, 56b)에 따라 샘플링 동작을 실행한다. 상기 샘플링 동작의 타이밍은 기준 클록신호(54)와 동기화된다.
도 6 (B)는 도 5에 도시된 샘플링 클록신호 발생기(14)로부터 출력된, 인터리브처리에 사용될 샘플링 클록신호의 타이밍 차트이다. 모드 지정신호(58)가 Hi, 즉 인터리브처리 모드를 지정할 때, 샘플링 클록신호(56a)는 기준 클록신호(54)의 주파수가 2등분되도록 출력되는 한편, 샘플링 클록신호(56b)는 주파수가 2등분된 샘플링 클록신호의 상이 절반으로 더 이동하도록 출력된다. A-D 변환기(12a, 12b)는 샘플링 클록신호(56a, 56b)에 따라 샘플링 동작을 실행한다. 상기 샘플링 동작의 타이밍은 기준 클록신호(54)와 동기화된다.
일반적으로, A-D 변환기가 아날로그신호를 디지털신호로 변환시키기 위하여는 소정의 일정한 시간(이하 샘플링 시간이라고 함)이 필요하다. 따라서, 일정시간 동안에 하나의 A-D 변환기로 얻을 수 있는 최대 샘플링 속도가 당해 A-D 변환기마다 미리 결정된다. 다음에, 복수의 A-D 변환기를 교호로 동작시키는 인터리브처리가 실행된다.
인처리브처리를 실행함으로써, 아날로그신호가 각각의 A-D 변환기의 샘플링속도을 증가시키지 않고 샘플링 속도가 각각의 A-D 변환기보다 더 크게 디지털신호로 변환될 수 있다. 예를 들면, 평균화처리의 경우, 기준 클록신호(54)의 기간은 기준 클록신호 발생기(16)의 샘플링 타이밍보다 더 짧게될 수 없지만, 인터리브처리의 경우, 기준 클록신호(54)의 기간은 기준 클록신호 발생기(16)의 각각의 A-D 변환기 샘플링 시간보다 더 짧게될 수 있다.
도 7은 아날로그신호 입력부(10), A-D 변환기(12a, 12b), 샘플링 클록신호 발생기(14), 기준 클록신호 발생기(16), 메모리부(20), 모드 지정신호 발생기(22), 가산기(26), 다중화기(28) 및 선택기(30)를 포함하는 A-D 변환장치(110)의 다른 실시예의 도면이다. 다중화기(28)는 도 4에 도시된 인터리브처리부(18a)로서 기능한다. 가산기(26)는 도 4에 도시된 평균화처리부(18b)로서 기능한다. 도 7에 도시된 구조가 도 4의 구조 및 기능이 동일한 부재에 대응하는 경우 도 4와 동일한 참조부호를 표기하였다.
아날로그신호(50)가 아날로그신호 입력부(10)에 입력된다. 입력된 아날로그신호(50)는 샘플링 클록신호 발생기(14)로부터 공급된 샘플링 클록신호(56a, 56b)에 따라 샘플링 동작하는 A-D 변환기(12a, 12b)에 의하여 샘플링된다. 샘플링 클록신호 발생기(14)는 모드 지정신호 발생기(22)로부터 공급된 모드 지정신호(58)에따라 평균화처리에 사용될 샘플링 클록신호 또는 인터리브처리에 사용될 샘플링 클록신호 중 어느 하나를 발생한다. 각각의 A-D 변환기로부터 출력된 디지털신호가 가산기(26) 및 다중화기(28)에 출력된다.
가산기(26) 및 다중화기(28)는 기준 클록신호 발생기(16)로부터 발생된 기준 클록신호(54)에 따라 동작한다. 가산기(26)는 기준 클록신호(54)의 타이밍에 A-D 변환기(12a, 12b)로부터 출력된 디지털신호를 함께 가산한다. 다중화기(28)는 기준 클록신호(54)의 타이밍에 A-D 변환기(12a, 12b)를 교호로 선택한다. 이와 같이, 다중화기(28)는 A-D 변환기(12a, 12b)에 의하여 발생된 디지털신호를 선택기(30)에 순차적으로 출력할 수 있다.
가산기(26) 및 다중화기(28)로부터 출력된 디지털신호는 모드 지정신호 발생기(22)로부터 공급된 모드 지정신호(58)에 따라 동작하는 선택기(30)에 의하여 선택되고, 이로써 가산기(26) 또는 다중화기(28)로부터의 신호 중 어느 하나가 메모리부(20)에 출력된다. 예를 들면, 모드 지정신호(58)가 평균화처리 모드를 지정하는 신호일 때, 선택기(30)는 가산기(26)로부터 출력되어 메모리부(20)에 출력될 디지털신호를 선택한다. 모드 지정신호(58)가 인터리브처리 모드를 지정하는 신호일 때, 선택기(30)는 다중화기(28)로부터 출력되어 메모리부(20)에 출력될 디지털신호를 선택한다. 상기 실시예에서는, 평균화처리 및 인터리브처리가 가산기(26) 및 다중화기(28)에 의하여 각각 실행되기 때문에, 메모리부는 평균화처리되거나 또는 인터리브처리된 디지털신호를 기억한다. 따라서, 도 4의 실시예를 참조하여 개시된 바와 같이, 평균화처리 및 인터리브처리는 고속으로 실행될 수 있다. 전술한바와 같은 구조를 적용함으로써, 복수의 A-D 변환기를 동시에 샘플링 동작시키는 평균화처리, 및 인터리브처리를 선택적으로 실행할 수 있는 A-D 변환장치(110)가 제공된다.
도 8은 제2 실시예에 따른 A-D 변환장치(120)의 블록도이다. A-D 변환장치(120)는 복수의 아날로그신호 입력부(10a, 10b, 10c, 10d), A-D 변환기(12a, 12b, 12c, 12d), 샘플링 클록신호 발생기(14), 기준 클록신호 발생기(16), 처리부(18), 메모리부(20a, 20b, 20c, 20d), 모드 지정신호 발생기(22), 아날로그신호 분배기(32) 및 분배 제어신호 발생기(34)를 포함한다. 처리부(18)는 인터리브처리부(18a) 및 평균화처리부(18b)를 포함한다. 도 4에 도시된 부재와 동일한 도 8의 구성부재는 도 4를 참조하여 개시된 바와 동일한 기능을 가지며 동일한 동작을 실행한다.
상기 제2 실시예에 있어서, 인터리브처리부(18a)는 4개의 A-D 변환기(12a, 12b, 12c, 12d)에 의하여 교호로 실행된 샘플링 동작으로부터 얻어진 샘플데이터를 교호로 입력하여 인터리브처리를 실행한다. 인터리브처리로 인하여, A-D 변환장치(120)는 4배나 빠른 샘플링 속도로 얻어진 데이터에 상응하는 하나의 A-D 변환기의 샘플데이터를 얻을 수 있다.
평균화처리부(18b)는 동시에 샘플링 동작하는 4개의 A-D 변환기(12a, 12b, 12c, 12d)에 의하여 얻어진 샘플데이터 상에 평균화처리를 실행한다. 상기 평균화처리로 인하여, 하나의 A-D 변환기(12a, 12b, 12c 또는 12d)의 양자화 분해능의 4배 이상을 얻을 수 있다.
모드 지정신호 발생기(22)는 A-D 변환장치의 각 구성부재가 평균화처리 모드 또는 인터리브처리 모드 중 어느 하나에 의하여 동작되도록 지정하는 모드 지정신호(58)를 발생한다. 모드 지정신호(58)는 처리부(18) 및 샘플링 클록신호 발생기(14)에 공급된다. 처리부(18) 내에서, 인터리브처리부(18a) 또는 평균화처리부(18b) 중 어느 하나가 모드 지정신호(58)에 따라 선택된다.
분배 제어신호(60)는 아날로그신호(50a, 50b, 50c, 50d)가 분배될 A-D 변환기(12a, 12b, 12c, 12d)를 지정하는 신호이다. 상기 제2 실시예에 있어서, 분배 제어신호 발생기(34)는 하나의 아날로그신호를 4개의 A-D 변환기(1-4 분배)에 분배 지정하는 신호, 및 하나의 아날로그신호를 하나의 A-D 변환기(1-1 분배)에 분배 지정하는 신호인 분배 제어신호(60)를 발생한다. 분배 제어신호 발생기(34)는 1-4 분배신호 또는 1-1 분배신호 중 어느 하나를 발생한다는 점을 유의해야 한다.
아날로그신호 분배기(32)는, 분배 제어신호 발생기(34)로부터 공급된 분배 제어신호에 따라, 입력된 아날로그신호(50a, 50b, 50c, 50d)를 A-D 변환기(12a, 12b, 12c, 12d)에 분배한다.
예를 들면, 분배 제어신호(60)가 1-4 분배를 지정하고 아날로그신호 분배기(32)가 아날로그신호(50a)를 선택할 때, 아날로그신호(50a)는 A-D 변환기(12a, 12b, 12c, 12d)에 분배된다. 모드 지정신호(58)에 의하여 인터리브처리 모드로 지정될 때, 아날로그신호(50a)는 4개의 A-D 변환기(12a, 12b, 12c, 12d)로부터 얻어진 샘플데이터를 사용하여 인터리브처리된다. 따라서, 하나의 A-D 변환기(12a, 12b, 12c 또는 12d)의 샘플링 데이터를 4회 샘플링한 샘플데이터가 얻어진다. 다음에, 잔여 아날로그신호(50b, 50c 및 50d)는 A-D 변환기에 분배되지 않는다.
모드 지정신호(58)에 의하여 평균화처리 모드로 지정될 때, 아날로그신호 입력부(10a)로부터 입력된 아날로그신호(50a)는 4개의 A-D 변환기(12a, 12b, 12c, 12d)로부터 얻어진 샘플데이터를 사용하여 평균화처리된다. 따라서, 양자화 분해능이 하나의 A-D 변환기(12a, 12b, 12c 또는 12d)와 비교하여 4배 많은 분해능이 얻어질 수 있다. 다음에, 잔여 아날로그신호(50b, 50c 및 50d)는 어떤 A-D 변환기에도 분배되지 않는다.
또한, 분배 제어신호(60)가 1-1 분배를 지정할 때, 아날로그신호(50a, 50b, 50c, 50d)는 4개의 A-D 변환기(12a, 12b, 12c, 12d)에 각각 분배된다. 상기 분배에 의하여, 각각의 A-D변환기(12a, 12b, 12c, 12d)는 아날로그신호(50a, 50b, 50c, 50d)를 샘플링할 수 있다.
샘플링 클록신호 발생기(14)는 기준 클록신호 발생기(16)로부터 발생된 기준 클록신호(54) 및 모드 지정신호 발생기(22)로부터 발생된 모드 지정신호에 따라 샘플링 클록신호를 발생한다. 모드 지정신호(58)가 평균화처리 모드를 지정할 때, 샘플링 클록신호 발생기(14)는 4개의 A-D 변환기(12a, 12b, 12c, 12d)를 동시에 샘플링 동작시키는 평균화처리에 사용될 샘플링 클록신호를 각각의 A-D 변환기(12a, 12b, 12c, 12d)에 공급한다.
모드 지정신호(58)가 인터리브처리 모드를 지정할 때, 샘플링 클록신호 발생기(14)는 4개의 A-D 변환기(12a, 12b, 12c,12d)를 교호로 샘플링 동작시키는 인터리브처리에 사용될 샘플링 클록신호를 각각의 A-D 변환기(12a, 12b, 12c, 12d)에 공급한다.
A-D 변환기에 분배된 아날로그신호(50a, 50b, 50c, 50d)는 샘플링 클록신호(56a, 56b, 56c, 56d)에 따라 샘플링 동작하는 A-D 변환기(12a, 12b, 12c, 12d)에 의하여 샘플링되어, 그들의 샘플데이터가 디지털화된다. A-D 변환기(12a, 12b, 12c, 12d)에 의하여 디지털화된 샘플데이터는 메모리부(20a, 20b, 20c, 20d)에 각각 기억된다.
인터리브처리부(18a)는 샘플데이터를 교호로 입력하는 인터리브처리를 실행한다. 예를 들면, 인터리브처리부(18a)에 있어서, 메모리부(20a, 20b, 20c, 20d)에 기억된 디지털화된 샘플데이터는 디지털신호를 전압데이터로 변환시키는 전압 변환계수에 따라 전압데이터로 변환되어 각각의 변환데이터가 교호로 입력된다. 따라서, 아날로그데이터의 전압데이터는 샘플링 기간의 사이에 얻을 수 있다. 평균화처리부(18b)는 샘플데이터를 평균화하는 평균화처리를 실행한다. 예를 들면, 평균화처리부(18b)는 메모리부(12a, 12b, 12c, 12d)에 기억된 디지털신호를 전압 변환계수에 따라 전압데이터로 변환시킨 다음, 각각의 전압데이터를 함께 가산한다. 도 8에 도시된 구조를 사용하면, A-D 변환장치(100)에 있어서, 입력 아날로그신호(50a, 50b, 50c, 50d)는 모드 지정신호(58) 및 분배 제어신호(60)에 따라 하나의 A-D 변환기 또는 복수의 A-D 변환기(12a, 12b, 12c, 12d)를 사용하여 선택적으로 처리될 수 있다.
도 9는 아날로그신호 분배기(32) 실시예의 도면이다. 아날로그신호분배기(32)는 입력신호 출력신호를 4-1 비율로 분배하는 다중화기(28a), 및 상기 신호들을 2-1 비율로 분배하는 다중화기(28b)를 포함한다. 아날로그신호 분배기(32)는 아날로그신호(50a, 50b, 50c, 50d)가 각각의 A-D 변환기(12a, 12b, 12c, 12d)에 1-1 비율 및 1-4 비율로 분배될 수 있도록 구조를 이룬다. 예를 들면, 1-1 비율의 분배를 지정하는 분배 제어신호(60)가 아날로그신호 분배기(32)에 입력될 때, 다중화기(28b)는 입력신호를 입력단자 그룹 A(A1, A2, A3, A4)로부터 각각의 A-D 변환기(12a, 12b, 12c, 12d)로 출력한다. 그룹 A가 각각의 아날로그신호 입력부(10a, 10b, 10c, 10d)에 1-1 방식으로 연결되므로 아날로그신호(50a, 50b, 50c, 50d)가 A-D 변환기(12a, 12b, 12c, 12d)에 각각 분배된다.
1-4 비율의 분배를 지정하는 분배 제어신호(60)가 아날로그신호 분배기(32)에 입력될 때, 다중화기(28b)는 입력신호를 입력단자 그룹 B(B1, B2, B3, B4)로부터 각각의 A-D 변환기(12a, 12b, 12c, 12d)로 출력한다. 그룹 B가 다중화기(28a)에 연결되고, 다중화기(28a)는 각각의 아날로그신호 입력부(10a, 10b, 10c, 10d)로부터 입력된 아날로그신호(50a, 50b, 50c, 50d) 중에서 하나의 아날로그신호를 출력한다. 따라서, 아날로그신호(50a, 50b, 50c, 50d) 중 하나가 각각의 A-D 변환기(12a, 12b, 12c, 12d)에 분배된다. 또한, 아날로그신호 분배기(32)는 다중화기의 개수 및 구조를 변경시켜 임의의 방식으로 분배할 수 있도록 하는 것이 바람직하다.
도 10 (A)는 아날로그신호를 A-D 변환기에 1-1 방식으로 분배하는 분배방법을 도시한다. 도 9 및 도 10 (A)를 참조하면, 신호가 1-1 방식의 분배제어신호(60)를 나타내는 경우, 다중화기(28b)의 입력단자 그룹 A(A1, A2, A3, A4)가 선택된다. 아날로그신호 입력부(10a, 10b, 10c, 10d)로부터 입력된 아날로그신호(50a, 50b, 50c, 50d)는 A-D 변환기(12a, 12b, 12c, 12d)에 1-1 방식으로 분배된다.
도 10 (B)는 아날로그신호를 A-D 변환기에 1-4 방식으로 분배하는 분배방법을 도시한다. 도 9 및 도 10 (B)를 참조하면, 신호가 1-4 방식의 분배 제어신호(60)를 나타내는 경우, 다중화기(28a)의 입력단자 그룹 B(B1, B2, B3, B4)는 다중화기(28a)가 4개의 입력단자 중 하나를 선택하도록 선택된다. 아날로그신호 입력부(10a, 10b, 10c, 10d)로부터 입력된 아날로그신호(50a, 50b, 50c, 50d) 중의 하나의 아날로그신호가 4개의 A-D 변환기(12a, 12b, 12c, 12d)에 분배된다. 도 10 (B)에 도시된 예에 있어서, 다중화기(28a)의 입력단자 그룹A가 선택되고, 다중화기(28b)의 입력단자 그룹 B(B1, B2, B3, B4)가 선택된다. 다음에, 아날로그신호(50a)는 A-D 변환기(12a, 12b, 12c, 12d)에 분배된다. 다중화기(28a)의 각 입력단자 B, C 및 D가 선택되기 때문에, 대응하는 아날로그신호(50b, 50c 및 50d) 중 하나가 A-D 변환기(12a, 12b, 12c, 12d)에 분배된다. 도 10 (C)는 1-2 방식으로 분배되는 다른 바람직한 실시예를 도시한다. 따라서, 필요에 따라 임의로 분배될 수 있다.
도 11 (A)는 샘플링 클록신호 발생기(14)로부터 출력된, 평균화처리에 사용될 샘플링 클록신호의 타이밍 차트이다. 상기 실시예에 있어서, 모드 지정신호(58a)는 2개의 전압치, 즉 Hi(논리값 '1') 및 Lo(논리값 '0')로 나타낸 바이너리신호이다. Hi는 인터리브처리 모드를 지정하고, Lo는 평균화처리 모드를 지정한다. 모드 지정신호(58)가 Lo일 때, 샘플링 클록신호(56a, 56b, 56c, 56d)는 기준 클록신호(54)와 동기하여 출력된다. A-D 변환기(12a, 12b)는 샘플링 클록신호(56a, 56b)에 따라 샘플링 동작한다. 상기 샘플링 동작의 샘플링 타이밍은 기준 클록신호(54)와 동기화된다.
도 11 (B)는 샘플링 클록신호 발생기(14)로부터 출력된, 인터리브처리에 사용될 샘플링 클록신호의 타이밍 차트이다. 모드 지정신호(58)가 Hi, 즉 인터리브처리 모드를 지정할 때, 샘플링 클록신호(56a)는 기준 클록신호(54)가 4개로 분할되도록 출력되는 한편, 샘플링 클록신호(56b, 56c 및 56d)는 주파수가 4개로 분할된 샘플링 클록신호(56a)의 상이 1/4만큼 더 이동되도록 출력된다. A-D 변환기(12a, 12b)는 샘플링 클록신호(56a, 56b)에 따라 샘플링 동작을 실행한다. 상기 샘플링 동작의 샘플링 타이밍은 기준 클록신호(54)와 동기화된다.
일반적으로, A-D 변환기가 아날로그신호를 디지털신호로 변환시키기 위하여는 소정의 일정기간(샘플링 시간)이 필요하다. 따라서, 일정시간 도중에 하나의 A-D 변환기에 의하여 얻을 수 있는 최대 샘플링 속도는 당해 A-D 변환기마다 미리 결정된다. 다음에, 복수의 A-D 변환기를 교호로 동작시키는 인터리브처리가 실행된다. 상기 구조를 사용함으로써, 인터리브처리를 실행하는 경우에, 사용될 A-D 변환기는 샘플링 속도에 따라 선택될 수 있다. 예를 들면, 샘플링 속도가 빠른 반도체 소자를 검사할 때는 4개의 A-D 변환기를 사용하여 검사한다. 반면에, 샘플링 속도가 느린 반도체 소자를 검사할 때는 하나의 A-D 변환기를 사용하여 검사한다. 이렇게 하면 복수의 반도체 소자를 동시에 검사할 수 있다. 사용할 A-D 변환기를 반도체 소자의 특징에 따라 선택할 수 있기 때문에, 반도체 소자를 가장 효과적인 방식으로 검사할 수 있다.
또한, 평균화처리를 실행하는 경우, A-D 변환기는 소정의 측정에 필요한 분해능에 따라 선택될 수 있다. 예를 들면, 아날로그 신호가 고 분해능(high resolution)으로 측정될 필요가 있는 반도체 소자를 검사할 때는 4개의 A-D 변환기를 사용하여 검사할 수 있다. 반면에, 저 분해능만으로 충분한 반도체 소자를 검사할 때예는 하나의 A-D 변환기를 사용한다. 이렇게 하면 복수의 반도체 소자를 동시에 검사할 수 있다. 사용할 A-D 변환기를 당해 반도체 소자의 특징에 따라 가장 적합한 것으로 선택할 수 있기 때문에, 반도체 소자를 매우 효과적으로 검사할 수 있다. 따라서, A-D 변환기는 검사 중인 반도체 소자에 필요한 처리 내용예 따라 선택된다.
다음에, 복수의 A-D 변환기 사이에 일어난 시간오차와 같은 오차를 교정하는 교정시스템을 설명한다. 일반적으로, 복수의 A-D 변환기를 사용하여 샘플링 동작을 실행할 때, 각각의 A-D 변환기 사이의 특징 차이 및 샘플링 클록신호의 전송경로 사이의 특징 차이 때문에 원하는 샘플링 클록에 반하는 시간오차가 발생한다.
도 12는 제1 A-D 변환기 및 제2 A-D 변환기인 두 개의 A-D 변환기 사이에 일어난 샘플링 타이밍의 시간오차를 예시한다. 일반적으로, 복수의 A-D 변환기가 바람직한 시간 간격으로 교호로 샘플링 동작될 때, 샘플링 클록이 A-D 변환기에 입력되는 시간으로부터 실제 샘플링 시간까지 시간 변위가 일어난다. 상기 시간 변위는 각각의 A-D 변환기 사이의 특징 차이 때문이다. 상기 시간오차를 τ라고 하자. 인터리브처리는 도 12에 도시된 2개의 A-D 변환기를 사용하여 실행된다. 샘플링클록의 입력으로부터 실제 샘플링 동작까지에 필요한 시간이 각각의 A-D 변환기의 특징 사이에 차이가 있기 때문에, 시간오차 τ가 발생한다. 측정될 신호가 복수의 A-D 변환기 상에 교호로 실행된 샘플링 동작으로부터 얻은 샘플데이터를 사용하여 처리될 때, 측정된 신호는 샘플링 타이밍이 동일 간격을 갖지 않는다면 정확하게 재생될 수 없다. 따라서, 시간오차 τ의 교정이 필요하다.
도 13은 제3 실시예에 따른 A-D 변환장치(130)를 도시한다. 인터리브처리부(18a)는 교정부(70)를 포함한다. 도 4와 동일한 부호를 가진 도 13에 도시된 기능 블록은 동일 기능을 가지므로 이들에 대한 설명은 생략한다. 교정부(70)는 복수의 A-D 변환기 사이에 발생된 오차를 교정하여 출력신호(90)를 출력한다. 예를 들면, 교정부(70)는 시간오차, 이득오차 및 오프셋오차를 교정한다. 따라서, A-D 변환장치(130)는 복수의 A-D 변환기 사이에 발생된 오차를 교정하는 출력신호를 출력할 수 있다.
도 14는 교정부(80)의 상세 구조를 도시한다. 교정부(70)는 교정값 계산부(70a), 오차교정부(70b) 및 판독부(76)를 포함한다. 교정값 계산부(70a)는 오차교정부(72) 및 오차 교정값 계산부(74)를 포함한다. 오차 교정값 계산부(74)는 시간오차 교정값 계산부(74a), 이득 교정값 계산부(74b) 및 오프셋 교정값 계산부(74c)를 포함한다. 오차 교정부(70b)는 이득-오프셋 교정부(78) 및 시간오차 교정부(80)를 포함한다.
판독부(76)는 메모리부(20a) 또는 메모리부(20b) 중 어느 하나에 기억된 샘플데이터를 판독하여 교정값 계산부(70a) 또는 오차 교정부(70b) 중 어느 하나에샘플데이터를 출력한다. 오차계산부(72)는 복수의 A-D 변환기 사이에 발생된 오차를 판독부(76)로부터 공급된 샘플데이터에 따라 계산한다. 예를 들면, 오차계산부(72)는 복수의 A-D 변환기 사이에 발생된 시간오차, 이득오차 및 오프셋오차를 계산하여 이들을 오차 교정값 계산부(74)로 출력한다. 예를 들면, 오차계산부(72)는 오차 교정값의 계산에 사용될 검사신호의 샘플데이터에 따라 오차 교정값을 계산할 수 있다. 예를 들면, 검사신호는 사인파 및 코사인파와 같은 공지된 신호가 바람직하다. 또한, 오차계산부(72)는 샘플데이터가 푸리에변형된 후 얻어진 변환값에 따라 오차 계산값을 계산할 수 있다.
오차 교정값 계산부(74)는 오차계산부(72)로부터 공급된 오차에 따라 오차 교정값을 계산하여 오차교정부(70b)로 출력한다. 예를 들면, 오차 교정값 계산부(74)는 시간오차, 이득오차 및 오프셋오차에 따라 각각의 오차를 교정하는데 사용될 오차 교정값을 오차교정부(70b)로 출력한다. 시간오차 교정값 계산부(74a)는 오차계산부(72)로부터 공급된 시간오차에 따라 시간오차를 교정하는 계산에 사용될 시간오차 교정값(88a)을 계산한다. 이득 교정값 계산부(74b)는 오차계산부(72)로부터 공급된 이득오차에 따라 이득오차를 교정하는 계산에 사용될 이득오차 계산값(88b)를 계산한다. 오프셋 교정값 계산부(74c)는 오차계산부(72)로부터 공급된 오프셋오차에 따라 오프셋을 교정하는 계산에 사용될 오프셋오차 교정값(88c)를 계산한다. 따라서, 교정값 계산부(70a)는 복수의 A-D 변환기 사이에 발생된 교정오차의 계산에 사용될 오차 교정값을 계산할 수 있다.
오차교정부(70b)는 교정값 계산부(70a)로부터 공급된 오차 교정값에 따라 복수의 A-D 변환기 사이에 발생된 오차를 교정하여 출력신호(90)를 출력한다. 이득-오프셋 교정부(78)는 이득오차 교정값(88b)에 따라 이득오차를 교정한다. 또한, 이득-오프셋 교정부(78)는 오프셋오차 교정값(88c)에 따라 오프셋오차를 교정한다. 시간오차 교정부(80)는 시간오차 교정값(88a)에 따라 시간오차를 교정한다. 따라서, 오차교정부(70b)는 복수의 A-D 변환기 사이에 발생된 오차를 교정할 수 있다. 교정부(70)는 상기 계산을 실행함으로써 복수의 A-D 변환기에 발생된 오차를 교정할 수 있기 때문에, 오차가 매우 정밀하게 교정될 수 있다.
모드 지정신호(58)에 의하여 인터리브처리부(18a)가 선택될 때, 이득-오프셋 교정부(78)가 샘플데이터의 이득오차 및 오프셋오차를 교정하여 시간오차 교정부(80)로 출력한다. 시간오차 교정부(80)는 시간오차를 교정하여 출력신호(90)를 출력한다. 모드 지정신호(58)에 의하여 평균화처리부(18)가 선택될 때, 이득-오프셋 교정부(78)가 이득오차 및 오프셋오차를 교정하여 평균화처리부(18b)로 출력한다. 평균화처리부는 이득오차 및 오프셋오차가 교정된 측정신호의 샘플데이터(84a, 84b) 상에 평균화 동작을 실행한다.
다음에, 교정값 계산부(70a)의 오차 교정값을 계산하는 방법의 예를 설명한다. 오차 교정값이 복수의 A-D 변환기 사이의 오차에 따라 계산될 수 있도록 하기 위하여, 검사신호가 오차-교정될 2개의 A-D 변환기에 입력되어 샘플링 동작을 실행한다. 예를 들면, 사인(2πft)의 사인파가 검사신호로서 작용하고, 여기서 f는 소정의 주파수를 나타내며 t는 시간을 나타낸다.
각각의 A-D 변환기에 의하여 샘플링되어 디지털화된 검사신호(82a, 82b)의샘플데이터는 메모리부(20a, 20b)에 기억된다. 판독부(76)는 메모리부(20a, 20b)로부터 검사신호의 샘플데이터(82a, 82b)를 판독하여 이 샘플데이터(82a, 82b)를 오차계산부(72)에 출력한다. 오차계산부(72)는 입력 검사신호의 샘플데이터(82a, 82b) 상에 이산 푸리에변환을 각각 실행한다. 상기 이산 푸리에변환으로부터 얻은 결과를 다음과 같이 나타내고:
제1 A-D 변환기로부터의 출력신호 → Α1sin(2πft+1)+Β1
제2 A-D 변환기로부터의 출력신호 → Α2sin(2πft+2)+Β2
여기서, A1 및 A2는 이득을 B1 및 B2는 오프셋을 나타낸다.1 및2는 제1 및 제2 A-D 변환기 각각에 대한 클록 입력타이밍에 의하여 결정된 초기값이다.
또한, 각각의 변환기 사이의 샘플링 동작의 시간 간격이 2Ts (즉, f = 1/2Ts)이고, A-D 변환기(12a, 12b)의 샘플링 타이밍이 Ts + τ (여기서 τ는 시간오차를 나타냄)시간 상에 의하여 변위될 때, 다음 식이 성립된다. 시간오차 τ는 시간오차(86a), 이득 A1 및 A2는 이득(86b)으로 하고 오프셋 B1 및 B2는 도 14의 오프셋(86c)이라고 하자.
따라서, 시간오차 τ는 다음 식으로 나타낸다:
오차계산부(72)는 시간오차 τ를 시간오차 교정값 계산부(74a)에 출력한다. 오차계산부(72)는 이득 A1 및 A2를 이득 교정값 계산부(74b)에 출력한다. 오차계산부(72)는 오프셋 B1 및 B2를 오프셋 교정값 계산부(74c)에 출력한다.
시간오차 교정값 계산부(74a)는 오차계산부(72)로부터 공급된 시간오차 τ에 따라 시간오차 교정값(88a)을 계산한다. 예를 들면, 시간오차 교정값 계산부(74a)는 다음과 같이 시간오차 교정값(88a)을 계산한다.
짝수 및 홀수 아래 첨자를 가진 2개의 샘플링 타이밍을 나타내자. 홀수 아래 첨자를 가진 샘플링 시간의 상이 짝수 아래 첨자를 가진 샘플링 시간의 상에 대하여 Ts + τ 시간으로 변위되고, 샘플링 타이밍의 푸리에변환된 결과를 Peven및 Podd로 각각 나타낸다고 가정하면, 다음 식 (1) 및 (2)가 성립된다:
δ는 델타 함수를 나타낸다.
상기 식 (1) 및 (2)에 나타낸 샘플링 시간에 샘플링된 파형 X의 푸리에변환을 다음 식 (3) 및 (4)으로 나타내고, 파형 X의 샘플데이터가인 경우,
인터리브처리된 이들 2개의 파형의 푸리에변환 결과를 식 (3) 및 (4)를 사용하여 아래와 같이 얻는다.
오차 τ가 2개의 A-D 변환기(12a, 12b) 사이에 발생할 때, 푸리에변환의 샘플링 주파수(1/2Ts)와 동일한 주파수는 오차 τ가 발생하지 않는 주파수 기간과 상이하다. 시간오차 교정값 계산부(74a)가 시간오차를 교정하므로 푸리에변환의 샘플링 주파수와 동일한 주파수 기간이 시간오차 τ가 발생하지 않는 주파수 기간과 일치될 수 있다.
시간오차 τ가 발생하지 않는 경우의 샘플링 주파수(1/2Ts) 기간의 값을 k=1을 식 (5)에 대체함으로써 얻어서 다음 식(6)으로 나타낸다.
한편, 시간오차 τ가 2개의 A-D 변환기(12a, 12b)의 샘플링 타이밍에 발생하지 않는 경우의 샘플링 주파수(1/2Ts) 기간은 다음 식(7)으로 나타낸다.
다음에, 교정을 실행하여가 식 (7)에 나타낸이 되도록 식 (6)의로부터 용어 τ/Ts를 제거한다.
따라서, 시간오차 교정값(88a)을 Y로 나타낼 때,
이 되므로 다음 식을 얻는다.
다음에, 상기 시간오차 교정값(88a)을 샘플링 타이밍 Podd에서 샘플링 동작하는 A-D 변환기 샘플데이터의 푸리에변환값으로 곱한다.
이득 교정값 계산부(74b)는 입력 이득(86b)에 따라 이득 교정값(88b)을 교정한다. 이득 교정값(88b)을 계산하는 방법은 여러 가지가 있다. 예를 들면, 이득(86b)의 역수가 이득 교정값(88b)으로 기능하는 것이 바람직하다. 즉, 이득(86b)이 A1인 경우, 이득 교정값(88b)은 1/A1이 된다.
오프셋 교정값 계산부(74c)는 출력 오프셋(86c)에 따라 오프셋 교정값(88c)을 계산한다. 상기 오프셋 교정값(88c)의 계산 방법이 여러 가지가 있으나, 본 실시예에서는, 예를 들면 오프셋(86c)의 신호가 변하는 값이 오프셋 교정값(88c)으로 기능하는 것이 바람직하다. 예를 들면, 오프셋(86c)이 B1인 경우, 오프셋 교정값(88c)은 -B1이 된다. 전술한 방식에 있어서, 교정값 계산부(70a)는 시간오차 교정값(88a), 이득 교정값(88b) 및 오프셋 교정값(88c)을 계산한다.
다음에, 오차교정부(70b)에 대하여 설명하며, 상기 교정부는 반도체소자로부터 출력된 측정신호의 샘플링에 의하여 얻어진 샘플데이터에 따라 오차, 즉 교정값 계산부(70a)에서 미리 계산된 시간오차 교정값(88a), 이득 교정값(88b) 및 오프셋 교정값(88c)을 교정한다.
판독부(76)는 측정신호의 샘플링에 의하여 얻어진 샘플데이터(84a, 84b)를 메모리부(20a, 20b)로부터 판독하여 이득-오프셋 교정부(78)에 출력한다. 이득-오프셋 교정부(78)는 판독부(76)로부터 공급된 측정신호의 샘플데이터(84a, 84b)에 따라 입력 측정신호의 샘플데이터(84a, 84b), 이득 교정값(88b) 및 오프셋 교정값(88c)의 이득 및 오프셋을 교정한다. 교정방법이 여러 가지가 있으나, 본 실시예에서는 다음 방법이 바람직하다.
샘플데이터를 D(t), 교정 후의 이득 및 오프셋 값을 D'(t), 이득 교정값(88b)을 G, 및 오프셋 교정값(88c)를 0으로 하면, 다음 식이 성립된다.
D'(t)=GD(t)+0
측정신호의 샘플데이터(84a, 84b) 상에 상기 계산을 실행함으로써, 각각의샘플데이터에 포함된 이득 및 오프셋이 교정될 수 있다. 이득 및 오프셋이 이득-오프셋 교정부(78)에 의하여 교정된 측정신호의 샘플데이터(84a, 84b)는 시간오차 교정부(80)에 입력된다.
시간오차 교정부(80)는 입력 이득 및 오프셋이 교정된 측정신호의 샘플데이터(84a, 84b)에 시간 성분이 가산되도록 변환을 실행한다. 상기 변환에 있어서, 시간 성분이 측정신호의 샘플데이터(84a, 84b)에 가산되므로 입력 아날로그신호가 재구성될 수 있다. A-D 변환기로부터 출력된 샘플데이터는 시간 성분을 포함하지 않기 때문에, 시간 성분을 포함시켜 샘플데이터로부터의 파형을 재구성하는 것이 필요하다. 예를 들면, 푸리에변환이 이러한 목적으로 기능한다. 본 실시예에는 이산 푸리에변환이 사용된다.
시간오차 교정은 이산 푸리에변환 결과 및 시간오차 교정값(88a)에 따라 실행된다. 시간오차를 교정하는 방법은 여러 가지 있으나, 예를 들면 다음 방법이 본 실시예에 사용되었다.
푸리에변환에서 출력된 오차 교정 파형을라고 나타낸다.
짝수 아래 첨자를 가진 샘플링 타이밍에서 동작된, A-D 변환기로부터 얻은 샘플데이터는 푸리에변환되어로 나타낸다. 짝수 아래 첨자를 가진 샘플링 타이밍에 대하여 상이 Ts + τf로 지연된 홀수 아래 첨자를 가진 샘플링 타이밍에서 동작되는 A-D 변환기로부터 얻어진 샘플데이터는 푸리에변환되어로나타낸다. 시간오차 τ가 시간오차 교정값(88a)으로 기능하는를 사용하여 교정될 때, 다음 결과를 얻는다.
여기서는 시간 지연 성분이며, 홀수 아래 첨자를 가진 샘플링 타이밍이 짝수 아래 첨자를 가진 샘플링 타이밍과 비교하여 Ts + τ로 지연된 것을 나타낸다.
따라서, 상기 계산을 사용함으로써, 시간오차 교정부(80)는 이득, 오프셋 및 시간오차가 교정되는 출력신호(90)를 출력할 수 있다. 전술한 이득, 오프셋 및 시간오차를 교정하는 교정부(70)가 프로그램을 사용하여 소정의 처리를 실행하는 계산부에 의하여 실현되는 것이 바람직하다. 예를 들면, 프로그램으로 소정의 처리를 실행하는 워크스테이션과 같은 컴퓨터가 연산부로서 기능할 수 있다. 이러한 연산부를 사용하여 교정부(70)를 실현시킴으로써, 오차 교정에 필요한 각종의 레지스터 및 지연회로와 같은 하드웨어를 제공할 필요가 없다. 이것이 본 실시예의 대단한 장점이다. 또한, 교정이 연산부 즉 소프트웨어에 의하여 실행되기 때문에, 실행이 지연회로와 같은 부재의 특징에 좌우되지 않으므로 매우 정밀한 교정이 실현된다. 따라서, 본 실시예는 프로그램을 기록하는 기록매체를 제공하여 연산부를 본 발명의 교정부(70)로 실현시킨다.
또한, 교정이 샘플데이터에 따라 실행되기 때문에, 아날로그신호를 디지털신호로 변환시키는 종래의 A-D 변환장치에 의하여 측정된 샘플데이터에 포함된 오차 또한 본 실시예에 따른 상기 교정방법을 사용하여 교정될 수 있다. 상기 구성을 사용함으로써, 지연회로 및 각종의 레지스터와 같은 부재를 시간오차, 이득 및 오프셋을 교정하는 수단으로서 제공할 필요가 없으므로, 오차가 용이하게 교정될 수 있다. 또한, 오차가 교정될 수 있는 범위가 지연회로와 같은 부재의 실행에 좌우되지 않기 때문에, 매우 정밀하게 교정된다.
도 15는 제4 실시예에 따른 아날로그-신호-출력 반도체소자를 검사하는 반도체소자 검사기기를 도시한다. 상기 반도체소자 검사기기는 계산부(97) 및 A-D 변환장치(100)를 포함하는 파형 디지타이저(waveform digitizer)(95), 기록매체(38), 패턴 발생기(91), 파형 정형기(waveform shaper)(92), 비교기(comparator)(93) 및 반도체소자 접촉부(semiconductor device contact portion)(94)를 가진 성능판으로 구성된다. 본 실시예에 있어서, 교정부(70)는 기록매체(38)에 기록된 프로그램에 따라 연산부(computing unit)(97)을 사용함으로써 실현된다. 워크스테이션 등과 같은 일반적인 용도의 컴퓨터가 연산부(97)로서 바람직하다.
검사될 아날로그신호를 출력하는 반도체소자(98)는 반도체소자 접촉부(94)에 위치된다. 예를 들면, 반도체소자(98)의 입력단자를 전기적으로 연결하는 소켓이 반도체소자 접촉부(94)로서 기능한다. 패턴 발생기(91)가 반도체소자(98)에 공급될 반도체소자 입력신호(42)를 발생하여 파형 정형기(92)에 출력된다.
또한, 패턴 발생기(91)는 반도체소자(98)로부터 출력될 이론값(theoretical value)을 비교기(93)에 출력한다. 파형 정형기(92)는 반도체소자(98) 특징에 따라반도체소자 입력신호(42)를 정형화하여 반도체소자 접촉부(94)에 출력한다. 반도체소자 접촉부(94)는 파형 정형기(92)로부터 공급된 반도체소자 입력신호(40)를 반도체소자(98)에 출력한다. 반도체소자(98)는 이렇게 입력된 반도체소자 입력신호(40)에 따라 아날로그신호(50)를 반도체소자 접촉부(94)에 출력한다. 반도체소자 접촉부(94)는 측정될 신호인 아날로그신호를 A-D 변환장치(100)에 출력한다. A-D 변환장치(100)에서는, 반도체소자 접촉부(94)로부터 공급된 아날로그신호(50)가 디지털신호로 변환된다.
도 4는 제1 실시예에 따른 A-D 변환장치(100)의 도면이고, 입력 아날로그신호(50)는 평균화처리 또는 인터리브처리 중 어느 하나에 의하여 처리된다. 또한, 도 15의 A-D 변환장치(100)는 복수의 A-D 변환기 사이에 발생하는 시간오차를 교정하는 제3 실시예에 따른 도 13의 교정부(70)가 구비될 수 있어서 오차 교정된 출력신호(90)가 출력될 수 있다. 비교기(93)는 오차 교정된 출력신호(90) 및 패턴 발생기(91)로부터 공급된 이론값에 따라 검사 중인 반도체소자(98)의 최종 품질을 판정하여 판정신호(judgment signal)(52)를 출력한다. 상기 구조를 사용함으로써, 평균화처리 및 인터리브처리로 구성되는 2가지 처리가 하나의 검사기기에 의하여 실행될 수 있다. 또한, 복수의 A-D 변환기 사이에 발생하는 시간오차를 용이하게 교정할 수 있는 바람직한 반도체소자 검사기기가 제공된다.
도 16은 제5 실시예에 따른 복수의 아날로그-신호-출력 반도체소자를 검사하는 반도체소자 검사기기의 도면이다. 상기 반도체소자 검사기기는 계산부(97) 및 A-D 변환부(100)를 포함하는 파형 디지타이저(95), 기록매체(38), 패턴발생기(91), 파형 정형기(92), 비교기(93) 및 복수의 반도체소자 접촉부(94a, 94b, 94c, 94d)를 가진 성능판(96)을 포함한다. 상기 실시예에 있어서, 교정부(70)는 기록매체(38)에 기록된 프로그램에 따라 연산부(97)를 사용하여 실현된다. 워크스테이션과 같이 일반적으로 사용되는 컴퓨터가 연산부(97)로서 바람직하다.
패턴 발생기(91)는 반도체소자(98a, 98b, 98c, 98d)에 공급될 반도체소자 입력신호(42)를 발생하여 파형 정형기(92)에 출력한다. 또한, 패턴 발생기(91)는 반도체소자(98a, 98b, 98c, 98d)로부터 출력될 이론값을 비교기(93)에 출력한다. 파형 정형기(92)는 반도체소자(98a, 98b, 98c, 98d)의 특징에 따라 패턴 발생기(91)로부터 공급된 반도체소자 입력신호(42)의 형상을 이루어 반도체소자 접촉부(94a, 94b, 94c, 94d)에 출력한다. 반도체소자 접촉부(94a, 94b, 94c, 94d)는 반도체소자 입력신호(40)를 파형 정형기(92)로부터 각각의 반도체소자(98a, 98b, 98c, 98d)에 공급한다. 반도체소자(98a, 98b, 98c, 98d)는 이렇게 입력된 반도체소자 입력신호(40)에 따라 아날로그신호(50a, 50b, 50c, 50d)를 반도체소자 접촉부(94a, 94b, 94c, 94d)에 출력한다. 반도체소자 접촉부(94a, 94b, 94c, 94d)는 아날로그신호(50a, 50b, 50c, 50d)를 A-D 변환장치(100)에 출력한다.
상기 제5 실시예의 A-D 변환장치(120)는 도 8에 도시된 제2 실시예에 따른 변환장치이고, 입력 아날로그신호(50a, 50b, 50c, 50d)는 평균화처리 또는 인터리브처리 중 어느 하나에 의하여 처리된다. 또한, 도 16의 A-D 변환장치(120)는 복수의 A-D 변환기 사이에 발생하는 시간오차를 교정하는 제3 실시예에 따른 도 13의 교정부(70)가 구비될 수 있어서 오차 교정된 출력신호(90a, 90b, 90c, 90d)가 출력될 수 있다. 비교기(93)는 오차 교정된 출력신호(90a, 90b, 90c, 90d) 및 패턴 발생기(91)로부터 공급된 이론값에 따라 검사 중인 반도체소자의 최종 품질을 판정하여 판정신호(52a, 52b, 52c, 52d)를 출력한다. 도 8을 참조하여 설명한 A-D 변환장치(120)는 아날로그신호 분배기(32)를 가지고, 처리에 사용될 하나의 A-D 변환기 또는 복수의 A-D 변환기가 아날로그신호의 처리 내용에 따라 선택적으로 사용될 수 있다. 상기 구조를 사용함으로써, 평균화처리 및 인터리브처리로 구성되는 2가지 처리가 하나의 검사기기에 의하여 실행될 수 있다. 또한, 복수의 A-D 변환기 사이에 발생하는 시간오차를 용이하게 교정하는 바람직한 반도체소자 검사기기가 제공된다.
상기에서 명백한 바와 같이, 복수의 A-D 변환기를 동시에 샘플링 동작하는 평균화처리 및 복수의 A-D 변환기를 교호로 샘플링 동작하는 인터리브처리는 하나의 A-D 변환장치(120)에 의하여 실현될 수 있다. 또한, 처리에 사용될 A-D 변환기는 아날로그신호의 처리 내용에 따라 선택적으로 변경될 수 있다. 또한, 복수의 A-D 변환기 사이에 발생하는 시간오차의 교정은 계산부를 사용하여 실행될 수 있으므로 시간오차는 지연회로를 사용하지 않고 교정될 수 있다.
본 발명을 예시적인 실시예를 참조하여 설명하였으나, 당업자는 청구범위에 단지 한정된 본 발명의 취지 및 범위를 벗어나지 않고 여러 가지로 변경 및 변형시킬 수 있다는 점을 이해해야 한다.

Claims (20)

  1. 검사 중인 반도체소자로부터 출력된 아날로그신호를 샘플링하여 디지털신호를 발생시키는 아날로그-디지털(A-D) 변환장치에 있어서,
    아날로그신호를 입력하는 아날로그신호 입력부,
    상기 아날로그신호 입력부에 입력된 아날로그신호를 샘플링하여 아날로그신호를 디지털신호로 변환시키는 복수의 A-D 변환기,
    평균화처리에 사용하여 상기 복수의 A-D 변환기를 동기 방식으로 샘플링 동작시키는 동기 샘플링 클록신호, 또는 인터리브처리에 사용하여 상기 복수의 A-D 변환기를 교호로 샘플링 동작시키는 교호 샘플링 클록신호를 공급하는 샘플링 클록신호 발생기,
    상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부, 및
    상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부
    를 포함하는 A-D 변환장치.
  2. 제1항에 있어서, 평균화처리 또는 인터리브처리를 지정하는 모드 지정신호를 발생하는 모드 지정신호 발생기를 추가로 포함하고, 상기 모드 지정신호에 따라 평균화처리부 또는 인터리브처리부가 선택되는 A-D 변환장치.
  3. 제2항에 있어서, 기준 클록신호를 발생하는 기준 클록신호 발생기를 추가로 포함하고, 상기 샘플링 클록신호 발생기는 평균화처리가 모드 지정신호에 의하여 지정된 경우에는 기준 클록신호와 동기화된 동기 샘플링 클록신호를 상기 각각의 A-D 변환기에 공급하고, 한편 상기 샘플링 클록신호 발생기는 인터리브처리가 모드 지정신호에 의하여 지정된 경우에는 각각 서로 상이한 상을 가진 교호 샘플링 클록신호를 상기 각각의 A-D 변환기에 공급하는 A-D 변환장치.
  4. 제1항에 있어서, 상기 복수의 A-D 변환기 각각으로부터 출력된 디지털신호를 기억하는 복수의 메모리부를 추가로 포함하고, 상기 평균화처리부 및 인터리브처리부가 상기 복수의 메모리부에 기억된 디지털신호에 따라 평균화처리 및 인터리브처리를 실행하는 A-D 변환장치.
  5. 제4항에 있어서,
    상기 복수의 A-D 변환기는 제1 A-D 변환기 및 제2 A-D 변환기를 포함하고,
    제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 계산하는 오차계산부,
    상기 제2 A-D 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 상기 오차계산부에 의하여 계산된 시간오차에 따라 계산하는 오차 교정값 계산부,
    측정될 아날로그신호인 측정신호의 샘플링에 의하여 얻어진 디지털신호를 기억하는 상기 메모리부로부터 디지털신호를 판독하는 판독부, 및
    측정신호를 샘플링하는 경우에 제2 A-D 변환기에 발생된 시간오차의 교정 동작을, 상기 판독부에 의하여 상기 메모리부로부터 판독된 디지털신호 및 상기 오차 교정값 계산부에 의하여 계산된 시간오차 교정값에 따라 실행하는 오차교정부
    를 추가로 포함하는 A-D 변환장치.
  6. 검사 중인 반도체소자로부터 출력된 아날로그신호를 샘플링하여 디지털신호를 발생시키는 아날로그-디지털(A-D) 변환장치에 있어서,
    아날로그신호를 입력하는 아날로그신호 입력부,
    아날로그신호를 샘플링 동작하여 디지털신호로 변환시키는 제1 A-D 변환기로부터 출력된 디지털신호, 및 아날로그신호를 샘플링 동작하여 디지털신호로 변환시키는 제2 A-D 변환기로부터 출력된 디지털신호를 가산하는 가산기,
    제1 A-D 변환기로부터 출력된 디지털신호 및 제2 A-D 변환기로부터 출력된 디지털신호를 교호로 입력하여 순차로 출력시키는 다중화기, 및
    상기 가산기로부터의 출력값 또는 상기 다중화기로부터의 출력값을 선택하는 선택기
    를 포함하는 A-D 변환장치.
  7. 검사 중인 반도체 소자로부터 출력된 아날로그 신호를 샘플링하여 디지털 신호를 발생시키는 아날로그-디지털(A-D) 변환 장치로서,
    아날로그 신호를 입력받는 아날로그 신호 입력부,
    상기 아날로그 신호 입력부의 아날로그 신호를 샘플링하여 디지털 신호로 변환시키는 복수의 A-D 변환기, 및
    상기 아날로그 신호 입력부의 아날로그 신호 입력을, 측정 신호를 디지털 신호로 변환하는 방식에 따라 상기 A-D 변환기 중 하나 또는 복수에 선택적으로 분배하되, 상기 분배를 샘플링동안 계속 유지하는 아날로그신호 분배기
    를 포함하는 A-D 변환장치.
  8. 제7항에 있어서, 상기 아날로그 신호 입력부에 대응하는 개수만큼 상기 복수의 A-D 변환기를 구비하고, 하나의 아날로그 신호 입력부의 아날로그 신호를 상기 복수의 A-D 변환기에 분배하는 A-D 변환장치.
  9. 제7항에 있어서,
    평균화처리에 사용하여 상기 복수의 A-D 변환기를 동기 방식으로 샘플링 동작시키는 동기 샘플링 클록신호, 또는 인터리브처리에 사용하여 상기 복수의 A-D 변환기를 교호로 샘플링 동작시키는 교호 샘플링 클록신호를 공급하는 샘플링 클록신호 발생기,
    상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부, 및
    상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부
    를 추가로 포함하는 A-D 변환장치.
  10. 제9항에 있어서,
    평균화처리 또는 인터리브처리를 지정하는 모드 지정신호를 발생하여, 모드 지정신호에 따라 평균화처리부 또는 인터리브처리부가 선택되는 모드 지정신호 발생기, 및
    아날로그신호가 모드 지정신호에 의하여 지정된 처리에 따라 상기 복수의 A-D 변환기 중 하나 또는 복수에 분배되도록 지정하는 분배 제어신호를 상기 아날로그신호 분배기에 공급하는 분배 제어신호 발생기
    를 추가로 포함하는 A-D 변환장치.
  11. 반도체소자로부터 출력된 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호로 변환시키는 제1 A-D 변환기와 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호로 변환시키는 제2 A-D 변환기 사이에 발생하는 오차를 교정하는 교정장치에 있어서,
    제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 시간오차의 계산에 사용될 검사신호의 샘플링에 의하여얻어진 샘플데이터에 따라 계산하는 오차계산부,
    제2 A-D 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 상기 오차계산부에 의하여 계산된 시간오차에 따라 계산하는 오차 교정값 계산부,
    측정될 아날로그신호인 측정신호의 샘플링에 의하여 얻어진 디지털신호를 기억하는 메모리부로부터 디지털신호를 판독하는 판독부, 및
    측정신호를 샘플링하는 경우에 제2 A-D 변환기에 발생된 시간오차의 교정 동작을, 상기 판독부에 의하여 메모리부로부터 판독된 샘플데이터 및 상기 오차 교정값 계산부에 의하여 계산된 시간오차 교정값에 따라 실행하는 오차교정부
    를 포함하는 교정장치.
  12. 제11항에 있어서, 상기 오차교정부가 상기 판독부에 의하여 메모리부로부터 판독된 측정신호의 샘플데이터 상에 이산 푸리에변환(discrete Fourier transformation)을 실행하고, 상기 이산 푸리에변환으로부터 얻어진 이산 푸리에변환값 및 시간오차 교정값에 따라 시간오차를 교정하는 교정장치.
  13. 제11항에 있어서,
    상기 오차계산부는 제1 및 제2 A-D 변환기의 이득 및 오프셋을 계산하고,
    상기 오차 교정값 계산부는 제1 및 제2 A-D 변환기의 이득 교정값을 계산하는 이득 교정값 계산부, 및 제1 및 제2 A-D 변환기의 오프셋 교정값을 계산하는 오프셋 교정값 계산부를 포함하며,
    상기 오차교정부는 제1 및 제2 A-D 변환기의 이득 및 오프셋을 상기 판독부에 의하여 메모리부로부터 판독된 측정신호의 샘플데이터, 이득 교정값 및 오프셋 교정값에 따라 교정하는 이득-오프셋 교정부를 포함하는
    교정장치.
  14. 제13항에 있어서, 상기 이득-오프셋 교정부가 이득 교정값을 제2 A-D 변환기에 의하여 샘플링된 측정신호의 샘플데이터에 곱하여 오프셋 교정값을 가산하는 교정 동작을 실행하는 교정장치.
  15. 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호를 발생시켜 디지털신호로 변환시키는 제1 A-D 변환기와 아날로그신호 상에 샘플링 동작을 실행하여 디지털신호로 변환시키는 제2 A-D 변환기 사이에 발생하는 오차를 교정하는 방법에 있어서,
    제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 계산하는 단계,
    시간오차를 교정하는 계산에 사용될 시간오차 교정값을 시간오차에 따라 계산하는 단계, 및
    측정될 신호의 샘플링에 의하여 얻어진 샘플데이터 및 시간오차 교정값에 따라 시간오차를 교정하는 단계
    를 포함하는 교정방법.
  16. 제15항에 있어서,
    제1 및 제2 A-D 변환기의 이득 및 오프셋을 계산하는 단계,
    이득 및 오프셋을 교정하는 계산에 사용될 이득 교정값 및 오프셋 교정값을 상기 이득 및 오프셋의 계산에 의하여 계산된 이득 및 오프셋에 따라 계산하는 단계, 및
    제1 및 제2 A-D 변환기의 이득 및 오프셋을 측정될 신호의 샘플링에 의하여 얻어진 샘플데이터, 이득 교정값 및 오프셋 교정값에 따라 교정하는 단계
    를 추가로 포함하는 교정방법.
  17. 제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 교정하는 프로그램을 기억하는 기록매체에 있어서,
    시간오차를 계산하는 제1 모듈,
    제2 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 계산된 시간오차에 따라 계산하는 제2 모듈, 및
    측정될 신호의 샘플링에 의하여 얻어진 샘플데이터 및 시간오차 교정값에 따라 시간오차를 교정하는 제3 모듈
    을 포함하는 프로그램의 기록매체.
  18. 제18항에 있어서,
    이득 및 오프셋을 계산하는 제4 모듈,
    이득을 교정하는 계산에 사용될 이득 교정값 및 오프셋을 교정하는 계산에 사용될 오프셋 교정값을 제4 모듈에 의하여 계산된 이득 및 오프셋에 따라 계산하는 제5 모듈, 및
    제1 및 제2 A-D 변환기의 이득 및 오프셋을 측정될 신호의 샘플링에 의하여 얻어진 샘플데이터, 이득 교정값 및 오프셋 교정값에 따라 교정하는 제6 모듈
    을 추가로 포함하는 프로그램의 기록매체.
  19. 아날로그신호를 출력하는 반도체소자를 검사하는 반도체소자 검사기기에 있어서,
    반도체소자 입력신호를 발생하여 반도체소자를 검사하는 패턴 발생기,
    상기 패턴 발생기로부터 출력된 반도체소자 입력신호를 반도체소자에 공급하는 성능판,
    반도체소자로부터 출력된 아날로그신호를 입력하는 아날로그신호 입력부,
    상기 아날로그신호 입력부에 입력된 아날로그신호 상에 샘플링 동작을 실행하여 아날로그신호를 디지털신호로 변환시키는 복수의 A-D 변환기,
    평균화처리에 사용하여 상기 복수의 A-D 변환기를 동기 방식으로 샘플링 동작시키는 동기 샘플링 클록신호, 또는 인터리브처리에 사용하여 상기 복수의 A-D변환기를 교호로 샘플링 동작시키는 교호 샘플링 클록신호를 공급하는 샘플링 클록신호 발생기,
    상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 동기 샘플링 클록신호에 따라 평균화처리를 실행하는 평균화처리부, 및
    상기 샘플링 동작한 A-D 변환기로부터 출력된 디지털신호를 교호 샘플링 클록신호에 따라 인터리브하는 인터리브처리부
    를 포함하는 반도체소자 검사기기.
  20. 제19항에 있어서,
    상기 복수의 A-D 변환기는 제1 A-D 변환기 및 제2 A-D 변환기를 포함하고,
    제1 A-D 변환기에 의하여 샘플링된 타이밍에 대하여 제2 A-D 변환기에 의하여 샘플링된 소정의 타이밍과 제2 A-D 변환기에 의하여 샘플링된 실제 타이밍 사이의 시간 변위인 시간오차를 계산하는 오차계산부,
    상기 제2 A-D 변환기의 시간오차를 교정하는 계산에 사용될 시간오차 교정값을 상기 오차계산부에 의하여 계산된 시간오차에 따라 계산하는 오차 교정값 계산부,
    상기 오차계산부에 연결되며, 측정될 아날로그신호인 측정신호의 샘플링에 의하여 얻어진 디지털신호를 기억하는 메모리부로부터 디지털신호를 판독하는 판독부, 및
    측정신호를 샘플링하는 경우에 제2 A-D 변환기에 발생된 시간오차의 교정 동작을, 메모리부로부터 판독된 샘플데이터 및 상기 오차 교정값 계산부에 의하여 계산된 시간오차 교정값에 따라 실행하는 오차교정부
    를 추가로 포함하는 반도체소자 검사기기.


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