JP2000346913A - インターリーブａｄ変換方式波形デジタイザ装置 - Google Patents

Abstract

(57)【要約】 【課題】複数のＡＤ変換器間におけるサンプリング位相
のずれを測定して、ＦＦＴ演算処理の補正が可能なイン
ターリーブＡＤ変換方式波形デジタイザ装置を提供す
る。 【解決手段】インターリーブ相数を２以上のＮ相とした
とき、Ｎ個のＡＤ変換器をインターリーブ構成に接続し
て備え、各ＡＤ変換器のサンプリングタイミングはイン
ターリーブ構成に対応する所定タイミングで各々サンプ
リングして連続的に出力し、被測定デバイスから出力さ
れる被測定信号を受けて量子化変換し、ＡＤ変換器から
の時系列データを受けてバタフライ演算手法によりフー
リエ変換する波形デジタイザ装置であって位相誤差補正
係数を挿入してバタフライ演算を行うバタフライ演算部
を含むことを特徴とする、インターリーブＡＤ変換方式
波形デジタイザ装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、インターリーブ
ＡＤ変換方式の波形デジタイザ装置に関する。特にイン
ターリーブＡＤ変換時におけるサンプリングタイミング
の位相誤差に伴う測定誤差を検出して補正する補正手段
に関する。

【０００２】

【従来の技術】Ｎ相（ｗａｙ）のインターリーブＡＤ変
換方式の波形デジタイザは、複数Ｎ個のＡＤ変換器を使
うことで、見かけ上のサンプリングレートを高くするこ
とが可能な技術であるが、一方でサンプリングするタイ
ミングが正確であることが要求される。

【０００３】インターリーブの相数Ｎは、２相の具体例
で以下説明する。また、時系列データの個数としては、
２のべき数１２とした４０９６点とした具体数値例で説
明する。

【０００４】先ず、ＦＦＴ処理部の内部構成を説明す
る。尚、ここでは２のべき数３とした８点の入力サンプ
リングデータｘ（０）〜ｘ（７）で説明する。ＦＦＴ処
理部は２相インターリーブのデータを個別に受けて、高
速フーリエ変換を行う周知技術であって、４０９６点の
時系列データ列を受けてＦＦＴ（Ｆａｓｔ Ｐｏｕｒｉ
ｅｒ Ｔｒａｎｓｆｏｒｍ）処理した４０９６点の周波
数スペクトラムデータを出力する。内部構成は、第１Ｆ
ＦＴ部と、第２ＦＦＴ部と、バタフライ演算部とで成
る。バタフライ演算部はＦＦＴ処理で用いられる周知の
バタフライ演算であり、最終段のバタフライ演算を担当
する。第１ＦＦＴ部と第２ＦＦＴ部は各々２０４８点の
時系列データを受けてＦＦＴ処理した２０４８点の途中
データ（複素データ）を各々出力する。

【０００５】第１及び第２ＦＦＴ部からのデータに対し
てバタフライ演算を行うバタフライ演算部は、ＦＦＴ処
理で適用される周知のバタフライ演算をした結果の４０
９６点の周波数スペクトラムデータ（Ｘ（０）〜Ｘ
（７））を出力する。

【０００６】半導体試験装置における波形デジタイザ装
置に係る要部構成例として、その構成要素は、被試験デ
バイス（ＤＵＴ）からのアナログ信号が送られる第１Ａ
Ｄ変換器（ＡＤＣ）と、第２ＡＤ変換器（ＡＤＣ）と、
整列部と、ＦＦＴ処理部と、被試験デバイス（ＤＵＴ）
とで成る。ここで説明を容易とする為に両ＡＤ変換器
は、ＡＤ変換するサンプリング時のタイミング特性が群
遅延特性やアパーチャ遅延特性を含んで、全く同一特性
であるものと仮定する。尚、通常は両ＡＤＣがサンプリ
ングしたサンプリングデータは一旦バッファメモリを備
えて格納し、その後にＦＦＴ処理部へ供給して演算処理
する。

【０００７】ＤＵＴから出力された被測定用のアナログ
信号は、第１ＡＤＣと第２ＡＤＣの両方の入力端へ供給
され、第１ＡＤＣは偶数データ列のサンプリングを担当
し、出力する偶数時系列データはＤ０，Ｄ２，Ｄ４，
…，とする。また第２ＡＤＣは奇数時系列データのサン
プリングを担当し、出力する奇数時系列データはＤ１，
Ｄ３，Ｄ５，…，とする。整列部４０は前記両データ列
を受けて交互に整列変換した時系列データＤ０，Ｄ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５，…，を出力する。

【０００８】サンプリングクロックｃｌｋＡ、ｃｌｋＢ
間の位相間隔ｔ１、ｔ２は、お互いが等間隔となるよう
に位相調整しなければならない。もしも位相誤差が生じ
たままサンプリングしたコードデータを受けてそのまま
ＦＦＴ処理すると、出力結果は正しい周波数スペクトル
が得られない、ことが知られている。

【０００９】

【発明が解決しようとする課題】上述したように従来技
術においては、複数のＡＤＣ間におけるサンプリングタ
イミングの変動はなく、サンプリングクロックレートは
一定として、あるいは許容できる誤差範囲内でサンプリ
ングレートを一定としていた。一方で、ＡＤＣのサンプ
リング特性はＡＤＣ素子自身の部品ばらつきや、環境温
度、経時変化、電源電圧変動により目的とする等間隔で
のサンプリングに変動を来たす。また、サンプリングす
るクロック周波数ｆｃｌｋを大きく変えて測定する半導
体試験装置等の利用形態では群遅延特性がクロック周波
数ｆｃｌｋの変更に伴って変わってくる。これら要因に
伴って、理想状態のサンプリングタイミングからの変動
を生じてくることになる。このことは、より精度良く入
力信号の周波数スペクトラムを求めようとする場合にお
いては、従来の装置は、好ましくなく実用上の難点であ
る。

【００１０】そこで、本発明が解決しようとする課題
は、複数のＡＤ変換器間におけるサンプリング位相のず
れを測定して、ＦＦＴ演算処理の補正が可能なインター
リーブＡＤ変換方式デジタイザ装置を提供することであ
る。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１形態は、半導体デバイスから出力され
るアナログ信号を順次デジタル信号に変換するＮ個（Ｎ
は２以上の整数）のＡ／Ｄコンバータと、Ａ／Ｄコンバ
ータから順次出力されるデジタル信号をインターリーブ
してデータシーケンスを生成するＮウェイのインターリ
ーブ部と、Ｎウェイインターリーブ部から出力されるデ
ータシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ
処理部とを備え、Ｎ個のＡ／Ｄコンバータが行うサンプ
リングタイミングと理想的サンプリングタイミングとは
位相誤差τを有し、ＦＴ処理部は、位相誤差を補正する
補正係数を挿入してバタフライ演算を行うバタフライ演
算部を含むことを特徴とするデジタイザ装置を提供す
る。

【００１２】本発明の第１の形態の別の態様は、ＦＴ処
理部は、高速フーリエ変換（ＦＦＴ）処理又は離散フー
リエ変換（ＤＦＴ）処理をデータシーケンスに対して行
ってもよい。 また、ＦＴ処理部は、データシーケンス
中の偶数番目データシーケンスにＦＦＴ変換処理を行う
第１ＦＦＴ処理部と、データシーケンス中の奇数番目デ
ータシーケンスにＦＦＴ変換処理を行う第２ＦＦＴ処理
部とを更に有し、バタフライ演算部は、第２ＦＦＴ処理
部によってＦＦＴ処理されたデータシーケンスに第１位
相誤差補正係数を乗じてもよい。 また、バタフライ演
算部は、第１及び第２ＦＦＴ処理部によってＦＦＴ処理
されたデータシーケンスに対して第２及び第３の位相誤
差補正係数を乗じてもよい。 また、第１位相誤差補正
係数（α）は、α＝ｅｘｐ［ｊπτ／Ｔｓ］（ここでＴ
ｓはアナログ信号のサンプリング信号のサンプリング周
期で、ｊはｊ^２＝−１であるところの虚数単位）、と与
えられてもい。 また、第２（β）及び第３（β’）位
相誤差補正係数は、β＋β’＝１を満たすように定めら
れてもよい。

【００１３】また、バタフライ演算部に於て、第１位相
誤差補正係数（α）は第２ＦＦＴ処理部より出力される
ＦＦＴ処理されたデータシーケンスに乗ぜられ、第２
（β）及び第３（β’）位相誤差補正係数は、それぞ
れ、αが乗ぜられたＦＦＴ処理データシーケンスを伴う
第１ＦＦＴ処理部から出力されるＦＦＴ処理されたデー
タシーケンスに乗ぜられ、ここでαは α＝ｅｘｐ［ｊ
πτ／Ｔｓ］と定義され、Ｔｓはアナログ信号のサンプ
リング周期を、ｊはｊ^２＝−１であるところの虚数単位
を表わし、β及びβ’はβ＋β’＝１を満たすように与
えられてもよい。

【００１４】また、第２位相誤差補正係数βは、１／
（１＋α）で表現され、αは前記第１位相誤差補正係数
であり、第３位相誤差補正係数β’は、α／（１＋α）
で与えられてもよい。また、２個のＡ／Ｄ変換器を有
し、ｍ＝２^ｎ個のデータをもつ時（ｎは１以上）、バタ
フライ演算部は、

【数６】 ここでｋは０から２^ｎ−１−１の値を、ｐは２^ｎ−１か
ら２^ｎ−１の値をとり、

【数７】 Ｘｅｖｅｎ（ｋ）はインターリーブ部から出力される偶
数番目データシーケンスのＦＦＴ値で、Ｘｏｄｄ（ｋ）
はインターリーブ部から出力される奇数番目データシー
ケンスのＦＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）はバタフラ
イ演算部から出力される最終値で、上記式に基づいて位
相誤差τを補正するようにようにしてもよい。

【００１５】また、８＝２^３個のデータをもつ時、バタ
フライ演算部は、

【数８】 に基づいて、位相補正誤差τを補正するようにしてもよ
い。

【００１６】本発明の第２の形態は、半導体デバイスか
ら出力されるアナログ信号をデジタル信号に順次変換す
る複数個（２^ｍ）のＡ／Ｄコンバータと、デジタル信号
を高速フーリエ変換（ＦＦＴ）処理する複数個（２^ｍ）
のフーリエ変換（ＦＴ）処理部と、ｍ層（段）の位相誤
差補正バタフライ演算部とを備え、２^ｍ個のＡ／Ｄコン
バータが行うサンプリングタイミングと理想的サンプリ
ングタイミングとは位相誤差τを有し、位相誤差補正バ
タフライ演算部の総数は、２^ｍ−１＋２^ｍ−２＋…＋２
^１＋２^０（＝１）で表され、第１段目の位相誤差補正バ
タフライ演算部は前記ＦＴ処理部から出力される２つの
異なるデジタル信号を受け、他の第２段目から最終段の
位相誤差補正バタフライ演算部のそれぞれはバタフライ
演算部の前段階のバタフライ演算部から２つの異なるデ
ジタル信号を受け、バタフライ演算部の各々は、

【数９】 ここでＸ（ｋ）及びＸ（ｐ）は前段階から交互に得られ
るＦＦＴ処理された結果であり、α＝ｅｘｐ［ｊπτ／
Ｔｓ］で、τは、位相誤差、Ｔｓは前記アナログ信号の
サンプリング周期を示し、

【数１０】 Ｘｅｖｅｎ（ｋ）はＡ／Ｄコンバータから出力される偶
数番目データシーケンスのＦＴ値で、Ｘｏｄｄ（ｋ）は
Ａ／Ｄコンバータから出力される奇数番目データシーケ
ンスのＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）はｍ段（層）位
相誤差補正バタフライ演算部の各々の段階で得られる値
で、上記式に基づいて前記位相誤差τを補正することを
特徴とするデジタイザ装置を提供する。

【００１７】本発明の第２の形態の別の態様では、ＦＴ
処理部は、高速フーリエ変換（ＦＦＴ）処理又は離散フ
ーリエ変換（ＤＦＴ）処理をデジタル信号に対して行う
ようにしてもよい。 また、β＝１／（１＋α）及び
β’＝α／（１＋α）で与えてもよい。また、２^３（＝
８）個のデータ数に対し３層３段のバタフライ演算部を
有し、全８個の位相誤差（τ０，τ１，τ２，τ３，τ
４，τ５，τ６，τ７）のうちの１つ（τ０）を基準タ
イミングとする時、第１段目のバタフライ演算部は（τ
４−τ０），（τ６−τ２），（τ５−τ１），（τ７
−τ３）に対して位相誤差補正バタフライ演算を行い、
第２段目のバタフライ演算部は（τ２−τ０）及び（τ
３−τ１）に対して位相誤差補正バタフライ演算を行
い、最終段目のバタフライ演算部は（τ１−τ０）に対
して位相誤差補正バタフライ演算を行うようにしてもよ
い。

【００１８】また、２^２（＝４）個のデータ数に対し２
層（２段）のバタフライ演算部を有し、全４個の位相誤
差（τ０，τ１，τ２，τ３）のうちの１つ（τ０）を
基準タイミングとする時、第１段目のバタフライ演算部
は（τ２−τ０）及び（τ３−τ１）に対して位相誤差
補正バタフライ演算を行い、最終段のバタフライ演算部
は（τ１−τ０）に対して位相誤差補正バタフライ演算
を行うようにしてもよい。

【００１９】本発明の第３の形態において、パターン信
号及び期待信号を発生させるパターン発生器と、パター
ン発生器から出力される前記パターン信号の波形を整形
する波形整形器と、半導体デバイスが載置され、半導体
デバイスに波形整形器によって整形されたパターン信号
を供給し、半導体デバイスから出力されるアナログ信号
を受信する半導体接触部と、半導体デバイスから出力さ
れるアナログ信号をデジタル信号に変換させる波形デジ
タイザ装置と、パターン発生器から出力される期待信号
と波形デジタイザ装置から出力される信号を比較して半
導体デバイスの良否を判定する比較器とを備え、波形デ
ジタイザ装置は、半導体デバイスから出力されるアナロ
グ信号を順次デジタル信号に変換するＮ個（Ｎは２以上
の整数）のＡ／Ｄコンバータと、Ａ／Ｄコンバータから
順次出力されるデジタル信号をインターリーブしてデー
タシーケンスを生成するＮウェイのインターリーブ部
と、Ｎウェイのインターリーブ部から出力されるデータ
シーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ処理
部とを備え、Ｎ個のＡ／Ｄコンバータが行うサンプリン
グタイミングと理想的サンプリングタイミングとは位相
誤差τを有し、ＦＴ処理部は、位相誤差τを補正する補
正係数を挿入してバタフライ演算を行うバタフライ演算
部を含むことを特徴とする半導体試験装置を提供する。

【００２０】本発明の第３の形態の別の態様では、ＦＴ
処理部は高速フーリエ変換（ＦＦＴ）処理又は離散フー
リエ変換（ＤＦＴ）処理をデータシーケンスに対して行
ってもよい。

【００２１】また、入力デジタルデータが２^ｍ個の時、
位相誤差補正バタフライ演算部は、ｍ層（段）の位相誤
差補正部を有し、第１段目の位相誤差補正部は、ＦＴ処
理部から出力される２つのＦＦＴ処理された１セットと
してのデータを受け、他の段の位相誤差補正部のそれぞ
れは補正部の前段の補正部から２つのデータを受けるよ
うにしてもよい。

【００２２】本発明の第４の形態において、半導体デバ
イスから出力されるアナログ信号を順次デジタル信号に
変換するステップと、アナログ信号からデジタル信号へ
変換するステップから得られるデジタル信号をインター
リーブすることでデータシーケンスを生成するステップ
と、インターリーブするステップによって得られるデー
タシーケンスにフーリエ変換（ＦＴ）処理するステップ
とを備え、デジタル信号に変換するステップに於けるサ
ンプリングタイミングと理想的サンプリングタイミング
とは位相誤差をτを有し、ＦＴ処理するステップは、バ
タフライ演算に於て位相誤差補正係数を挿入して補正す
るステップを含むことを特徴とする半導体デバイスから
出力されるアナログ信号のサンプリング周期の位相誤差
を補正する方法を提供する。

【００２３】本発明の第４の形態の別の態様では、ＦＴ
処理ステップは、高速フーリエ変換（ＦＦＴ）処理又は
離散フーリエ変換（ＤＦＴ）処理をデータシーケンスに
対して行ってもよい。

【００２４】また、位相誤差補正係数を挿入するステッ
プは、２^ｍ個の入力データに対してｍ段（層）による位
相誤差補正ステップを含み、第１段目の位相誤差補正ス
テップの各々では２つのＦＦＴ処理された１セットとし
てのデータを受け、他の段の位相誤差補正ステップの各
々では前段の補正ステップから２つのデータを受けるよ
うにしてもよい。

【００２５】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となる。

【００２６】

【発明の実施の形態】以下発明の実施の形態を通じて本
発明を説明するが、以下の実施形態は請求項にかかわる
発明を限定するものではなく、又実施形態の中で説明さ
れている特徴の組み合わせの全てが発明の解決手段に必
須であるとは限らない。図１にアナログ信号を出力する
半導体デバイスを試験する典型的な半導体デバイス試験
装置を示す。この半導体デバイス試験装置は、Ａ／Ｄ変
換装置（ＡＤＣ）を有する波形デジタイザ２０、パター
ン発生器９１、波形整形器９２、比較器９３、及び半導
体デバイス接触部を有するパフォーマンスボード９６を
具備する。

【００２７】試験されるべきアナログ信号を出力する半
導体デバイス（ＤＵＴ）が、半導体接触部に載置されて
いる。パターン発生器９１は、半導体デバイス（ＤＵ
Ｔ）に供給する半導体デバイス入力信号４２を生成す
る。半導体デバイス入力信号４２は、波形整形器９２に
入力され、ＤＵＴの特性に応じて波形を整形させる。整
形された半導体デバイス入力信号４０は、半導体デバイ
ス接触部に供給する。ＤＵＴは、入力された半導体デバ
イス入力信号４０に基づいてアナログ信号５０を出力す
る。アナログ信号は、デジタイザ２０内のＡ／Ｄ変換装
置（ＡＤＣ）に入力されディジタル信号に変換される。

【００２８】比較器９３は、誤差の補正された出力信号
９０と半導体デバイス入力信号４２に基づいて半導体デ
バイス（ＤＵＴ）の良否を判定し、判定信号５２を出力
する。尚、波形デジタイザ２０に含まれるＦＦＴ演算処
理の内部詳細構成は周知である為、要部を除いて説明を
省略する。

【００２９】本発明ではサンプリングクロックｃｌｋＢ
の印加タイミングをτ＋Ｔｓとしたとき、ＦＦＴ演算の
最終段のバタフライ演算に対して補正手段を施すことで
サンプリングタイミングにτのずれが有っても、これに
伴うエラーを除去可能としている。

【００３０】位相誤差修正を伴わないＦＦＴアルゴリズ
ムの原理と、図４に示す本発明の実施態様に基づくＦＦ
Ｔアルゴリズムの原理とを対比させて説明する。先ず、
図４において入力するデータ数をｎ＝８の具体例とし、
時間波形データｘ（ｋ）（ｋ＝０，１，…，７）から周
波数スペクトラムデータＸ（ｋ）を計算で求める手順を
示す。

【００３１】時間波形データｘ（ｋ）の中で偶数番目の
データは第１ＦＦＴ５１へ入力し、奇数番目のデータは
第２ＦＦＴ５２へ出力する。それぞれＦＦＴ処理し、第
１ＦＦＴ５１の出力データはＸｅｖｅｎ（ｋ）とし、第
２ＦＦＴ５２の出力データはＸｏｄｄ（ｋ）とする。上
記データを受けて、最終段のバタフライ演算では下記計
算式により、周波数スペクトラムデータＸ（ｋ）が出力
される。 Ｘ（０）＝Ｘｅｖｅｎ（０）＋Ｗ_８ ^０Ｘｏｄｄ（０） Ｘ（１）＝Ｘｅｖｅｎ（１）＋Ｗ_８ ^１Ｘｏｄｄ（１） Ｘ（２）＝Ｘｅｖｅｎ（２）＋Ｗ_８ ^２Ｘｏｄｄ（２） Ｘ（３）＝Ｘｅｖｅｎ（３）＋Ｗ_８ ^３Ｘｏｄｄ（３） Ｘ（４）＝Ｘｅｖｅｎ（０）＋Ｗ_８ ^４Ｘｏｄｄ（０） Ｘ（５）＝Ｘｅｖｅｎ（１）＋Ｗ_８ ^５Ｘｏｄｄ（１） Ｘ（６）＝Ｘｅｖｅｎ（２）＋Ｗ_８ ^６Ｘｏｄｄ（２） Ｘ（７）＝Ｘｅｖｅｎ（３）＋Ｗ_８ ^７Ｘｏｄｄ（３） 上述式で、Ｗ_８＝ｅｘｐ［−ｊ２π／８］＝ｃｏｓ［２
π／８］−ｊ ｓｉｎ［２π／８］＝１／√２−ｊ（１
／√２）とする。ｊは虚数単位とする。

【００３２】次に本発明の実施態様について、通常のＦ
ＦＴアルゴリズムと対応させながら説明する。図３に示
すように、サンプリング間隔をＴｓとし、位相誤差をτ
とすると、偶数番目と奇数番目のサンプリングがずれて
いる場合とする。本発明による第１の実施形態では、位
相誤差τを演算処理により補正する為に、図４の構成に
示すように、最終段のバタフライ演算を位相補正付きバ
タフライ演算である位相補正バタフライ演算部２２０と
している。この補正を含む最終段のバタフライ演算は下
記計算式である。 Ｘ（０）＝β｛Ｘｅｖｅｎ（０）＋α・＾Ｗ_８ ^０Ｘｏｄｄ（０）｝ Ｘ（１）＝β｛Ｘｅｖｅｎ（１）＋α・＾Ｗ_８ ^１Ｘｏｄｄ（１）｝ Ｘ（２）＝β｛Ｘｅｖｅｎ（２）＋α・＾Ｗ_８ ^２Ｘｏｄｄ（２）｝ Ｘ（３）＝β｛Ｘｅｖｅｎ（３）＋α・＾Ｗ_８ ^３Ｘｏｄｄ（３）｝ Ｘ（４）＝β’｛Ｘｅｖｅｎ（０）＋α・＾Ｗ_８ ^４Ｘｏｄｄ（０）｝ Ｘ（５）＝β’｛Ｘｅｖｅｎ（１）＋α・＾Ｗ_８ ^５Ｘｏｄｄ（１）｝ Ｘ（６）＝β’｛Ｘｅｖｅｎ（２）＋α・＾Ｗ_８ ^６Ｘｏｄｄ（２）｝ Ｘ（７）＝β’｛Ｘｅｖｅｎ（３）＋α・＾Ｗ_８ ^７Ｘｏｄｄ（３）｝ …式１

【００３３】上記式１で用いられる変数α、β、β’、
＾Ｗ_８は、位相誤差τ、及びサンプリング間隔Ｔｓから
以下の式により計算される複素数である。 α＝ｅｘｐ［ｊπτ／Ｔｓ］＝ｃｏｓ［πτ／Ｔｓ］＋
ｊ ｓｉｎ［πτ／Ｔｓ］ β＝１／（１＋α） β’＝α／（１＋α） ＾Ｗ_８＝Ｗ_８ ^１＋τ／^Ｔｓ ここで、記号「＾」は直後の「Ｗ」文字に対する上線表
現の代用表現であり式（Ｄ）が実際の表式である。

【００３４】 α＝ｅｘｐ［ｊπτ／Ｔｓ］ …式（Ａ） β＝１／（１＋α） …式（Ｂ） β’＝α／（１＋α） …式（Ｃ） Ｗ_８＝Ｗ_８ ^{１＋τ／ＴＳ} …式（Ｄ） Ｗ_ｎ＝Ｗ_ｎ ^{１＋τ／ＴＳ} …式（Ｅ） ｎを入力信号の数とし、８のかわりに代入すると、式
（Ｄ）は以下の一般的な形に書ける。 ＾Ｗ_ｎ＝Ｗ_ｎ ^{（１＋τ／Ｔｓ）} …式（Ｅ） 上記式（Ｂ）及び式（Ｃ）より、以下のことが導ける。
β＋β’＝１ 又は、 β’＝β−１、即ち、βとβ’
は長さ１の線分を分割する点とも考えられる。

【００３５】さらに、αに代表される第１位相誤差補正
係数が一旦定義されれば、β及びβ’にそれぞれ代表さ
れる第２位相誤差補正係数及び第３位相誤差補正係数
は、第１位相誤差補正係数に関係なく、β＋β’＝１を
満たすように設定されてもよい。

【００３６】偶数番目の入力データを基準とした時、奇
数番目の入力データのサンプリング時間は全体的にずれ
を生じている。即ち、サンプリングパルスは位相誤差を
含んでいる。従って本実施例では、αが乗ぜられて、位
相がπτ／Ｔｓだけ回転している。一方、αはバタフラ
イ演算中の全てのデータの位相をわずかシフトしている
ため、この位相のシフト分相殺する必要がある。そのた
めに、βが乗ぜられる。β’は同様に出力データに乗算
され、複素共役数を含むバタフライ演算がナイキスト周
波数付近で行われる。

【００３７】上記位相補正バタフライの演算処理によ
り、位相誤差τの影響を相殺した周波数スペクトラムデ
ータＸ（ｋ）が得られる利点が得られる。上記実施例で
は８個の入力データとして説明したが、同様な位相誤差
補正原理を２^ｎ個の入力データの場合へと拡張できる。
ここでｎは１以上の任意の整数である。即ち、例えば、
２ウェイ（２ ｗａｙ）のＡ／Ｄコンバータ（ＡＤＣ）
をもつデジタイザ装置で、ｍ＝２^ｎ個のデータ列を扱う
とすると（ｎは１以上の任意の整数）、バタフライ演算
部２２０は位相誤差τを以下の式に基づいて補正する。 Ｘ（ｋ）＝β｛Ｘｅｖｅｎ（ｋ）＋α・Ｗ^ｋ _ｍＸｏｄｄ
（ｋ）｝ Ｘ（ｐ）＝β’｛Ｘｅｖｅｎ（ｋ）＋α・Ｗ^Ｐ _ｍＸｏｄ
ｄ（ｋ）｝ ここで、ｋは０から２^ｎ−１ −１ までの数字を取
り、ｐは２^ｎ−１ から２^ｎ−１までの範囲の数字をと
る。また、上式において、 β＝１／（１＋α）、 β’＝α／（１＋α） Ｗ_ｍ＝Ｗ_ｍ ^{（１＋τ／Ｔｓ）} と定義する。

【００３８】また、上式で、Ｘｅｖｅｎ（ｋ）は、図４
に示す通り、前記インターリーブ部（整列部４０）から
出力される偶数番目データシーケンスｘ（ｅｖｅｎ）を
ＦＦＴ処理した値である。同様に、Ｘｅｖｅｎ（ｐ）は
前記整列部４０から出力される奇数番目データシーケン
スｘ（ｏｄｄ）をＦＦＴ処理した値であり、Ｘ（ｋ）及
びＸ（ｐ）はバタフライ演算部２２０から出力されるデ
ジタイザ装置の最終値である。

【００３９】上記表式を用いて具体的に計算してみる。
サンプリングクロックｃｌｋＡ、ｃｌｋＢを５０ＭＨｚ
とすると、インターリーブにより２倍の１００ＭＨｚで
サンプリングされるからして、Ｔｓ＝１／１００ＭＨｚ
＝１０ｎＳである。このとき、位相誤差τ＝２．５ｎＳ
と仮定すると、変数α、β、β’、＾Ｗ_８の値は、τ／
Ｔｓ＝０．２５ α＝ｅｘｐ［ｊπτ／Ｔｓ］＝ｃｏｓ［πτ／Ｔｓ］＋
ｊ ｓｉｎ［πτ／Ｔｓ］０．７０７＋ｊ０．７０７ β＝１／（１＋α）＝１／（１．７０７＋Ｊ０．７０
７）＝０．５−ｊ０．２０７１０７ β’＝α／（１＋α）＝１−β＝０．５−ｊ０．２０７
１０７ ＾Ｗ_８＝Ｗ_８ ^{（１＋τ／ＴＳ）}＝（０．７０７−ｊ０．
７０７）^１．２５＝０．５５５−ｊ０．８３１ の複素数値が得られる。これを上記Ｘ（０）〜Ｘ（７）
の演算式に乗算適用して補正演算することで位相誤差τ
の影響を相殺した周波数スペクトラムデータＸ（ｋ）が
得られる。＾Ｗ_８は複素数であり、回転子又は回転因子
と呼ばれる。

【００４０】尚、τの値は既知の単一周波数の正弦波信
号を印加して、同様にしてＡＤＣでサンプリングし、得
られた結果のデータ列を各々個別にＦＦＴ処理し、求め
た周波数スペクトラム結果から容易に求められる。τを
前もって測定しなくても、被測定信号の帯域外のところ
へ正弦波信号を入れておくことにより、測定は一度です
む。

【００４１】従って、αに代表される第１位相誤差補正
係数を、第２ＦＦＴ処理部５２によってＦＦＴ処理され
たデータシーケンスに乗じ、一方、β及びβ’に代表さ
れる第２位相補誤差補正係数及び第３位相誤差補正係数
をさらに、第１及び第２ＦＦＴ処理部５１，５２によっ
てＦＦＴ処理されたデータシーケンスに乗ずるようにバ
タフライ演算部２２０を設けたことにより、サンプリン
グクロックｃｌｋＢの印加タイミングにτのタイミング
誤差を有していても、このτに伴う誤差を相殺したＦＦ
Ｔ出力結果が得られる大きな利点が得られる。

【００４２】尚、上述説明は２相インターリーブとした
具体例で説明していたが、２以上のＮ相インターリーブ
（Ｎは任意の正整数）構成の場合でも上述補正手段を適
用することで実施可能である。

【００４３】図２は波形デジタイザ装置に係る、２相イ
ンターリーブ時における原理構造図である。構成は第１
Ａ／Ｄコンバータ（ＡＤＣ）３１と、第２１Ａ／Ｄコン
バータ（ＡＤＣ）３２と、整列部（インターリーブ部）
４０とで成る。第１ＡＤＣ３１はサンプリング周期２Ｔ
ｓのサンプリングクロックｃｌｋＡでサンプリングした
偶数時系列データＤ０，Ｄ２，Ｄ４，…，を出力する。
第２ＡＤＣ３２はサンプリング周期２Ｔｓのサンプリン
グクロックｃｌｋＢでサンプリングした奇数時系列デー
タＤ１，Ｄ３，Ｄ５，…，を出力する。整列部４０は前
記両データ列を受けて交互に整列変換した時系列データ
Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，…，を出力す
る。結果として、サンプリング周期Ｔｓ（即ち２Ｔｓ／
２＝Ｔｓ）でＤＵＴが出力する信号をサンプリングす
る。

【００４４】ここでサンプリングクロックｃｌｋＢの印
加タイミングをτ＋Ｔｓとしたとき、問題となること
は、τ＝０となるように正確にに両サンプリングクロッ
クのエッジを与えることが困難なことである。そこで、
本発明では、両ＡＤＣで得られたデータに対して補正手
段を施すことで、サンプリングタイミングに係る位相誤
差除去をする。

【００４５】次に、式を示して位相誤差補正手段を段階
的に説明する。ここで、式１０１〜式１１９を先に示し
た後、順次説明する。

【数１１】

【数１２】

【数１３】

【数１４】

【数１５】

【数１６】

【数１７】

【数１８】

【数１９】

【数２０】

【数２１】

【数２２】

【数２３】

【数２４】

【数２５】

【数２６】

【数２７】

【数２８】

【数２９】

【００４６】本明細書中での説明において、例えば式１
０１の左辺の表記方法を、符号「＾」を直前に付与した
＾ｘ（ｔ）として、文章中では表記する。式１０１にお
いて、＾ｘ（ｔ）、即ちｘ（ｔ）・ｐ（ｔ）はサンプリ
ングされた信号波形である。ここでＴｓはサンプリング
周期であり、δ（ｔ）はデルタ関数であり、ｐ（ｔ）は
サンプリングパルス列であり、ｘ（ｔ）は測定対象とな
る信号波形であり、即ちＡＤＣへの入力信号である。図
５（ａ），５（ｂ），５（ｃ）はサンプリングされた波
形の時間ドメインにおける波形（左側）と周波数ドメイ
ンにおける波形（右側）を示している。ところで、本実
施例では第１ＡＤＣ３１と第２ＡＤＣ３２との２相イン
ターリーブ構成を想定しているから、図５（ａ）、５
（ｂ）に示すように、サンプリング周期は２Ｔｓにより
交互にサンプリングされる。図５（ａ）は偶数側（ｅｖ
ｅｎ）のサンプリングを担当し、その表式は式１０２−
１で表現される。図５（ｂ）は奇数側（ｏｄｄ）のサン
プリングを担当し、その表式１０２−２で表現される。
上記において、両ＡＤＣのサンプリングクロック間にお
ける位相誤差を図３に示すようにτ時間遅れているもの
と仮定する。このとき偶数側のサンプリング式１０３−
１で表現され、奇数側のサンプリングは式１０３−２で
表現される。ここで式１０２−２におけるτ項は、サン
プリングシーケンスにおける位相誤差であり、τ＝０の
場合は、Ｐ（ｔ）＝Ｐｅｖｅｎ（ｔ）＋Ｐｏｄｄ（ｔ）
の関係である。

【００４７】次に、偶数側のサンプリング波形＾ｘ
_ｅｖｅｎ（ｔ）と奇数側のサンプリング波形＾ｘ_ｏｄｄ
（ｔ）の有限個のデータによる表式は式１０３−１、式
１０３−２で表現される。この式１０３で留意を要する
のは、サンプリング周期が２Ｔｓとなり、データの個数
がＮ／２となる点である。

【００４８】まずτ＝０の場合で考察する。時間軸上の
＾ｘ_ｅｖｅｎ（ｔ）、ｘ_ｏｄｄ（ｔ）と＾Ｘ（ｔ）との
間の関係を周波数軸で考察する。そのフーリエ変換は、
時間軸上での波形が積で表されるので、コンボリューシ
ョン（ｃｏｎｖｏｌｕｔｉｏｎ）となり、式１０１から
して、そのフーリエ変換式は式１０４で表現される。式
１０４の表現において、星記号のアステリスク（＊）は
コンボリューションを表し、フーリエ変換された波形は
慣用的に大文字で表現する。同様にして偶数側のフーリ
エ変換＾Ｘｅｖｅｎ（ｆ）は式１０５−１で与えられ、
奇数側のフーリエ変換＾Ｘｏｄｄ（ｆ）は式１０５−２
で与えられる。＾Ｘｅｖｅｎ（ｆ）、＾Ｘｏｄｄ（ｆ）
と＾Ｘ（ｆ）との間の関係は図５（ａ），５（ｂ），５
（ｃ）の周波数軸の図（右側）に示される。この図５
（ｃ）からわかるように、式１０５の和におけるｋが奇
数となる項は式１０５−１の和におけるｋが奇数となる
項の符号が反転されている。従って、これら項は加算さ
れると相殺される。

【００４９】次に、位相誤差τ＝０ではなく、位相誤差
が存在する場合を考察する。＾Ｘ（ｆ）＝＾Ｘｅｖｅｎ
（ｆ）＋＾Ｘｏｄｄ（ｆ）の定義表現は式１０６で与え
られる。式１０６におけるスプリアス成分（ｓｐｕｒｉ
ｏｕｓ ｃｏｍｐｏｎｅｎｔ）として寄与するｋ＝１の
項は、τ＝０でないときゼロとならない。式１０６から
因子１／２（１−ｅ^{−ｊπτ／Ｔｓ}）は、Ｘ（ｆ）のス
プリアス成分の信号成分に対する比率を与える。

【００５０】次に、位相誤差補正の原理を説明する。＾
Ｘｅｖｅｎ（ｆ）＋＾Ｘｏｄｄ（ｆ）はエラーτに起因
するスプリアス成分を含んでいる。τによって影響を受
けない波形を生成する必要がある。因子１／２（１−ｅ
^{−ｊπτ／Ｔｓ}）がエラーの影響にとって重要であるこ
とを念頭において代わりの波形として式１０７を示して
検討する。式１０７において、要素ｅ^{ｊπτ／Ｔｓ}は、
スプリアス成分を相殺する為に＾Ｘｏｄｄ（ｆ）の手前
へ挿入される。＾Ｘ’（ｆ）をｋ＝０，１，２の項を含
むように書き下すと、式１０８の表現となる。

【００５１】ｋ＝１の項は、式１０８の表現では相殺さ
れている。右辺の第２項はエリアシング成分として寄与
している。＾Ｘ’（ｆ）が代わりに使用できるかを評価
する為に、この表現について考察する必要がある。式１
０４と比較すると式１０８の第１項における余分な因子
１／２（１＋ｅ^{ｊπτ／Ｔｓ}）が存在するので、波形＾
Ｘ’（ｆ）は、目的とする波形と異なっている。ここで
の問題は、この因子及びエリアシング成分（ａｌｉａｓ
ｉｎｇ ｃｏｍｐｏｎｅｎｔ）に含まれる同様の因子を
補正することである。もしも（Ｘ（ｆ）＝０、ここで｜
ｆ｜＞１／２Ｔｓのとき）のサンプリング法則が満足す
るならば、Ｘ（ｆ）の項とＸ（ｆ−１／Ｔｓ）の項は、
その周波数成分がナイキスト周波数１／２Ｔｓの両サイ
ドに分離される。従って、Ｘ’（ｆ）の下側の半分（ナ
イキスト周波数以下）と上側の半分（ナイキスト周波数
以上）をそれぞれ補正することが可能である。式１０９
に示す波形はこれに対応する。

【００５２】次に補正アルゴリズムの導出を説明する。
以下に説明する位相誤差補正アルゴリズムは、実際の測
定データｘ（ｎＴｓ）（ｎ＝０，１，…，Ｎ−１）から
＾Ｘ’’（ｆ）を計算する手法である。実用的な周波数
軸への計算はＤＦＴ（Ｄｉｓｃｒｅｔｅ Ｆｏｕｒｉｅ
ｒ Ｔｒａｎｓｆｏｒｍ：離散フーリエ変換）である。
ＤＦＴは周知のように、式１１１で表現される。

【００５３】先ず、式１１１のＤＦＴ（ｋ）とＸ（ｆ）
との関係を説明する。式１０１のフーリエ変換は式１１
２となり、式１１１と式１１２とを比較すると式１１３
の関係がわかる。

【００５４】式１１３から、ＤＦＴは、ｋ／ＮＴｓの周
波数ポイントでサンプリングした＾Ｘ’（ｆ）の計算値
であることが理解できる。これから、インターリーブＡ
ＤＣ方式で得られたデータを適用する。第１ＡＤＣで得
たデータのＤＦＴをＤＦＴｅｖｅｎ（ｋ）、第２ＡＤＣ
で得たデータのＤＦＴをＤＦＴｏｄｄ（ｋ）と書くと、
これらは式１１４で与えられる。

【００５５】式１１４で注意すべきは、両ＤＦＴはそれ
ぞれＮ／２データ数である。式１１４と式１０２のフー
リエ変換とを比較すると、式１１５の関係が見出せる。

【００５６】ＤＦＴｅｖｅｎ（ｋ）とＤＦＴｏｄｄ
（ｋ）から、どのように＾Ｘ’’（ｆ）を計算できるか
が式１０８、式１０９、式１１５の関係から計算式とし
て式１１６として得られる。

【００５７】ここで、係数αをｅｘｐ［ｊπτ／Ｔｓ］
とし、回転因子＾Ｗｎをｅｘｐ［ｊ２π（１＋τ／Ｔ
ｓ）／Ｎ］と定義する。従って、位相誤差を補正する方
法は式１１６によって与えられる。この方程式１１６を
吟味すると、ＦＦＴの拡張として表現されていることに
注目する。τ＝０のときに、式１１１と式１１４式の関
係から式１１７の方程式が成立する。

【００５８】ここで、Ｗｎ＝ｅｘｐ［ｊ２π／Ｎ］であ
る。ＦＦＴアルゴリズムは式１１７を基礎としている。
それは奇数データポイント、偶数データポイントそれぞ
れのＤＦＴから全データポイントのＤＦＴを計算する。
この演算手順は、図４でＮ＝８の場合に信号の流れとし
て示す。

【００５９】これは「バタフライ演算」と呼ばれる。Ｆ
ＦＴではＤＦＴ演算を実行する為に反復的なバタフライ
演算を使用する。式１１７と式１１６の比較から、式１
１６の信号流れ図は、わずかな変更で導き出せることが
理解できる。追加したのはゲイン要素のα、βとβ’で
ある。ここでαは位相シフト係数（第１位相誤差補正係
数）で、β及びβ’は第２位相誤差補正係数及び第３位
相誤差補正係数として働き、αとは β＝１／（１＋
α）、β’＝α／（１＋α）であるように関連付けられ
るか、又は、αとは直接関係なく、βとβ’はβ＋β’
＝１であるように設定さてもよく、改良された回転要素
は＾Ｗｎ＝Ｗｎ^{１＋τ／Ｔｓ}であることが好ましい。
このように、本実施例においては、新たなハードウェア
の追加を必要としないため、コストパフォーマンスが大
変よく、現在使用しているハードウェアへの僅かな改良
ですむ。更に、本願の実施例では、半導体デバイス試験
における精度が上がるため、製造歩留まりの向上に寄与
する。上記アルゴリズムは、周波数軸上の補正された波
形を生成する。そのアルゴリズムによって生成した波形
への逆フーリエ変換（ＩＦＦＴ）の適用により、周波数
軸上のデータからその時間軸上の波形データが得られ
る。

【００６０】次に、時間配列エラーτの測定を説明す
る。上述説明においては、時間位置エラーτの値は既知
であると仮定した。よって位相誤差補正実行のときに利
用できるとした。ここでは、どのようにしてこの値とそ
の他の値とを測定するかを簡潔に説明し、電圧ゲインを
含む複数ＡＤＣ間におけるミスマッチのキャリブレーシ
ョンに使用できるようにする。

【００６１】τの測定方法では、タイムインターリーブ
された複数のＡＤＣの入力端へ正弦波のテスト信号を供
給する。前記ＡＤＣからの出力はフーリエ変換処理す
る。テスト信号の周波数は、量子化ノイズの影響と窓関
数による漏れを最小にするように、適切に選択する。

【００６２】タイミングオフセットとＡＤＣゲインを考
慮すると、それぞれのＡＤＣの出力波形は次の式のよう
に表わされる。 Ａｓｉｎ（２πｆ０ｔ＋Φ） ここで、Ａはゲインであり、Φはサンプリングタイムオ
フセットに起因する位相である。ｆ０はテスト信号の周
波数であって、ｆｓ＝ｎｆ０（ここでｎは素数である）
を満足するように選択する。ＡとΦの値は、式１１８−
１、式１１８−２に示すように、各々ＡＤＣのＤＦＴデ
ータから得る。ここで、｜ｚ｜は複素数ｚの絶対値を得
る為の操作であり、ａｒｇ［ｚ］はその位相角である。
両ＡＤＣの出力値の間のエラーは、ゲインとタイミング
不一致に起因して存在する。式１１８−１にから求めら
れるＡ１／Ａ２の値は、予めゲイン不一致を補正する為
に第２ＡＤＣ３２からのデータへ乗算される。τの値は
式１１９の表式から得られる。上記実施例に於ける位相
誤差補正バタフライ演算部２２０は２^ｎ個のＡＤＣを使
用した場合に適用してもよい。ここでｎは１以上の任意
の正整数とする。

【００６３】次に具体例として、８相インターリーブ時
の原理構成図について図６（ａ）、６（ｂ）を参照して
説明する。先ず、図６（ａ）に示すように、第１相を基
準タイミングとしたときの他の７相の位相ずれは各々τ
１、τ２、τ３、τ４、τ５、τ６、τ７を含んでいる
ものと仮定する。尚、前記各位相ずれτ１〜τ７を取得
する位相ずれ測定方法は、上述した２相インターリーブ
時のτの測定方法と同様である。図６（ｂ）は、８個の
ＡＤＣからインターリーブされたデータを使い、まずデ
ータがＦＦＴ処理され、次にＦＦＴ処理部のあとに３段
からなる７つのバタフライ演算部２２０ｂをもつデジタ
イザ装置の例を示している。

【００６４】８相インターリーブ時の位相補正バタフラ
イ２２０の内部構成は、図６（ｂ）に示すように、８相
が２の３乗であるからして、最終段側の３段階に対し
て、本発明の位相補正付きバタフライ演算を適用する必
要があり、ビットリバース部２１０と７個の位相補正バ
タフライ演算部２２０ｂとで成る。従って本実施例によ
れば、一般に２^ｍ個の入力データを２^ｍ個のＡＤＣでイ
ンターリーブする場合、ｍ段の位相誤差補正バタフライ
演算を行い、合計２^ｍ−１＋２^ｍ−２＋…＋２
^{ｍ−（ｍ＋１）}＋２^ｍ−ｍ即ち２^ｍ−１＋２^ｍ−２＋…
＋２^１＋２^０（＝１）個の位相誤差補正バタフライ部２
２０ｂを備える。例えば本実施例の様に、ｍ＝３の時
は、合計２^２＋２^１＋１＝７個の位相誤差バタフライ演
算部２２０ｂを具備する。

【００６５】即ち、８チャンネルのＡＤＣからのＦＦＴ
演算結果の各相出力データ（ＤＡＴＡ（０）〜ＤＡＴＡ
（７））を受けて、２入力毎に各々バタフライ演算す
る。即ち、８チャンネルであるから、第１段階目では４
個の位相補正バタフライ２２０ｂを備えて、各々（τ４
−τ０）、（τ６−τ２）、（τ５−τ１）、（τ７−
τ３）、の位相補正付きバタフライ演算を実行する。第
２段階目では２個の位相補正バタフライ２２０ｂを備
え、前段の４個の位相補正バタフライ演算部２２０ｂか
らの演算結果を受けて、各々（τ２−τ０）、（τ３−
τ１）、の位相補正付きバタフライ演算を実行する。第
３段階目では１個の位相補正バタフライ演算部２２０ｂ
を備え、前段の２個の位相補正バタフライ演算部２２０
ｂからの演算結果を受けて、（τ１−τ０）、の位相補
正付きバタフライ演算を実行する。この最終段の出力デ
ータが各インターリーブ相の位相ずれを補正したＦＦＴ
出力データである。尚、ビットリバース部２１０は通常
のバタフライ演算と同様に、単に入力データ順の入れ替
え操作を行うものである。尚、ここではτ０と明示的に
示したが第１相を基準にしているので、τ０＝０であ
る。

【００６６】個々の位相補正バタフライ演算部２２０ｂ
は上述した２相インターリーブの説明同様であり、補正
量である時間位置エラーτに対する位相誤差補正付きバ
タフライ演算を行う。但し、各々の補正量は異なり、第
１段目が（τ４−τ０）、（τ６−τ２）、（τ５−τ
１）、（τ７−τ３）、により補正演算を行い、第２段
目は（τ２−τ０）、（τ３−τ１）により補正演算を
行い、第３段目は（τ１−τ０）により補正演算を行
う。この最終段の出力データが各インターリーブ相の位
相ずれτ１、τ２、τ３、τ４、τ５、τ６、τ７を補
正したＦＦＴ出力データである。

【００６７】次に具体例として、４相インターリーブ時
の原理構成図について図７（ａ），７（ｂ）を参照して
説明する。先ず、図７（ａ）に示すように、第１相を基
準タイミングとしたときの他の３相の位相ずれは各々τ
１、τ２、τ３を含んでいるものと仮定する。

【００６８】４相インターリーブ時の位相誤差補正バタ
フライ演算部２２０の内部構成は、図７（ｂ）に示すよ
うに、４相が２の２乗であるからして、最終段側の２段
階に対して、本発明の実施形態による位相誤差補正付き
バタフライ演算を適用する必要があり、ビットリバース
部２１０と、３個の位相補正バタフライ演算部２２０ｂ
とで成る。

【００６９】即ち、４チャンネルのＡＤＣからのＦＦＴ
演算結果（ＤＡＴＡ（０）〜ＤＡＴＡ（３））を受け
て、２入力毎に各々バタフライ演算する。従って４チャ
ンネルであるからして、第１段階目では２個の位相補正
バタフライ２２０ｂを備えて、各々（τ２−τ０）、
（τ３−τ１）、の位相補正付きバタフライ演算を実行
する。第２段階目では１個の位相補正バタフライ２２０
ｂを備え、前段の２個の位相補正バタフライ２２０ｂか
らの演算結果を受けて、（τ１−τ０）、の位相補正付
きバタフライ演算を実行する。この最終段の出力データ
が各インターリーブ相の位相ずれτ１、τ２、τ３を補
正したＦＦＴ出力データである。上記実施例に於ては入
力データ数を２^３個及び２^２個として説明したが、２^ｎ
個（ｎは任意の１以上の正整数）としてもよい。また、
処理速度を問題にしなければ、ＦＦＴ処理の代わりに、
インターリーブされたデータをフーリエ変換（ＦＴ）し
ても又は離散フーリエ変換（ＤＦＴ）してもよい。

【００７０】

【発明の効果】上述説明から明らかなように、ＦＦＴ演
算処理の最終段の位相補正バタフライ演算部２２０のバ
タフライ演算においてα演算部と、β演算部と、β’演
算部とを追加する位相補正付きバタフライ演算とするこ
とにより、サンプリングタイミングの誤差を相殺したＦ
ＦＴ出力結果が得られるという大きな利点が得られる。
従って本発明の技術的効果は絶大であり、産業上の経済
効果も絶大である。また、上記実施例に於て、位相誤差
によるスプリアス要素が除かれるため、インターリーブ
されたＡ／Ｄコンバータのダイナミックレンジが改善さ
れる。さらに、上記実施例に於ける位相誤差補正部及び
位相誤差補正方式はハードウェアを追加する必要がな
く、わずかな計算負荷がかかるだけである。それ故、Ｌ
ＳＩ技術が進みサンプリングレートが増加するに従って
従来のＡ／Ｄコンバータ法がサンプリング時の位相誤差
によって多大なダメージを受けることを考慮すると、本
実施例によるバタフライ演算部を含むＦＦＴ処理部及び
その方法は、半導体産業全体において絶大な価値をもつ
ものである。

【図面の簡単な説明】

【図１】アナログ信号を出力する半導体デバイスを試験
する半導体デバイス試験装置を示す構成図。

【図２】本発明の、波形デジタイザ装置に係る、２相イ
ンターリーブ時における要部原理構成図。

【図３】図２に示された２つのＡＤＣから出力された２
つのサンプリング列から成るサンプリングクロック。

【図４】本発明の、ＦＦＴ処理部の最終段の演算構成
図。

【図５】時間軸と周波数軸におけるサンプリング波形。

【図６】本発明の、８相インターリーブ時の要部原理構
成図。

【図７】本発明の、４相インターリーブ時の要部原理構
成図。

【符号の説明】

２０ 波形デジタイザ ３１ 第１ＡＤ変換器（ＡＤＣ） ３２ 第２ＡＤ変換器（ＡＤＣ） ４０ 整列部 ５０ ＦＦＴ処理部 ５１ 第１ＦＦＴ処理部 ５２ 第２ＦＦＴ処理部 ２１０ ビットリバース部 ２２０，２２０ｂ 位相補正バタフライ演算部 ＤＵＴ 被試験デバイス

Claims (22)

【特許請求の範囲】
1. 【請求項１】半導体デバイスから出力されるアナログ信
   号をデジタル信号に変換するデジタイザ装置であって、 前記半導体デバイスから出力されるアナログ信号を順次
   デジタル信号に変換するＮ個（Ｎは２以上の整数）のＡ
   ／Ｄコンバータと、 前記Ａ／Ｄコンバータから順次出力されるデジタル信号
   をインターリーブしてデータシーケンスを生成するＮウ
   ェイのインターリーブ部と、 前記Ｎウェイインターリーブ部から出力される前記デー
   タシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ処
   理部とを備え、 前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミ
   ングと理想的サンプリングタイミングとは位相誤差τを
   有し、 前記ＦＴ処理部は、位相誤差を補正する補正係数を挿入
   してバタフライ演算を行うバタフライ演算部を含むこと
   を特徴とする。
2. 【請求項２】前記ＦＴ処理部は、高速フーリエ変換（Ｆ
   ＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を前記
   データシーケンスに対して行うことを特徴とする請求項
   １に記載のデジタイザ装置。
3. 【請求項３】前記ＦＴ処理部は、前記データシーケンス
   中の偶数番目データシーケンスにＦＦＴ変換処理を行う
   第１ＦＦＴ処理部と、前記データシーケンス中の奇数番
   目データシーケンスにＦＦＴ変換処理を行う第２ＦＦＴ
   処理部とを更に有し、前記バタフライ演算部は、該第２
   ＦＦＴ処理部によってＦＦＴ処理されたデータシーケン
   スに第１位相誤差補正係数を乗ずることを特徴とする請
   求項２に記載のデジタイザ装置。
4. 【請求項４】前記バタフライ演算部は、前記第１及び第
   ２ＦＦＴ処理部によってＦＦＴ処理されたデータシーケ
   ンスに対して第２及び第３の位相誤差補正係数を乗ずる
   ことを特徴とする請求項３に記載のデジタイザ装置。
5. 【請求項５】前記第１位相誤差補正係数（α）は、 α^＝ｅｘｐ［ｊπτ／Ｔｓ］ ここでＴｓは前記アナログ信号のサンプリング信号のサ
   ンプリング周期で、ｊはＪ^２＝−１であるところの虚数
   単位、 と表現されることを特徴とする請求項４に記載のデジタ
   イザ装置。
6. 【請求項６】前記第２（β）及び第３（β’）位相誤差
   補正係数は、β＋β’＝１を満たすことを特徴とする請
   求項４に記載のデジタイザ装置。
7. 【請求項７】前記バタフライ演算部に於て、前記第１位
   相誤差補正係数（α）は前記第２ＦＦＴ処理部より出力
   されるＦＦＴ処理されたデータシーケンスに乗ぜられ、
   前記第２（β）及び第３（β’）位相誤差補正係数は、
   それぞれ、αが乗ぜられたＦＦＴ処理データシーケンス
   を伴う前記第１ＦＦＴ処理部から出力されるＦＦＴ処理
   されたデータシーケンスに乗ぜられ、ここでαは α＝ｅｘｐ［ｊπτ／Ｔｓ］ と定義され、Ｔｓは前記アナログ信号のサンプリング周
   期を、ｊはｊ^２＝−１であるところの虚数単位を表わ
   し、β及びβ’は β＋β’＝１ を満たすことを特徴とする請求項４に記載のデジタイザ
   装置。
8. 【請求項８】前記第２位相誤差補正係数βは、１／（１
   ＋α）で表現され、αは前記第１位相誤差補正係数であ
   り、前記第３位相誤差補正係数β’は、α／（１＋α）
   で表現されることを特徴とする請求項６に記載のデジタ
   イザ装置。
9. 【請求項９】Ｔｓはサンプリング周期を、τは位相誤差
   を、ｊはｊ²＝−１であるところの虚数単位を表わし、
   前記位相誤差補正係数αは、ｅｘｐ［ｊπτ／Ｔｓ］で
   与えられることを特徴とする請求項８に記載のデジタイ
   ザ装置。
10. 【請求項１０】２個のＡ／Ｄ変換器を有し、ｍ＝２^ｎ個
    のデータをもつ時（ｎは１以上）、前記バタフライ演算
    部は、 【数１】 ここでｋは０から２^ｎ−１−１の値を、ｐは２^ｎ−１か
    ら２^ｎ−１の値をとり、 【数２】 Ｘｅｖｅｎ（ｋ）は前記インターリーブ部から出力され
    る偶数番目データシーケンスのＦＦＴ値で、Ｘｏｄｄ
    （ｋ）は前記インターリーブ部から出力される奇数番目
    データシーケンスのＦＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）
    は前記バタフライ演算部から出力される最終値で、上記
    式に基づいて前記位相誤差τを補正することを特徴とす
    る請求項８に記載のデジタイザ装置。
11. 【請求項１１】８＝２^３個のデータをもつ時、前記バタ
    フライ演算部は、 【数３】 に基づいて、前記位相補正誤差τを補正することを特徴
    とする請求項１０に記載のデジタイザ装置。
12. 【請求項１２】半導体装置から出力されるアナログ信号
    をデジタル信号に変換するデジタイザ装置であって、 前記半導体装置から出力される前記アナログ信号を前記
    デジタル信号に順次変換する複数個（２^ｍ）のＡ／Ｄコ
    ンバータと、 前記デジタル信号を高速フーリエ変換（ＦＦＴ）処理す
    る複数個（２^ｍ）のフーリエ変換（ＦＴ）処理部と、 ｍ層（段）の位相誤差補正バタフライ演算部とを備え、 前記２^ｍ個のＡ／Ｄコンバータが行うサンプリングタイ
    ミングと理想的サンプリングタイミングとは位相誤差τ
    を有し、 前記位相誤差補正バタフライ演算部の総数は、２^ｍ−１
    ＋２^ｍ−２＋…＋２^１＋２^０（＝１）で表され、 第１段目の位相誤差補正バタフライ演算部は前記ＦＴ処
    理部から出力される２つの異なるデジタル信号を受け、
    他の第２段目から最終段の位相誤差補正バタフライ演算
    部のそれぞれは該バタフライ演算部の前段階のバタフラ
    イ演算部から２つの異なるデジタル信号を受け、該バタ
    フライ演算部の各々は、 【数４】 ここでＸ（ｋ）及びＸ（ｐ）は前段階から交互に得られ
    るＦＦＴ処理された結果であり、α＝ｅｘｐ［ｊπτ／
    Ｔｓ］で、τは、位相誤差、Ｔｓは前記アナログ信号の
    サンプリング周期を示し、 【数５】 Ｘｅｖｅｎ（ｋ）は前記Ａ／Ｄコンバータから出力され
    る偶数番目データシーケンスのＦＴ値で、Ｘｏｄｄ
    （ｋ）は前記Ａ／Ｄコンバータから出力される奇数番目
    データシーケンスのＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）は
    ｍ段（層）位相誤差補正バタフライ演算部の各々の段階
    で得られる値で、上記式に基づいて前記位相誤差τを補
    正することを特徴とする。
13. 【請求項１３】前記ＦＴ処理部は、高速フーリエ変換
    （ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を
    前記デジタル信号に対して行うことを特徴とする請求項
    １２に記載のデジタイザ装置。
14. 【請求項１４】β＝１／（１＋α）及びβ’＝α／（１
    ＋α）であることを特徴とする請求項１２に記載のデジ
    タイザ装置。
15. 【請求項１５】２^３（＝８）個のデータ数に対し３層３
    段のバタフライ演算部を有し、全８個の位相誤差（τ
    ０，τ１，τ２，τ３，τ４，τ５，τ６，τ７）のう
    ちの１つ（τ０）を基準タイミングとする時、第１段目
    のバタフライ演算部は（τ４−τ０），（τ６−τ
    ２），（τ５−τ１），（τ７−τ３）に対して位相誤
    差補正バタフライ演算を行い、第２段目のバタフライ演
    算部は（τ２−τ０）及び（τ３−τ１）に対して位相
    誤差補正バタフライ演算を行い、最終段目のバタフライ
    演算部は（τ１−τ０）に対して位相誤差補正バタフラ
    イ演算を行うことを特徴とする請求項１３に記載のデジ
    タイザ装置。
16. 【請求項１６】２^２（＝４）個のデータ数に対し２層
    （２段）のバタフライ演算部を有し、全４個の位相誤差
    （τ０，τ１，τ２，τ３）のうちの１つ（τ０）を基
    準タイミングとする時、第１段目のバタフライ演算部は
    （τ２−τ０）及び（τ３−τ１）に対して位相誤差補
    正バタフライ演算を行い、最終段のバタフライ演算部は
    （τ１−τ０）に対して位相誤差補正バタフライ演算を
    行うことを特徴とする請求項１３に記載のデジタイザ装
    置。
17. 【請求項１７】半導体デバイスを試験するための半導体
    試験装置で、 パターン信号及び期待信号を発生させるパターン発生器
    と、 前記パターン発生器から出力される前記パターン信号の
    波形を整形する波形整形器と、 前記半導体デバイスが載置され、該半導体デバイスに前
    記波形整形器によって整形された前記パターン信号を供
    給し、前記半導体デバイスから出力されるアナログ信号
    を受信する半導体接触部と、 前記半導体デバイスから出力される前記アナログ信号を
    デジタル信号に変換させる波形デジタイザ装置と、 前記パターン発生器から出力される前記期待信号と前記
    波形デジタイザ装置から出力される信号を比較して前記
    半導体デバイスの良否を判定する比較器とを備え、 前記波形デジタイザ装置は、前記半導体デバイスから出
    力されるアナログ信号を順次デジタル信号に変換するＮ
    個（Ｎは２以上の整数）のＡ／Ｄコンバータと、 前記Ａ／Ｄコンバータから順次出力されるデジタル信号
    をインターリーブしてデータシーケンスを生成するＮウ
    ェイのインターリーブ部と、 前記Ｎウェイのインターリーブ部から出力される前記デ
    ータシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ
    処理部とを備え、 前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミ
    ングと理想的サンプリングタイミングとは位相誤差τを
    有し、 前記ＦＴ処理部は、位相誤差τを補正する補正係数を挿
    入してバタフライ演算を行うバタフライ演算部を含むこ
    とを特徴とする。
18. 【請求項１８】前記ＦＴ処理部は高速フーリエ変換（Ｆ
    ＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を前記
    データシーケンスに対して行うことを特徴とする。
19. 【請求項１９】入力デジタルデータが２^ｍ個の時、前記
    位相誤差補正バタフライ演算部は、ｍ層（段）の位相誤
    差補正部を有し、第１段目の位相誤差補正部は、前記Ｆ
    Ｔ処理部から出力される２つのＦＦＴ処理された１セッ
    トとしてのデータを受け、他の段の位相誤差補正部のそ
    れぞれは該補正部の前段の補正部から２つのデータを受
    けることを特徴とする請求項１８に記載のデジタイザ装
    置。
20. 【請求項２０】半導体デバイスから出力されるアナログ
    信号のサンプリング周期の位相誤差を補正する方法で、 前記半導体デバイスから出力される前記アナログ信号を
    順次デジタル信号に変換するステップと、 前記アナログ信号からデジタル信号へ変換するステップ
    から得られるデジタル信号をインターリーブすることで
    データシーケンスを生成するステップと、 前記インターリーブするステップによって得られる前記
    データシーケンスにフーリエ変換（ＦＴ）処理するステ
    ップとを備え、 前記デジタル信号に変換するステップに於けるサンプリ
    ングタイミングと理想的サンプリングタイミングとは位
    相誤差をτを有し、 前記ＦＴ処理するステップは、バタフライ演算に於て位
    相誤差補正係数を挿入して補正するステップを含むこと
    を特徴とする。
21. 【請求項２１】前記ＦＴ処理ステップは、高速フーリエ
    変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処
    理を前記データシーケンスに対して行うことを特徴とす
    る請求項２０に記載の位相誤差補正方法。
22. 【請求項２２】前記位相誤差補正係数を挿入するステッ
    プは、２^ｍ個の入力データに対してｍ段（層）による位
    相誤差補正ステップを含み、第１段目の位相誤差補正ス
    テップの各々では２つのＦＦＴ処理された１セットとし
    てのデータを受け、他の段の位相誤差補正ステップの各
    々では前段の補正ステップから２つのデータを受けるこ
    とを特徴とする請求項２１に記載の位相誤差補正方法。