JP4456720B2 - インターリーブａｄ変換方式波形デジタイザ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、インターリーブＡＤ変換方式の波形デジタイザ装置に関する。特にインターリーブＡＤ変換時におけるサンプリングタイミングの位相誤差に伴う測定誤差を検出して補正する補正手段に関する。
【０００２】
【従来の技術】
Ｎ相（ｗａｙ）のインターリーブＡＤ変換方式の波形デジタイザは、複数Ｎ個のＡＤ変換器を使うことで、見かけ上のサンプリングレートを高くすることが可能な技術であるが、一方でサンプリングするタイミングが正確であることが要求される。
【０００３】
インターリーブの相数Ｎは、２相の具体例で以下説明する。また、時系列データの個数としては、２のべき数１２とした４０９６点とした具体数値例で説明する。
【０００４】
先ず、ＦＦＴ処理部の内部構成を説明する。尚、ここでは２のべき数３とした８点の入力サンプリングデータｘ（０）〜ｘ（７）で説明する。
ＦＦＴ処理部は２相インターリーブのデータを個別に受けて、高速フーリエ変換を行う周知技術であって、４０９６点の時系列データ列を受けてＦＦＴ（Ｆａｓｔ Ｐｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理した４０９６点の周波数スペクトラムデータを出力する。内部構成は、第１ＦＦＴ部と、第２ＦＦＴ部と、バタフライ演算部とで成る。バタフライ演算部はＦＦＴ処理で用いられる周知のバタフライ演算であり、最終段のバタフライ演算を担当する。第１ＦＦＴ部と第２ＦＦＴ部は各々２０４８点の時系列データを受けてＦＦＴ処理した２０４８点の途中データ（複素データ）を各々出力する。
【０００５】
第１及び第２ＦＦＴ部からのデータに対してバタフライ演算を行うバタフライ演算部は、ＦＦＴ処理で適用される周知のバタフライ演算をした結果の４０９６点の周波数スペクトラムデータ（Ｘ（０）〜Ｘ（７））を出力する。
【０００６】
半導体試験装置における波形デジタイザ装置に係る要部構成例として、その構成要素は、被試験デバイス（ＤＵＴ）からのアナログ信号が送られる第１ＡＤ変換器（ＡＤＣ）と、第２ＡＤ変換器（ＡＤＣ）と、整列部と、ＦＦＴ処理部と、被試験デバイス（ＤＵＴ）とで成る。ここで説明を容易とする為に両ＡＤ変換器は、ＡＤ変換するサンプリング時のタイミング特性が群遅延特性やアパーチャ遅延特性を含んで、全く同一特性であるものと仮定する。尚、通常は両ＡＤＣがサンプリングしたサンプリングデータは一旦バッファメモリを備えて格納し、その後にＦＦＴ処理部へ供給して演算処理する。
【０００７】
ＤＵＴから出力された被測定用のアナログ信号は、第１ＡＤＣと第２ＡＤＣの両方の入力端へ供給され、第１ＡＤＣは偶数データ列のサンプリングを担当し、出力する偶数時系列データはＤ０，Ｄ２，Ｄ４，…，とする。また第２ＡＤＣは奇数時系列データのサンプリングを担当し、出力する奇数時系列データはＤ１，Ｄ３，Ｄ５，…，とする。整列部４０は前記両データ列を受けて交互に整列変換した時系列データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，…，を出力する。
【０００８】
サンプリングクロックｃｌｋＡ、ｃｌｋＢ間の位相間隔ｔ１、ｔ２は、お互いが等間隔となるように位相調整しなければならない。もしも位相誤差が生じたままサンプリングしたコードデータを受けてそのままＦＦＴ処理すると、出力結果は正しい周波数スペクトルが得られない、ことが知られている。
【０００９】
【発明が解決しようとする課題】
上述したように従来技術においては、複数のＡＤＣ間におけるサンプリングタイミングの変動はなく、サンプリングクロックレートは一定として、あるいは許容できる誤差範囲内でサンプリングレートを一定としていた。一方で、ＡＤＣのサンプリング特性はＡＤＣ素子自身の部品ばらつきや、環境温度、経時変化、電源電圧変動により目的とする等間隔でのサンプリングに変動を来たす。また、サンプリングするクロック周波数ｆｃｌｋを大きく変えて測定する半導体試験装置等の利用形態では群遅延特性がクロック周波数ｆｃｌｋの変更に伴って変わってくる。これら要因に伴って、理想状態のサンプリングタイミングからの変動を生じてくることになる。このことは、より精度良く入力信号の周波数スペクトラムを求めようとする場合においては、従来の装置は、好ましくなく実用上の難点である。
【００１０】
そこで、本発明が解決しようとする課題は、複数のＡＤ変換器間におけるサンプリング位相のずれを測定して、ＦＦＴ演算処理の補正が可能なインターリーブＡＤ変換方式デジタイザ装置を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１形態は、半導体デバイスから出力されるアナログ信号を順次デジタル信号に変換するＮ個（Ｎは２以上の整数）のＡ／Ｄコンバータと、Ａ／Ｄコンバータから順次出力されるデジタル信号をインターリーブしてデータシーケンスを生成するＮウェイのインターリーブ部と、Ｎウェイインターリーブ部から出力されるデータシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ処理部とを備え、Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、ＦＴ処理部は、位相誤差を補正する補正係数を挿入してバタフライ演算を行うバタフライ演算部を含むことを特徴とするデジタイザ装置を提供する。
【００１２】
本発明の第１の形態の別の態様は、ＦＴ処理部は、高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理をデータシーケンスに対して行ってもよい。 また、ＦＴ処理部は、データシーケンス中の偶数番目データシーケンスにＦＦＴ変換処理を行う第１ＦＦＴ処理部と、データシーケンス中の奇数番目データシーケンスにＦＦＴ変換処理を行う第２ＦＦＴ処理部とを更に有し、バタフライ演算部は、第２ＦＦＴ処理部によってＦＦＴ処理されたデータシーケンスに第１位相誤差補正係数を乗じてもよい。 また、バタフライ演算部は、第１及び第２ＦＦＴ処理部によってＦＦＴ処理されたデータシーケンスに対して第２及び第３の位相誤差補正係数を乗じてもよい。 また、第１位相誤差補正係数（α）は、α＝ｅｘｐ［ｊπτ／Ｔｓ］（ここでＴｓはアナログ信号のサンプリング信号のサンプリング周期で、ｊはｊ^２＝−１であるところの虚数単位）、と与えられてもい。 また、第２（β）及び第３（β’）位相誤差補正係数は、β＋β’＝１を満たすように定められてもよい。
【００１３】
また、バタフライ演算部に於て、第１位相誤差補正係数（α）は第２ＦＦＴ処理部より出力されるＦＦＴ処理されたデータシーケンスに乗ぜられ、第２（β）及び第３（β’）位相誤差補正係数は、それぞれ、αが乗ぜられたＦＦＴ処理データシーケンスを伴う第１ＦＦＴ処理部から出力されるＦＦＴ処理されたデータシーケンスに乗ぜられ、ここでαは α＝ｅｘｐ［ｊπτ／Ｔｓ］と定義され、Ｔｓはアナログ信号のサンプリング周期を、ｊはｊ^２＝−１であるところの虚数単位を表わし、β及びβ’はβ＋β’＝１を満たすように与えられてもよい。
【００１４】
また、第２位相誤差補正係数βは、１／（１＋α）で表現され、αは前記第１位相誤差補正係数であり、第３位相誤差補正係数β’は、α／（１＋α）で与えられてもよい。
また、２個のＡ／Ｄ変換器を有し、ｍ＝２^ｎ個のデータをもつ時（ｎは１以上）、バタフライ演算部は、
【数６】

ここでｋは０から２^ｎ−１−１の値を、ｐは２^ｎ−１から２^ｎ−１の値をとり、
【数７】

Ｘｅｖｅｎ（ｋ）はインターリーブ部から出力される偶数番目データシーケンスのＦＦＴ値で、Ｘｏｄｄ（ｋ）はインターリーブ部から出力される奇数番目データシーケンスのＦＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）はバタフライ演算部から出力される最終値で、上記式に基づいて位相誤差τを補正するようにようにしてもよい。
【００１５】
また、８＝２^３個のデータをもつ時、バタフライ演算部は、
【数８】

に基づいて、位相補正誤差τを補正するようにしてもよい。
【００１６】
本発明の第２の形態は、半導体デバイスから出力されるアナログ信号をデジタル信号に順次変換する複数個（２^ｍ）のＡ／Ｄコンバータと、デジタル信号を高速フーリエ変換（ＦＦＴ）処理する複数個（２^ｍ）のフーリエ変換（ＦＴ）処理部と、ｍ層（段）の位相誤差補正バタフライ演算部とを備え、２^ｍ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、位相誤差補正バタフライ演算部の総数は、２^ｍ−１＋２^ｍ−２＋…＋２^１＋２^０（＝１）で表され、第１段目の位相誤差補正バタフライ演算部は前記ＦＴ処理部から出力される２つの異なるデジタル信号を受け、他の第２段目から最終段の位相誤差補正バタフライ演算部のそれぞれはバタフライ演算部の前段階のバタフライ演算部から２つの異なるデジタル信号を受け、バタフライ演算部の各々は、
【数９】

ここでＸ（ｋ）及びＸ（ｐ）は前段階から交互に得られるＦＦＴ処理された結果であり、α＝ｅｘｐ［ｊπτ／Ｔｓ］で、τは、位相誤差、Ｔｓは前記アナログ信号のサンプリング周期を示し、
【数１０】

Ｘｅｖｅｎ（ｋ）はＡ／Ｄコンバータから出力される偶数番目データシーケンスのＦＴ値で、Ｘｏｄｄ（ｋ）はＡ／Ｄコンバータから出力される奇数番目データシーケンスのＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）はｍ段（層）位相誤差補正バタフライ演算部の各々の段階で得られる値で、上記式に基づいて前記位相誤差τを補正することを特徴とするデジタイザ装置を提供する。
【００１７】
本発明の第２の形態の別の態様では、ＦＴ処理部は、高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理をデジタル信号に対して行うようにしてもよい。 また、β＝１／（１＋α）及びβ’＝α／（１＋α）で与えてもよい。
また、２^３（＝８）個のデータ数に対し３層３段のバタフライ演算部を有し、全８個の位相誤差（τ０，τ１，τ２，τ３，τ４，τ５，τ６，τ７）のうちの１つ（τ０）を基準タイミングとする時、第１段目のバタフライ演算部は（τ４−τ０），（τ６−τ２），（τ５−τ１），（τ７−τ３）に対して位相誤差補正バタフライ演算を行い、第２段目のバタフライ演算部は（τ２−τ０）及び（τ３−τ１）に対して位相誤差補正バタフライ演算を行い、最終段目のバタフライ演算部は（τ１−τ０）に対して位相誤差補正バタフライ演算を行うようにしてもよい。
【００１８】
また、２^２（＝４）個のデータ数に対し２層（２段）のバタフライ演算部を有し、全４個の位相誤差（τ０，τ１，τ２，τ３）のうちの１つ（τ０）を基準タイミングとする時、第１段目のバタフライ演算部は（τ２−τ０）及び（τ３−τ１）に対して位相誤差補正バタフライ演算を行い、最終段のバタフライ演算部は（τ１−τ０）に対して位相誤差補正バタフライ演算を行うようにしてもよい。
【００１９】
本発明の第３の形態において、パターン信号及び期待信号を発生させるパターン発生器と、パターン発生器から出力される前記パターン信号の波形を整形する波形整形器と、半導体デバイスが載置され、半導体デバイスに波形整形器によって整形されたパターン信号を供給し、半導体デバイスから出力されるアナログ信号を受信する半導体接触部と、半導体デバイスから出力されるアナログ信号をデジタル信号に変換させる波形デジタイザ装置と、パターン発生器から出力される期待信号と波形デジタイザ装置から出力される信号を比較して半導体デバイスの良否を判定する比較器とを備え、波形デジタイザ装置は、半導体デバイスから出力されるアナログ信号を順次デジタル信号に変換するＮ個（Ｎは２以上の整数）のＡ／Ｄコンバータと、Ａ／Ｄコンバータから順次出力されるデジタル信号をインターリーブしてデータシーケンスを生成するＮウェイのインターリーブ部と、Ｎウェイのインターリーブ部から出力されるデータシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ処理部とを備え、Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、ＦＴ処理部は、位相誤差τを補正する補正係数を挿入してバタフライ演算を行うバタフライ演算部を含むことを特徴とする半導体試験装置を提供する。
【００２０】
本発明の第３の形態の別の態様では、ＦＴ処理部は高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理をデータシーケンスに対して行ってもよい。
【００２１】
また、入力デジタルデータが２^ｍ個の時、位相誤差補正バタフライ演算部は、ｍ層（段）の位相誤差補正部を有し、第１段目の位相誤差補正部は、ＦＴ処理部から出力される２つのＦＦＴ処理された１セットとしてのデータを受け、他の段の位相誤差補正部のそれぞれは補正部の前段の補正部から２つのデータを受けるようにしてもよい。
【００２２】
本発明の第４の形態において、半導体デバイスから出力されるアナログ信号を順次デジタル信号に変換するステップと、アナログ信号からデジタル信号へ変換するステップから得られるデジタル信号をインターリーブすることでデータシーケンスを生成するステップと、インターリーブするステップによって得られるデータシーケンスにフーリエ変換（ＦＴ）処理するステップとを備え、デジタル信号に変換するステップに於けるサンプリングタイミングと理想的サンプリングタイミングとは位相誤差をτを有し、ＦＴ処理するステップは、バタフライ演算に於て位相誤差補正係数を挿入して補正するステップを含むことを特徴とする半導体デバイスから出力されるアナログ信号のサンプリング周期の位相誤差を補正する方法を提供する。
【００２３】
本発明の第４の形態の別の態様では、ＦＴ処理ステップは、高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理をデータシーケンスに対して行ってもよい。
【００２４】
また、位相誤差補正係数を挿入するステップは、２^ｍ個の入力データに対してｍ段（層）による位相誤差補正ステップを含み、第１段目の位相誤差補正ステップの各々では２つのＦＦＴ処理された１セットとしてのデータを受け、他の段の位相誤差補正ステップの各々では前段の補正ステップから２つのデータを受けるようにしてもよい。
【００２５】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となる。
【００２６】
【発明の実施の形態】
以下発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求項にかかわる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１にアナログ信号を出力する半導体デバイスを試験する典型的な半導体デバイス試験装置を示す。この半導体デバイス試験装置は、Ａ／Ｄ変換装置（ＡＤＣ）を有する波形デジタイザ２０、パターン発生器９１、波形整形器９２、比較器９３、及び半導体デバイス接触部を有するパフォーマンスボード９６を具備する。
【００２７】
試験されるべきアナログ信号を出力する半導体デバイス（ＤＵＴ）が、半導体接触部に載置されている。パターン発生器９１は、半導体デバイス（ＤＵＴ）に供給する半導体デバイス入力信号４２を生成する。半導体デバイス入力信号４２は、波形整形器９２に入力され、ＤＵＴの特性に応じて波形を整形させる。整形された半導体デバイス入力信号４０は、半導体デバイス接触部に供給する。ＤＵＴは、入力された半導体デバイス入力信号４０に基づいてアナログ信号５０を出力する。アナログ信号は、デジタイザ２０内のＡ／Ｄ変換装置（ＡＤＣ）に入力されディジタル信号に変換される。
【００２８】
比較器９３は、誤差の補正された出力信号９０と半導体デバイス入力信号４２に基づいて半導体デバイス（ＤＵＴ）の良否を判定し、判定信号５２を出力する。
尚、波形デジタイザ２０に含まれるＦＦＴ演算処理の内部詳細構成は周知である為、要部を除いて説明を省略する。
【００２９】
本発明ではサンプリングクロックｃｌｋＢの印加タイミングをτ＋Ｔｓとしたとき、ＦＦＴ演算の最終段のバタフライ演算に対して補正手段を施すことでサンプリングタイミングにτのずれが有っても、これに伴うエラーを除去可能としている。
【００３０】
位相誤差修正を伴わないＦＦＴアルゴリズムの原理と、図４に示す本発明の実施態様に基づくＦＦＴアルゴリズムの原理とを対比させて説明する。
先ず、図４において入力するデータ数をｎ＝８の具体例とし、時間波形データｘ（ｋ）（ｋ＝０，１，…，７）から周波数スペクトラムデータＸ（ｋ）を計算で求める手順を示す。
【００３１】
時間波形データｘ（ｋ）の中で偶数番目のデータは第１ＦＦＴ５１へ入力し、奇数番目のデータは第２ＦＦＴ５２へ出力する。それぞれＦＦＴ処理し、第１ＦＦＴ５１の出力データはＸｅｖｅｎ（ｋ）とし、第２ＦＦＴ５２の出力データはＸｏｄｄ（ｋ）とする。
上記データを受けて、最終段のバタフライ演算では下記計算式により、周波数スペクトラムデータＸ（ｋ）が出力される。
Ｘ（０）＝Ｘｅｖｅｎ（０）＋Ｗ_８ ^０Ｘｏｄｄ（０）
Ｘ（１）＝Ｘｅｖｅｎ（１）＋Ｗ_８ ^１Ｘｏｄｄ（１）
Ｘ（２）＝Ｘｅｖｅｎ（２）＋Ｗ_８ ^２Ｘｏｄｄ（２）
Ｘ（３）＝Ｘｅｖｅｎ（３）＋Ｗ_８ ^３Ｘｏｄｄ（３）
Ｘ（４）＝Ｘｅｖｅｎ（０）＋Ｗ_８ ^４Ｘｏｄｄ（０）
Ｘ（５）＝Ｘｅｖｅｎ（１）＋Ｗ_８ ^５Ｘｏｄｄ（１）
Ｘ（６）＝Ｘｅｖｅｎ（２）＋Ｗ_８ ^６Ｘｏｄｄ（２）
Ｘ（７）＝Ｘｅｖｅｎ（３）＋Ｗ_８ ^７Ｘｏｄｄ（３）
上述式で、Ｗ_８＝ｅｘｐ［−ｊ２π／８］＝ｃｏｓ［２π／８］−ｊ ｓｉｎ［２π／８］＝１／√２−ｊ（１／√２）とする。ｊは虚数単位とする。
【００３２】
次に本発明の実施態様について、通常のＦＦＴアルゴリズムと対応させながら説明する。図３に示すように、サンプリング間隔をＴｓとし、位相誤差をτとすると、偶数番目と奇数番目のサンプリングがずれている場合とする。本発明による第１の実施形態では、位相誤差τを演算処理により補正する為に、図４の構成に示すように、最終段のバタフライ演算を位相補正付きバタフライ演算である位相補正バタフライ演算部２２０としている。この補正を含む最終段のバタフライ演算は下記計算式である。
Ｘ（０）＝β｛Ｘｅｖｅｎ（０）＋α・＾Ｗ_８ ^０Ｘｏｄｄ（０）｝
Ｘ（１）＝β｛Ｘｅｖｅｎ（１）＋α・＾Ｗ_８ ^１Ｘｏｄｄ（１）｝
Ｘ（２）＝β｛Ｘｅｖｅｎ（２）＋α・＾Ｗ_８ ^２Ｘｏｄｄ（２）｝
Ｘ（３）＝β｛Ｘｅｖｅｎ（３）＋α・＾Ｗ_８ ^３Ｘｏｄｄ（３）｝
Ｘ（４）＝β’｛Ｘｅｖｅｎ（０）＋α・＾Ｗ_８ ^４Ｘｏｄｄ（０）｝
Ｘ（５）＝β’｛Ｘｅｖｅｎ（１）＋α・＾Ｗ_８ ^５Ｘｏｄｄ（１）｝
Ｘ（６）＝β’｛Ｘｅｖｅｎ（２）＋α・＾Ｗ_８ ^６Ｘｏｄｄ（２）｝
Ｘ（７）＝β’｛Ｘｅｖｅｎ（３）＋α・＾Ｗ_８ ^７Ｘｏｄｄ（３）｝
…式１
【００３３】
上記式１で用いられる変数α、β、β’、＾Ｗ_８は、位相誤差τ、及びサンプリング間隔Ｔｓから以下の式により計算される複素数である。
α＝ｅｘｐ［ｊπτ／Ｔｓ］＝ｃｏｓ［πτ／Ｔｓ］＋ｊ ｓｉｎ［πτ／Ｔｓ］
β＝１／（１＋α）
β’＝α／（１＋α）
＾Ｗ_８＝Ｗ_８ ^１＋τ／^Ｔｓ
ここで、記号「＾」は直後の「Ｗ」文字に対する上線表現の代用表現であり式（Ｄ）が実際の表式である。
【００３４】
α＝ｅｘｐ［ｊπτ／Ｔｓ］ …式（Ａ）
β＝１／（１＋α） …式（Ｂ）
β’＝α／（１＋α） …式（Ｃ）
Ｗ_８＝Ｗ_８ ^{１＋τ／ＴＳ} …式（Ｄ）
Ｗ_ｎ＝Ｗ_ｎ ^{１＋τ／ＴＳ} …式（Ｅ）
ｎを入力信号の数とし、８のかわりに代入すると、式（Ｄ）は以下の一般的な形に書ける。
＾Ｗ_ｎ＝Ｗ_ｎ ^{（１＋τ／Ｔｓ）} …式（Ｅ）
上記式（Ｂ）及び式（Ｃ）より、以下のことが導ける。
β＋β’＝１ 又は、 β’＝β−１、即ち、βとβ’は長さ１の線分を分割する点とも考えられる。
【００３５】
さらに、αに代表される第１位相誤差補正係数が一旦定義されれば、β及びβ’にそれぞれ代表される第２位相誤差補正係数及び第３位相誤差補正係数は、第１位相誤差補正係数に関係なく、β＋β’＝１を満たすように設定されてもよい。
【００３６】
偶数番目の入力データを基準とした時、奇数番目の入力データのサンプリング時間は全体的にずれを生じている。即ち、サンプリングパルスは位相誤差を含んでいる。従って本実施例では、αが乗ぜられて、位相がπτ／Ｔｓだけ回転している。一方、αはバタフライ演算中の全てのデータの位相をわずかシフトしているため、この位相のシフト分相殺する必要がある。そのために、βが乗ぜられる。β’は同様に出力データに乗算され、複素共役数を含むバタフライ演算がナイキスト周波数付近で行われる。
【００３７】
上記位相補正バタフライの演算処理により、位相誤差τの影響を相殺した周波数スペクトラムデータＸ（ｋ）が得られる利点が得られる。
上記実施例では８個の入力データとして説明したが、同様な位相誤差補正原理を２^ｎ個の入力データの場合へと拡張できる。ここでｎは１以上の任意の整数である。
即ち、例えば、２ウェイ（２ ｗａｙ）のＡ／Ｄコンバータ（ＡＤＣ）をもつデジタイザ装置で、ｍ＝２^ｎ個のデータ列を扱うとすると（ｎは１以上の任意の整数）、バタフライ演算部２２０は位相誤差τを以下の式に基づいて補正する。
Ｘ（ｋ）＝β｛Ｘｅｖｅｎ（ｋ）＋α・Ｗ^ｋ _ｍＸｏｄｄ（ｋ）｝
Ｘ（ｐ）＝β’｛Ｘｅｖｅｎ（ｋ）＋α・Ｗ^Ｐ _ｍＸｏｄｄ（ｋ）｝
ここで、ｋは０から２^ｎ−１ −１ までの数字を取り、ｐは２^ｎ−１ から２^ｎ−１までの範囲の数字をとる。
また、上式において、
β＝１／（１＋α）、
β’＝α／（１＋α）
Ｗ_ｍ＝Ｗ_ｍ ^{（１＋τ／Ｔｓ）}
と定義する。
【００３８】
また、上式で、Ｘｅｖｅｎ（ｋ）は、図４に示す通り、前記インターリーブ部（整列部４０）から出力される偶数番目データシーケンスｘ（ｅｖｅｎ）をＦＦＴ処理した値である。同様に、Ｘｅｖｅｎ（ｐ）は前記整列部４０から出力される奇数番目データシーケンスｘ（ｏｄｄ）をＦＦＴ処理した値であり、Ｘ（ｋ）及びＸ（ｐ）はバタフライ演算部２２０から出力されるデジタイザ装置の最終値である。
【００３９】
上記表式を用いて具体的に計算してみる。サンプリングクロックｃｌｋＡ、ｃｌｋＢを５０ＭＨｚとすると、インターリーブにより２倍の１００ＭＨｚでサンプリングされるからして、Ｔｓ＝１／１００ＭＨｚ＝１０ｎＳである。このとき、位相誤差τ＝２．５ｎＳと仮定すると、変数α、β、β’、＾Ｗ_８の値は、τ／Ｔｓ＝０．２５
α＝ｅｘｐ［ｊπτ／Ｔｓ］＝ｃｏｓ［πτ／Ｔｓ］＋ｊ ｓｉｎ［πτ／Ｔｓ］０．７０７＋ｊ０．７０７
β＝１／（１＋α）＝１／（１．７０７＋Ｊ０．７０７）＝０．５−ｊ０．２０７１０７
β’＝α／（１＋α）＝１−β＝０．５−ｊ０．２０７１０７
＾Ｗ_８＝Ｗ_８ ^{（１＋τ／ＴＳ）}＝（０．７０７−ｊ０．７０７）^１．２５＝０．５５５−ｊ０．８３１
の複素数値が得られる。これを上記Ｘ（０）〜Ｘ（７）の演算式に乗算適用して補正演算することで位相誤差τの影響を相殺した周波数スペクトラムデータＸ（ｋ）が得られる。＾Ｗ_８は複素数であり、回転子又は回転因子と呼ばれる。
【００４０】
尚、τの値は既知の単一周波数の正弦波信号を印加して、同様にしてＡＤＣでサンプリングし、得られた結果のデータ列を各々個別にＦＦＴ処理し、求めた周波数スペクトラム結果から容易に求められる。τを前もって測定しなくても、被測定信号の帯域外のところへ正弦波信号を入れておくことにより、測定は一度ですむ。
【００４１】
従って、αに代表される第１位相誤差補正係数を、第２ＦＦＴ処理部５２によってＦＦＴ処理されたデータシーケンスに乗じ、一方、β及びβ’に代表される第２位相補誤差補正係数及び第３位相誤差補正係数をさらに、第１及び第２ＦＦＴ処理部５１，５２によってＦＦＴ処理されたデータシーケンスに乗ずるようにバタフライ演算部２２０を設けたことにより、サンプリングクロックｃｌｋＢの印加タイミングにτのタイミング誤差を有していても、このτに伴う誤差を相殺したＦＦＴ出力結果が得られる大きな利点が得られる。
【００４２】
尚、上述説明は２相インターリーブとした具体例で説明していたが、２以上のＮ相インターリーブ（Ｎは任意の正整数）構成の場合でも上述補正手段を適用することで実施可能である。
【００４３】
図２は波形デジタイザ装置に係る、２相インターリーブ時における原理構造図である。構成は第１Ａ／Ｄコンバータ（ＡＤＣ）３１と、第２１Ａ／Ｄコンバータ（ＡＤＣ）３２と、整列部（インターリーブ部）４０とで成る。第１ＡＤＣ３１はサンプリング周期２ＴｓのサンプリングクロックｃｌｋＡでサンプリングした偶数時系列データＤ０，Ｄ２，Ｄ４，…，を出力する。第２ＡＤＣ３２はサンプリング周期２ＴｓのサンプリングクロックｃｌｋＢでサンプリングした奇数時系列データＤ１，Ｄ３，Ｄ５，…，を出力する。整列部４０は前記両データ列を受けて交互に整列変換した時系列データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，…，を出力する。結果として、サンプリング周期Ｔｓ（即ち２Ｔｓ／２＝Ｔｓ）でＤＵＴが出力する信号をサンプリングする。
【００４４】
ここでサンプリングクロックｃｌｋＢの印加タイミングをτ＋Ｔｓとしたとき、問題となることは、τ＝０となるように正確にに両サンプリングクロックのエッジを与えることが困難なことである。そこで、本発明では、両ＡＤＣで得られたデータに対して補正手段を施すことで、サンプリングタイミングに係る位相誤差除去をする。
【００４５】
次に、式を示して位相誤差補正手段を段階的に説明する。ここで、式１０１〜式１１９を先に示した後、順次説明する。
【数１１】

【数１２】

【数１３】

【数１４】

【数１５】

【数１６】

【数１７】

【数１８】

【数１９】

【数２０】

【数２１】

【数２２】

【数２３】

【数２４】

【数２５】

【数２６】

【数２７】

【数２８】

【数２９】

【００４６】
本明細書中での説明において、例えば式１０１の左辺の表記方法を、符号「＾」を直前に付与した＾ｘ（ｔ）として、文章中では表記する。
式１０１において、＾ｘ（ｔ）、即ちｘ（ｔ）・ｐ（ｔ）はサンプリングされた信号波形である。ここでＴｓはサンプリング周期であり、δ（ｔ）はデルタ関数であり、ｐ（ｔ）はサンプリングパルス列であり、ｘ（ｔ）は測定対象となる信号波形であり、即ちＡＤＣへの入力信号である。
図５（ａ），５（ｂ），５（ｃ）はサンプリングされた波形の時間ドメインにおける波形（左側）と周波数ドメインにおける波形（右側）を示している。ところで、本実施例では第１ＡＤＣ３１と第２ＡＤＣ３２との２相インターリーブ構成を想定しているから、図５（ａ）、５（ｂ）に示すように、サンプリング周期は２Ｔｓにより交互にサンプリングされる。図５（ａ）は偶数側（ｅｖｅｎ）のサンプリングを担当し、その表式は式１０２−１で表現される。図５（ｂ）は奇数側（ｏｄｄ）のサンプリングを担当し、その表式１０２−２で表現される。
上記において、両ＡＤＣのサンプリングクロック間における位相誤差を図３に示すようにτ時間遅れているものと仮定する。このとき偶数側のサンプリング式１０３−１で表現され、奇数側のサンプリングは式１０３−２で表現される。
ここで式１０２−２におけるτ項は、サンプリングシーケンスにおける位相誤差であり、τ＝０の場合は、Ｐ（ｔ）＝Ｐｅｖｅｎ（ｔ）＋Ｐｏｄｄ（ｔ）の関係である。
【００４７】
次に、偶数側のサンプリング波形＾ｘ_ｅｖｅｎ（ｔ）と奇数側のサンプリング波形＾ｘ_ｏｄｄ（ｔ）の有限個のデータによる表式は式１０３−１、式１０３−２で表現される。この式１０３で留意を要するのは、サンプリング周期が２Ｔｓとなり、データの個数がＮ／２となる点である。
【００４８】
まずτ＝０の場合で考察する。
時間軸上の＾ｘ_ｅｖｅｎ（ｔ）、ｘ_ｏｄｄ（ｔ）と＾Ｘ（ｔ）との間の関係を周波数軸で考察する。そのフーリエ変換は、時間軸上での波形が積で表されるので、コンボリューション（ｃｏｎｖｏｌｕｔｉｏｎ）となり、式１０１からして、そのフーリエ変換式は式１０４で表現される。
式１０４の表現において、星記号のアステリスク（＊）はコンボリューションを表し、フーリエ変換された波形は慣用的に大文字で表現する。同様にして偶数側のフーリエ変換＾Ｘｅｖｅｎ（ｆ）は式１０５−１で与えられ、奇数側のフーリエ変換＾Ｘｏｄｄ（ｆ）は式１０５−２で与えられる。
＾Ｘｅｖｅｎ（ｆ）、＾Ｘｏｄｄ（ｆ）と＾Ｘ（ｆ）との間の関係は図５（ａ），５（ｂ），５（ｃ）の周波数軸の図（右側）に示される。この図５（ｃ）からわかるように、式１０５の和におけるｋが奇数となる項は式１０５−１の和におけるｋが奇数となる項の符号が反転されている。従って、これら項は加算されると相殺される。
【００４９】
次に、位相誤差τ＝０ではなく、位相誤差が存在する場合を考察する。＾Ｘ（ｆ）＝＾Ｘｅｖｅｎ（ｆ）＋＾Ｘｏｄｄ（ｆ）の定義表現は式１０６で与えられる。
式１０６におけるスプリアス成分（ｓｐｕｒｉｏｕｓ ｃｏｍｐｏｎｅｎｔ）として寄与するｋ＝１の項は、τ＝０でないときゼロとならない。式１０６から因子１／２（１−ｅ^{−ｊπτ／Ｔｓ}）は、Ｘ（ｆ）のスプリアス成分の信号成分に対する比率を与える。
【００５０】
次に、位相誤差補正の原理を説明する。
＾Ｘｅｖｅｎ（ｆ）＋＾Ｘｏｄｄ（ｆ）はエラーτに起因するスプリアス成分を含んでいる。τによって影響を受けない波形を生成する必要がある。因子１／２（１−ｅ^{−ｊπτ／Ｔｓ}）がエラーの影響にとって重要であることを念頭において代わりの波形として式１０７を示して検討する。
式１０７において、要素ｅ^{ｊπτ／Ｔｓ}は、スプリアス成分を相殺する為に＾Ｘｏｄｄ（ｆ）の手前へ挿入される。＾Ｘ’（ｆ）をｋ＝０，１，２の項を含むように書き下すと、式１０８の表現となる。
【００５１】
ｋ＝１の項は、式１０８の表現では相殺されている。右辺の第２項はエリアシング成分として寄与している。＾Ｘ’（ｆ）が代わりに使用できるかを評価する為に、この表現について考察する必要がある。
式１０４と比較すると式１０８の第１項における余分な因子１／２（１＋ｅ^{ｊπτ／Ｔｓ}）が存在するので、波形＾Ｘ’（ｆ）は、目的とする波形と異なっている。ここでの問題は、この因子及びエリアシング成分（ａｌｉａｓｉｎｇ ｃｏｍｐｏｎｅｎｔ）に含まれる同様の因子を補正することである。もしも（Ｘ（ｆ）＝０、ここで｜ｆ｜＞１／２Ｔｓのとき）のサンプリング法則が満足するならば、Ｘ（ｆ）の項とＸ（ｆ−１／Ｔｓ）の項は、その周波数成分がナイキスト周波数１／２Ｔｓの両サイドに分離される。従って、Ｘ’（ｆ）の下側の半分（ナイキスト周波数以下）と上側の半分（ナイキスト周波数以上）をそれぞれ補正することが可能である。式１０９に示す波形はこれに対応する。
【００５２】
次に補正アルゴリズムの導出を説明する。
以下に説明する位相誤差補正アルゴリズムは、実際の測定データｘ（ｎＴｓ）（ｎ＝０，１，…，Ｎ−１）から＾Ｘ’’（ｆ）を計算する手法である。実用的な周波数軸への計算はＤＦＴ（Ｄｉｓｃｒｅｔｅ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ：離散フーリエ変換）である。ＤＦＴは周知のように、式１１１で表現される。
【００５３】
先ず、式１１１のＤＦＴ（ｋ）とＸ（ｆ）との関係を説明する。式１０１のフーリエ変換は式１１２となり、式１１１と式１１２とを比較すると式１１３の関係がわかる。
【００５４】
式１１３から、ＤＦＴは、ｋ／ＮＴｓの周波数ポイントでサンプリングした＾Ｘ’（ｆ）の計算値であることが理解できる。これから、インターリーブＡＤＣ方式で得られたデータを適用する。第１ＡＤＣで得たデータのＤＦＴをＤＦＴｅｖｅｎ（ｋ）、第２ＡＤＣで得たデータのＤＦＴをＤＦＴｏｄｄ（ｋ）と書くと、これらは式１１４で与えられる。
【００５５】
式１１４で注意すべきは、両ＤＦＴはそれぞれＮ／２データ数である。式１１４と式１０２のフーリエ変換とを比較すると、式１１５の関係が見出せる。
【００５６】
ＤＦＴｅｖｅｎ（ｋ）とＤＦＴｏｄｄ（ｋ）から、どのように＾Ｘ’’（ｆ）を計算できるかが式１０８、式１０９、式１１５の関係から計算式として式１１６として得られる。
【００５７】
ここで、係数αをｅｘｐ［ｊπτ／Ｔｓ］とし、回転因子＾Ｗｎをｅｘｐ［ｊ２π（１＋τ／Ｔｓ）／Ｎ］と定義する。従って、位相誤差を補正する方法は式１１６によって与えられる。この方程式１１６を吟味すると、ＦＦＴの拡張として表現されていることに注目する。τ＝０のときに、式１１１と式１１４式の関係から式１１７の方程式が成立する。
【００５８】
ここで、Ｗｎ＝ｅｘｐ［ｊ２π／Ｎ］である。ＦＦＴアルゴリズムは式１１７を基礎としている。それは奇数データポイント、偶数データポイントそれぞれのＤＦＴから全データポイントのＤＦＴを計算する。この演算手順は、図４でＮ＝８の場合に信号の流れとして示す。
【００５９】
これは「バタフライ演算」と呼ばれる。ＦＦＴではＤＦＴ演算を実行する為に反復的なバタフライ演算を使用する。
式１１７と式１１６の比較から、式１１６の信号流れ図は、わずかな変更で導き出せることが理解できる。追加したのはゲイン要素のα、βとβ’である。ここでαは位相シフト係数（第１位相誤差補正係数）で、β及びβ’は第２位相誤差補正係数及び第３位相誤差補正係数として働き、αとは β＝１／（１＋α）、β’＝α／（１＋α）であるように関連付けられるか、又は、αとは直接関係なく、βとβ’はβ＋β’＝１であるように設定さてもよく、改良された回転要素は＾Ｗｎ＝Ｗｎ^{１＋τ／Ｔｓ}であることが好ましい。 このように、本実施例においては、新たなハードウェアの追加を必要としないため、コストパフォーマンスが大変よく、現在使用しているハードウェアへの僅かな改良ですむ。更に、本願の実施例では、半導体デバイス試験における精度が上がるため、製造歩留まりの向上に寄与する。
上記アルゴリズムは、周波数軸上の補正された波形を生成する。
そのアルゴリズムによって生成した波形への逆フーリエ変換（ＩＦＦＴ）の適用により、周波数軸上のデータからその時間軸上の波形データが得られる。
【００６０】
次に、時間配列エラーτの測定を説明する。
上述説明においては、時間位置エラーτの値は既知であると仮定した。よって位相誤差補正実行のときに利用できるとした。ここでは、どのようにしてこの値とその他の値とを測定するかを簡潔に説明し、電圧ゲインを含む複数ＡＤＣ間におけるミスマッチのキャリブレーションに使用できるようにする。
【００６１】
τの測定方法では、タイムインターリーブされた複数のＡＤＣの入力端へ正弦波のテスト信号を供給する。前記ＡＤＣからの出力はフーリエ変換処理する。テスト信号の周波数は、量子化ノイズの影響と窓関数による漏れを最小にするように、適切に選択する。
【００６２】
タイミングオフセットとＡＤＣゲインを考慮すると、それぞれのＡＤＣの出力波形は次の式のように表わされる。
Ａｓｉｎ（２πｆ０ｔ＋Φ）
ここで、Ａはゲインであり、Φはサンプリングタイムオフセットに起因する位相である。ｆ０はテスト信号の周波数であって、ｆｓ＝ｎｆ０（ここでｎは素数である）を満足するように選択する。
ＡとΦの値は、式１１８−１、式１１８−２に示すように、各々ＡＤＣのＤＦＴデータから得る。
ここで、｜ｚ｜は複素数ｚの絶対値を得る為の操作であり、ａｒｇ［ｚ］はその位相角である。両ＡＤＣの出力値の間のエラーは、ゲインとタイミング不一致に起因して存在する。式１１８−１にから求められるＡ１／Ａ２の値は、予めゲイン不一致を補正する為に第２ＡＤＣ３２からのデータへ乗算される。τの値は式１１９の表式から得られる。
上記実施例に於ける位相誤差補正バタフライ演算部２２０は２^ｎ個のＡＤＣを使用した場合に適用してもよい。ここでｎは１以上の任意の正整数とする。
【００６３】
次に具体例として、８相インターリーブ時の原理構成図について図６（ａ）、６（ｂ）を参照して説明する。先ず、図６（ａ）に示すように、第１相を基準タイミングとしたときの他の７相の位相ずれは各々τ１、τ２、τ３、τ４、τ５、τ６、τ７を含んでいるものと仮定する。尚、前記各位相ずれτ１〜τ７を取得する位相ずれ測定方法は、上述した２相インターリーブ時のτの測定方法と同様である。図６（ｂ）は、８個のＡＤＣからインターリーブされたデータを使い、まずデータがＦＦＴ処理され、次にＦＦＴ処理部のあとに３段からなる７つのバタフライ演算部２２０ｂをもつデジタイザ装置の例を示している。
【００６４】
８相インターリーブ時の位相補正バタフライ２２０の内部構成は、図６（ｂ）に示すように、８相が２の３乗であるからして、最終段側の３段階に対して、本発明の位相補正付きバタフライ演算を適用する必要があり、ビットリバース部２１０と７個の位相補正バタフライ演算部２２０ｂとで成る。従って本実施例によれば、一般に２^ｍ個の入力データを２^ｍ個のＡＤＣでインターリーブする場合、ｍ段の位相誤差補正バタフライ演算を行い、合計２^ｍ−１＋２^ｍ−２＋…＋２^{ｍ−（ｍ＋１）}＋２^ｍ−ｍ
即ち２^ｍ−１＋２^ｍ−２＋…＋２^１＋２^０（＝１）個の位相誤差補正バタフライ部２２０ｂを備える。例えば本実施例の様に、ｍ＝３の時は、合計２^２＋２^１＋１＝７個の位相誤差バタフライ演算部２２０ｂを具備する。
【００６５】
即ち、８チャンネルのＡＤＣからのＦＦＴ演算結果の各相出力データ（ＤＡＴＡ（０）〜ＤＡＴＡ（７））を受けて、２入力毎に各々バタフライ演算する。即ち、８チャンネルであるから、第１段階目では４個の位相補正バタフライ２２０ｂを備えて、各々（τ４−τ０）、（τ６−τ２）、（τ５−τ１）、（τ７−τ３）、の位相補正付きバタフライ演算を実行する。第２段階目では２個の位相補正バタフライ２２０ｂを備え、前段の４個の位相補正バタフライ演算部２２０ｂからの演算結果を受けて、各々（τ２−τ０）、（τ３−τ１）、の位相補正付きバタフライ演算を実行する。第３段階目では１個の位相補正バタフライ演算部２２０ｂを備え、前段の２個の位相補正バタフライ演算部２２０ｂからの演算結果を受けて、（τ１−τ０）、の位相補正付きバタフライ演算を実行する。この最終段の出力データが各インターリーブ相の位相ずれを補正したＦＦＴ出力データである。尚、ビットリバース部２１０は通常のバタフライ演算と同様に、単に入力データ順の入れ替え操作を行うものである。尚、ここではτ０と明示的に示したが第１相を基準にしているので、τ０＝０である。
【００６６】
個々の位相補正バタフライ演算部２２０ｂは上述した２相インターリーブの説明同様であり、補正量である時間位置エラーτに対する位相誤差補正付きバタフライ演算を行う。但し、各々の補正量は異なり、第１段目が（τ４−τ０）、（τ６−τ２）、（τ５−τ１）、（τ７−τ３）、により補正演算を行い、第２段目は（τ２−τ０）、（τ３−τ１）により補正演算を行い、第３段目は（τ１−τ０）により補正演算を行う。この最終段の出力データが各インターリーブ相の位相ずれτ１、τ２、τ３、τ４、τ５、τ６、τ７を補正したＦＦＴ出力データである。
【００６７】
次に具体例として、４相インターリーブ時の原理構成図について図７（ａ），７（ｂ）を参照して説明する。先ず、図７（ａ）に示すように、第１相を基準タイミングとしたときの他の３相の位相ずれは各々τ１、τ２、τ３を含んでいるものと仮定する。
【００６８】
４相インターリーブ時の位相誤差補正バタフライ演算部２２０の内部構成は、図７（ｂ）に示すように、４相が２の２乗であるからして、最終段側の２段階に対して、本発明の実施形態による位相誤差補正付きバタフライ演算を適用する必要があり、ビットリバース部２１０と、３個の位相補正バタフライ演算部２２０ｂとで成る。
【００６９】
即ち、４チャンネルのＡＤＣからのＦＦＴ演算結果（ＤＡＴＡ（０）〜ＤＡＴＡ（３））を受けて、２入力毎に各々バタフライ演算する。従って４チャンネルであるからして、第１段階目では２個の位相補正バタフライ２２０ｂを備えて、各々（τ２−τ０）、（τ３−τ１）、の位相補正付きバタフライ演算を実行する。第２段階目では１個の位相補正バタフライ２２０ｂを備え、前段の２個の位相補正バタフライ２２０ｂからの演算結果を受けて、（τ１−τ０）、の位相補正付きバタフライ演算を実行する。この最終段の出力データが各インターリーブ相の位相ずれτ１、τ２、τ３を補正したＦＦＴ出力データである。
上記実施例に於ては入力データ数を２^３個及び２^２個として説明したが、２^ｎ個（ｎは任意の１以上の正整数）としてもよい。
また、処理速度を問題にしなければ、ＦＦＴ処理の代わりに、インターリーブされたデータをフーリエ変換（ＦＴ）しても又は離散フーリエ変換（ＤＦＴ）してもよい。
【００７０】
【発明の効果】
上述説明から明らかなように、ＦＦＴ演算処理の最終段の位相補正バタフライ演算部２２０のバタフライ演算においてα演算部と、β演算部と、β’演算部とを追加する位相補正付きバタフライ演算とすることにより、サンプリングタイミングの誤差を相殺したＦＦＴ出力結果が得られるという大きな利点が得られる。従って本発明の技術的効果は絶大であり、産業上の経済効果も絶大である。
また、上記実施例に於て、位相誤差によるスプリアス要素が除かれるため、インターリーブされたＡ／Ｄコンバータのダイナミックレンジが改善される。
さらに、上記実施例に於ける位相誤差補正部及び位相誤差補正方式はハードウェアを追加する必要がなく、わずかな計算負荷がかかるだけである。それ故、ＬＳＩ技術が進みサンプリングレートが増加するに従って従来のＡ／Ｄコンバータ法がサンプリング時の位相誤差によって多大なダメージを受けることを考慮すると、本実施例によるバタフライ演算部を含むＦＦＴ処理部及びその方法は、半導体産業全体において絶大な価値をもつものである。
【図面の簡単な説明】
【図１】アナログ信号を出力する半導体デバイスを試験する半導体デバイス試験装置を示す構成図。
【図２】本発明の、波形デジタイザ装置に係る、２相インターリーブ時における要部原理構成図。
【図３】図２に示された２つのＡＤＣから出力された２つのサンプリング列から成るサンプリングクロック。
【図４】本発明の、ＦＦＴ処理部の最終段の演算構成図。
【図５】時間軸と周波数軸におけるサンプリング波形。
【図６】本発明の、８相インターリーブ時の要部原理構成図。
【図７】本発明の、４相インターリーブ時の要部原理構成図。
【符号の説明】
２０ 波形デジタイザ
３１ 第１ＡＤ変換器（ＡＤＣ）
３２ 第２ＡＤ変換器（ＡＤＣ）
４０ 整列部
５０ ＦＦＴ処理部
５１ 第１ＦＦＴ処理部
５２ 第２ＦＦＴ処理部
２１０ ビットリバース部
２２０，２２０ｂ 位相補正バタフライ演算部
ＤＵＴ 被試験デバイス

Claims (22)

1. 半導体デバイスから出力されるアナログ信号をデジタル信号に変換するデジタイザ装置であって、
   前記半導体デバイスから出力されるアナログ信号を順次デジタル信号に変換するＮ個（Ｎは２以上の整数）のＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータから順次出力されるデジタル信号をインターリーブしてデータシーケンスを生成するＮウェイインターリーブ部と、
   前記Ｎウェイインターリーブ部から出力される前記データシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ処理部とを備え、
   前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、
   前記ＦＴ処理部は、
   前記データシーケンス中の偶数番目データシーケンスにＦＴ変換処理を行う第１ＦＴ処理部と、
   前記データシーケンス中の奇数番目データシーケンスにＦＴ変換処理を行う第２ＦＴ処理部と、
   位相誤差を補正する補正係数を挿入してバタフライ演算を行うバタフライ演算部を含み、
   前記バタフライ演算部は、
   前記第２ＦＴ処理部によってＦＴ処理されたデータシーケンスに第１位相誤差補正係数を乗じ、
   前記第１及び第２ＦＴ処理部によってＦＴ処理されたデータシーケンスに対して第２及び第３の位相誤差補正係数を乗ずることを特徴とするデジタイザ装置。
2. 前記ＦＴ処理部は、高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を前記データシーケンスに対して行うことを特徴とする請求項１に記載のデジタイザ装置。
3. 前記ＦＴ処理部は、
   前記データシーケンス中の偶数番目データシーケンスにＦＦＴ変換処理を行う第１ＦＦＴ処理部と、
   前記データシーケンス中の奇数番目データシーケンスにＦＦＴ変換処理を行う第２ＦＦＴ処理部とを更に有し、
   前記バタフライ演算部は、該第２ＦＦＴ処理部によってＦＦＴ処理されたデータシーケンスに第１位相誤差補正係数を乗ずることを特徴とする請求項２に記載のデジタイザ装置。
4. 前記バタフライ演算部は、前記第１及び第２ＦＦＴ処理部によってＦＦＴ処理されたデータシーケンスに対して第２及び第３の位相誤差補正係数を乗ずることを特徴とする請求項３に記載のデジタイザ装置。
5. 前記第１位相誤差補正係数（α）は、
   α＝ｅｘｐ［ｊπτ／Ｔｓ］
   ここでＴｓは前記アナログ信号のサンプリング信号のサンプリング周期で、ｊはｊ ^２＝−１であるところの虚数単位、
   と表現されることを特徴とする請求項４に記載のデジタイザ装置。
6. 前記第２（β）及び第３（β'）位相誤差補正係数は、β＋β'＝１を満たすことを特徴とする請求項４に記載のデジタイザ装置。
7. 前記バタフライ演算部に於て、前記第１位相誤差補正係数（α）は前記第２ＦＦＴ処理部より出力されるＦＦＴ処理されたデータシーケンスに乗ぜられ、前記第２（β）及び第３（β'）位相誤差補正係数は、それぞれ、αが乗ぜられたＦＦＴ処理データシーケンスを伴う前記第１ＦＦＴ処理部から出力されるＦＦＴ処理されたデータシーケンスに乗ぜられ、ここでαは
   α＝ｅｘｐ［ｊπτ／Ｔｓ］
   と定義され、Ｔｓは前記アナログ信号のサンプリング周期を、ｊはｊ^２＝−１であるところの虚数単位を表わし、β及びβ'は
   β＋β'＝１
   を満たすことを特徴とする請求項４に記載のデジタイザ装置。
8. 前記第２（β）位相誤差補正係数は、１／（１＋α）で表現され、αは前記第１位相誤差補正係数であり、前記第３（β'）位相誤差補正係数は、α／（１＋α）で表現されることを特徴とする請求項６に記載のデジタイザ装置。
9. Ｔｓはサンプリング周期を、τは位相誤差を、ｊはｊ^２＝−１であるところの虚数単位を表わし、前記位相誤差補正係数（α）は、ｅｘｐ［ｊπτ／Ｔｓ］で与えられることを特徴とする請求項８に記載のデジタイザ装置。
10. ２個のＡ／Ｄ変換器を有し、ｍ＝２^ｎ個のデータをもつ時（ｎは１以上）、前記バタフライ演算部は、
    

    

    ここでｋは０から２^ｎ−１−１の値を、ｐは２^ｎ−１から２^ｎ−１の値をとり、
    

    

    Ｘｅｖｅｎ（ｋ）は前記インターリーブ部から出力される偶数番目データシーケンスのＦＦＴ値で、Ｘｏｄｄ（ｋ）は前記インターリーブ部から出力される奇数番目データシーケンスのＦＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）は前記バタフライ演算部から出力される最終値で、上記式に基づいて前記位相誤差τを補正することを特徴とする請求項８に記載のデジタイザ装置。
11. ８＝２^３個のデータをもつ時、前記バタフライ演算部は、
    

    

    に基づいて、前記位相誤差τを補正することを特徴とする請求項１０に記載のデジタイザ装置。
12. 半導体装置から出力されるアナログ信号をデジタル信号に変換するデジタイザ装置であって、前記半導体装置から出力される前記アナログ信号を前記デジタル信号に順次変換する複数（２^ｍ）個のＡ／Ｄコンバータと、
    前記デジタル信号を高速フーリエ変換（ＦＦＴ）処理する複数個（２^ｍ）のＦＴ処理部と、
    ｍ層（段）の位相誤差補正バタフライ演算部とを備え、
    ２^ｍ個の前記Ａ／Ｄコンバータが行うサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、
    前記位相誤差補正バタフライ演算部の総数は、２^ｍ−１＋２^ｍ−２＋...＋２^１＋２^０（＝１）で表され、
    第１段目の位相誤差補正バタフライ演算部は前記ＦＴ処理部から出力される２つの異なるデジタル信号を受け、他の第２段目から最終段の位相誤差補正バタフライ演算部のそれぞれは該バタフライ演算部の前段階のバタフライ演算部から２つの異なるデジタル信号を受け、該バタフライ演算部の各々は、
    

    

    ここでＸ（ｋ）及びＸ（ｐ）は前段階から交互に得られるＦＦＴ処理された結果であり、α＝ｅｘｐ［ｊπτ／Ｔｓ］で、τは、位相誤差、Ｔｓは前記アナログ信号のサンプリング周期を示し、
    

    

    Ｘｅｖｅｎ（ｋ）は前記Ａ／Ｄコンバータから出力される偶数番目データシーケンスのＦＴ値で、Ｘｏｄｄ（ｋ）は前記Ａ／Ｄコンバータから出力される奇数番目データシーケンスのＦＴ値で、Ｘ（ｋ）及びＸ（ｐ）はｍ段（層）位相誤差補正バタフライ演算部の各々の段階で得られる値で、上記式に基づいて前記位相誤差τを補正することを特徴とする。
13. 前記ＦＴ処理部は、高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を前記デジタル信号に対して行うことを特徴とする請求項１２に記載のデジタイザ装置。
14. β＝１／（１＋α）及びβ'＝α／（１＋α）であることを特徴とする請求項１２に記載のデジタイザ装置。
15. ２^３（＝８）個のデータ数に対し３層３段のバタフライ演算部を有し、全８個の位相誤差（τ０，τ１，τ２，τ３，τ４，τ５，τ６，τ７）のうちの１つ（τ０）を基準タイミングとする時、第１段目のバタフライ演算部は（τ４−τ０），（τ６−τ２），（τ５−τ１），（τ７−τ３）に対して位相誤差補正バタフライ演算を行い、第２段目のバタフライ演算部は（τ２−τ０）及び（τ３−τ１）に対して位相誤差補正バタフライ演算を行い、最終段目のバタフライ演算部は（τ１−τ０）に対して位相誤差補正バタフライ演算を行うことを特徴とする請求項１３に記載のデジタイザ装置。
16. ２^２（＝４）個のデータ数に対し２層（２段）のバタフライ演算部を有し、全４個の位相誤差（τ０，τ１，τ２，τ３）のうちの１つ（τ０）を基準タイミングとする時、第１段目のバタフライ演算部は（τ２−τ０）及び（τ３−τ１）に対して位相誤差補正バタフライ演算を行い、最終段のバタフライ演算部は（τ１−τ０）に対して位相誤差補正バタフライ演算を行うことを特徴とする請求項１３に記載のデジタイザ装置。
17. 半導体デバイスを試験するための半導体試験装置で、
    パターン信号及び期待信号を発生させるパターン発生器と、
    前記パターン発生器から出力される前記パターン信号の波形を整形する波形整形器と、
    前記半導体デバイスが載置され、該半導体デバイスに前記波形整形器によって整形された前記パターン信号を供給し、前記半導体デバイスから出力されるアナログ信号を受信する半導体接触部と、
    前記半導体デバイスから出力される前記アナログ信号をデジタル信号に変換させる波形デジタイザ装置と、
    前記パターン発生器から出力される前記期待信号と前記波形デジタイザ装置から出力される信号を比較して前記半導体デバイスの良否を判定する比較器とを備え、
    前記波形デジタイザ装置は、
    前記半導体デバイスから出力されるアナログ信号を順次デジタル信号に変換するＮ個（Ｎは２以上の整数）のＡ／Ｄコンバータと、
    前記Ａ／Ｄコンバータから順次出力されるデジタル信号をインターリーブしてデータシーケンスを生成するＮウェイのインターリーブ部と、
    前記Ｎウェイのインターリーブ部から出力される前記データシーケンスにフーリエ変換（ＦＴ）処理を行うＦＴ処理部とを備え、
    前記Ｎ個のＡ／Ｄコンバータが行うサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、
    前記ＦＴ処理部は、
    前記データシーケンス中の偶数番目データシーケンスにＦＴ変換処理を行う第１ＦＴ処理部と、
    前記データシーケンス中の奇数番目データシーケンスにＦＴ変換処理を行う第２ＦＴ処理部と、
    位相誤差τを補正する補正係数を挿入してバタフライ演算を行うバタフライ演算部を含み、
    前記バタフライ演算部は、
    前記第２ＦＴ処理部によってＦＴ処理されたデータシーケンスに第１位相誤差補正係数を乗じ、
    前記第１及び第２ＦＴ処理部によってＦＴ処理されたデータシーケンスに対して第２及び第３の位相誤差補正係数を乗ずることを特徴とする半導体試験装置。
18. 前記ＦＴ処理部は高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を前記データシーケンスに対して行うことを特徴とする請求項１７に記載の半導体試験装置。
19. 入力デジタルデータが２^ｍ個の時、
    前記バタフライ演算部は、ｍ層（段）の位相誤差補正部を有し、
    第１段目の位相誤差補正部は、前記ＦＴ処理部から出力される２つのＦＦＴ処理された１セットとしてのデータを受け、
    他の段の位相誤差補正部のそれぞれは該補正部の前段の補正部から２つのデータを受けることを特徴とする請求項１８に記載の半導体試験装置。
20. 半導体デバイスから出力されるアナログ信号のサンプリング周期の位相誤差を補正する方法で、
    前記半導体デバイスから出力される前記アナログ信号を順次デジタル信号に変換するステップと、
    前記アナログ信号からデジタル信号へ変換するステップから得られるデジタル信号をインターリーブすることでデータシーケンスを生成するステップと、
    前記インターリーブするステップによって得られる前記データシーケンスにＦＴ処理するステップとを備え、
    前記デジタル信号に変換するステップに於けるサンプリングタイミングと理想的サンプリングタイミングとは位相誤差τを有し、
    前記ＦＴ処理するステップは、
    前記データシーケンス中の偶数番目データシーケンスにＦＴ変換処理を行う第１ＦＴ処理ステップと、
    前記データシーケンス中の奇数番目データシーケンスにＦＴ変換処理を行う第２ＦＴ処理ステップと、
    バタフライ演算に於て位相誤差補正係数を挿入して補正するステップを含み、
    前記補正するステップは、
    前記第２ＦＴ処理ステップによってＦＴ処理されたデータシーケンスに第１位相誤差補正係数を乗じるステップと、
    前記第１及び第２ＦＴ処理ステップによってＦＴ処理されたデータシーケンスに対して第２及び第３の位相誤差補正係数を乗ずるステップを含むことを特徴とする位相誤差補正方法。
21. 前記ＦＴ処理するステップは、高速フーリエ変換（ＦＦＴ）処理又は離散フーリエ変換（ＤＦＴ）処理を前記データシーケンスに対して行うことを特徴とする請求項２０に記載の位相誤差補正方法。
22. 前記位相誤差補正係数を挿入して補正するステップは、
    ２^ｍ個の入力データに対してｍ段（層）による位相誤差補正ステップを含み、
    第１段目の位相誤差補正ステップの各々では２つのＦＦＴ処理された１セットとしてのデータを受け、
    他の段の位相誤差補正ステップの各々では前段の補正ステップから２つのデータを受けることを特徴とする請求項２１に記載の位相誤差補正方法。

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