JP2016513898A - タイムインターリーブ型アナログ／デジタル変換器の欠陥の推定 - Google Patents

Abstract

アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器を動作させる方法が開示される。タイムインターリーブ型アナログ／デジタル変換器は、Ｍ個のタイミング信号を発生させるタイミング回路と、それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイを備える。本方法は、構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーション（１１０）のそれぞれについて、第一組の構成アナログ／デジタル変換器の整数Ｋと、第二組の構成アナログ／デジタル変換器の整数Ｌを定義すること（１２０）と、第一組の構成アナログ・デジタル変換器のそれぞれのアナログ入力に欠陥測定（１３４）のための基準値を供給すること（１３０）と、第一組の構成アナログ／デジタル変換器のそれぞれをタイミング信号の一つでクロックすること（１３２）と、第二組の構成アナログ／デジタル変換器のそれぞれのアナログ入力に、デジタル出力で中間構成デジタル出力信号を発生させる（１４４）ためのアナログ入力信号を供給すること（１４０）と、第二組の構成アナログ／デジタル変換器のそれぞれをタイミング信号の一つでクロックし（１４２）、第二組の構成アナログ／デジタル変換器を二つ以上クロックするのにタイミング信号を用いないことと、を備える。対応するコンピュータプログラム製品、タイムインターリーブ型アナログ／デジタル変換器、集積回路、および電子機器もまた開示される。

Description

本発明は、全体としてアナログ／デジタル変換器の分野に関し、特に、タイムインターリーブ型アナログ／デジタル変換器の欠陥の推定に関する。

電子機器（テレビやその他のオーディオ／ビデオ機器等）は、概して、アナログ技術の代わりにデジタル技術を用いて実装される。概して、デジタル技術が進歩するほど、デジタル技術の実施に適したアナログ信号からデジタル信号への変換のタスクはより困難になる。

概念として、アナログ／デジタル変換器（ＡＤＣまたはＡ／Ｄ変換器とも表記される）は、その基本的な機能（サンプルホールド、量子化）と共に当業界で非常によく知られており、本明細書においては詳述しない。

高いサンプリング周波数には、いくつかの構成ＡＤＣを備えたＡＤＣ構造を用いることが必要もしくは少なくとも有利であり、そうすることで高いサンプリング周波数に順応することができる。そのような構造では、各構成ＡＤＣの処理速度要件が軽減する。そのようなＡＤＣ構造の例として、パイプライン型ＡＤＣおよびタイムインターリーブ型ＡＤＣ（例えば平行に連続したＡＤＣ）がある。ＵＳ２０１１／０３０４４８９Ａ１、ＷＯ２００７／０９３４７８Ａ１、ＥＰ０６２４２８９Ｂ１、およびＷＯ２０１０／０４２０５１Ａ１では、種々の例示的なタイムインターリーブ型ＡＤＣ構造を記述している。

すべての電子機器には固有の欠陥があり、多かれ少なかれ目立つ。これはもちろんＡＤＣの場合もであり、特にタイムインターリーブ型ＡＤＣの各構成ＡＤＣの場合は特にあてはまる。よって欠陥を推定して、欠陥を補償できることが望ましい。例えば、デジタルドメイン、アナログドメイン、またはデジタルドメインおよびアナログドメインの両方において補償が適応されうる。

既知の欠陥推定技術の欠点は、アナログ信号の変換中はいかなる時も実行できないことである。よって（例えばＡＤＣの製造に関連した）個別の推定セッションを備えるか、またはアナログ信号に組み込まれている既知の信号部分に依存することが求められる（例えばＵＳ２０１１／０３０４４８９Ａ１を参照：オフセット誤差の推定は、アナログ信号にしばしば存在する既知の信号レベルに依存する）。したがって、もし既知の信号部分のないアナログ信号が変換される時に長時間にわたって動的に変化する欠陥があるとすれば、それらの欠陥を補償するのは難しい。

したがって、タイムインターリーブ型アナログ／デジタル変換器の欠陥の推定には、代替のおよび改良した方法および配置が必要になる。

「備える／備えた」といった文言は、本明細書において用いる場合は、記載した特徴、整数、工程、または部品の存在を明示するために使われるもので、その他の特徴、整数、工程、部品、またはグループが一つ以上存在もしくは追加されることを排除するものではないことを強調しておきたい。

いくつかの実施形態の目的は、上述の不利点の少なくともいくつかを取り除き、タイムインターリーブ型アナログ／デジタル変換器の欠陥を推定するための方法および配置を提供することである。

第一の態様によれば、この目的は、アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器を動作させる方法によって達成される。

前記タイムインターリーブ型アナログ／デジタル変換器は、Ｍ個のタイミング信号を発生させるタイミング回路と、それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイを備える。

前記方法は、前記構成アナログ／デジタル変換器の前記アレイの少なくともいくつかのアクティベーションのそれぞれについて、第一組の前記構成アナログ／デジタル変換器の整数Ｋと、第二組前記構成アナログ／デジタル変換器の整数Ｌとを定義することを備え、Ｋ＋Ｌ＝Ｎであり、Ｋは少なくとも１でありＮよりも少なく、前記第一組および第二組は重複しない。

前記方法はまた、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションのそれぞれについて、前記第一組の前記構成アナログ・デジタル変換器のそれぞれの前記アナログ入力に欠陥測定のための基準値を供給することと、前記第一組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックすることと、を備える。

さらに、前記方法は、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションのそれぞれについて、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記アナログ入力に、前記デジタル出力で中間構成デジタル出力信号を発生させるための前記アナログ入力信号を供給することと、前記第二組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックすることと、を備え、前記第二組の前記構成アナログ／デジタル変換器を二つ以上クロックするのにタイミング信号を用いない。

いくつかの実施形態によれば、各タイミング信号は、クロック信号周期Ｐを有するクロック信号のタイムシフトコピーであってよい。いくつかの実施形態では、タイミング信号の一つが、タイムシフトがゼロであるクロック信号のタイムシフトコピーであってよい。

いくつかの実施形態によれば、構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションのそれぞれについて実行される工程が、構成アナログ／デジタル変換器のアレイの各アクティベーションに対ついて実行されてよい。

構成アナログ／デジタル変換器のアレイのアクティベーションは、アレイの構成アナログ／デジタル変換器のそれぞれが一度だけアクティベートされる期間中のイベントの数を参照してよい。いくつかの実施形態では、構成アナログ／デジタル変換器のアレイのアクティベーションは、アレイのうち現在用いられている構成アナログ／デジタル変換器のそれぞれが一度だけアクティベートされる期間中（例、アレイのうち一つ以上の構成アナログ／デジタルコンバータが、例えば電気効率の理由でオフモードまたはスリープモードにある期間）のイベントの数を参照してよい。構成アナログ／デジタル変換器がアクティベートされることは、（アナログ入力信号または基準信号からの）アナログサンプル値が構成アナログ／デジタル変換器によって入力および処理されることを参照してよい。

いくつかの実施形態では、基準値はゼロ値であってよく、アース接続によって達成しうる。他の実施形態では、基準値は非ゼロ値であってよい。さらに他の実施形態では、基準値は、異なる種類の欠陥測定が実行できるよう、二つ以上の値（その中の一つはゼロでよい）の中で変化してよい。

典型的な実施形態では、Ｋは１と等しくてよい。

いくつかの実施形態によれば、もし、前記構成アナログ／デジタル変換器のアレイがクロック信号周期Ｐ毎に一度だけアクティベートされるとすれば、ＭはＬと等しくてよい。いくつかの実施形態では、各構成アナログ／デジタル変換器は、各構成アナログ／デジタル変換器が毎クロック信号周期Ｐに一度デジタルサンプル値を出力することを可能にする処理速度を有してよい。そのような実施形態は、Ｋ個の冗長構成アナログ／デジタル変換器を有するとみなすことができる。

いくつかの実施形態によれば、もし冗長構成アナログ／デジタル変換器が存在すべきでないとすれば、ＭはＮと等しくてよく、構成アナログ／デジタル変換器のアレイはクロック信号周期Ｐ毎に一度よりも多くアクティベートされなければならない。したがって、そのような実施形態では、各構成アナログ／デジタル変換器は、毎クロック信号周期Ｐに一度より多くデジタルサンプル値を出力することを可能にする処理速度を有してよい。概して、各構成アナログ／デジタル変換器は、これらの実施形態において、毎周期Ｐ−Ｋ／Ｒ毎に一度デジタルサンプル値を出力することを可能にする処理速度を有してよい。

いくつかの実施形態では、第一組の各構成アナログ／デジタル変換器をタイミング信号の一つでクロックすることは、概して、タイミング信号を有する構成アナログ／デジタルを、アレイの先のアクティベーション中に構成アナログ／デジタル変換器をクロックするのに用いられるタイミング信号と、アレイの後のアクティベーション中に構成アナログ／デジタル変換器をクロックするのに用いられるタイミング信号との中間にできるだけ近いタイミング信号でクロックすることを備える。

いくつかの実施形態では、タイミング信号の一つを有する第二組の各構成アナログ／デジタル変換器をクロックすることは、第二組の構成アナログ／デジタル変換器を、実装時の物理的な位置に関連して順次クロックすることを備える。いくつかの実施形態では、第二組の各構成アナログ／デジタル変換器をクロックすることは、先のアレイのアクティベーション中に構成アナログ／デジタル変換器をクロックするのに用いられるタイミング信号と、後のアレイのアクティベーション中に構成アナログ／デジタル変換器をクロックするのに用いられるタイミング信号との中間にできるだけ近いタイミング信号で構成アナログ／デジタル変換器をクロックすることを備えてもよい。他の実施形態では、他のクロック規則を適用してよい（例えば疑似ランダムクロックスキームを適用するＷＯ２００７／０９３４７８Ａ１参照）。一般的に、タイミング信号がアレイの少なくともいくつかのアクティベーションのそれぞれの間に第二組の構成アナログ／デジタル変換器を二つ以上クロックするのに用いられない限り、第二組のアナログ／デジタル変換器は適切な規則であればいかなる規則によってクロックされてもよい。

いくつかの実施形態によれば、前記方法は、前記アナログ／デジタル変換器のアレイの前記少なくともいくつかのアクティベーションのそれぞれについて、先のアクティベーションの前記第二組の前記Ｌ個の構成アナログ／デジタル変換器から前記第一組の前記Ｋ個の構成アナログ／デジタル変換器を選択することをさらに備えてよい。例えば、前記選択は、あらゆるＮ／Ｋ個のアクティベーション中に、前記アレイのすべてのＮ個の構成アナログ／デジタル変換器が少なくとも一度前記第一組に属することになることによって条件づけられてよい。そのような実施形態を適用することにより、すべての構成アナログ／デジタル変換器が、欠陥を推定する機会を同数与えられることを保証する。典型的な実装においては、第一組のメンバーは構成アナログ／デジタル変換器の中をラウンドロビン方式でもしくは他の一定の分配規則にしたがって巡回してよい。しかし、いくつかの実施形態においては、構成アナログ／デジタル変換器の中で欠陥を非一定に測定することが有益であり、したがって、第一組のＫ個の構成アナログ／デジタル変換器を選択するための他の方法を適用してもよい。

いくつかの実施形態によれば、前記方法は、前記第二組の前記構成アナログ／デジタル変換器のそれぞれについて、前記構成アナログ／デジタル変換器の先の欠陥測定に基づいて前記中間構成デジタル出力信号を補償することをさらに備えてよい。したがって、各構成アナログ／デジタル変換器の欠陥計測は、構成アナログ／デジタル変換器のその後のデジタル化された信号を一つ以上補償するのに用いられる。これは、例えば、後ほど使用するために欠陥計測をメモリまたはレジスタに記憶するか、もしくは後ほど使用するために補償パラメータを欠陥計測に基づいて調節することによって達成することができる。いくつかの実施形態において、本方法はまた、第二組の構成アナログ／デジタル変換器のそれぞれについて、構成アナログ／デジタル変換器の一つ以上の他の中間構成デジタル出力信号の先の欠陥測定に基づいて中間構成デジタル出力信号を補償することを備えてよい。例えば、構成アナログ／デジタルコンバータ中の平均欠陥値は計算され、補償に用いられてうる。補償は、欠陥状況の修正もしくは少なくとも向上を備えうる。

いくつかの実施形態では、前記方法は、前記第二組の前記構成アナログ／デジタル変換器の前記補償された中間構成デジタル出力信号を多重化して前記デジタル出力信号を生成することをさらに備えてよい。多重化は、順序づけを備えてよい。一般的には、第二組の構成アナログ／デジタル変換器がクロックされたのと同じ順番で、マルチプレクサが補償された中間構成デジタル出力信号を選択するように、多重化は第二組の構成アナログ／デジタル変換器のクロッキングに関連してよい。

例示的な欠陥は、オフセット、ゲイン誤差、１／ｆノイズ、サンプリング時間誤差、および周波数ドリフトを含む欠陥測定によって推定されうる。例示的な欠陥補償は、上述の欠陥測定に基づく補償を含む。測定および補償は適切なものであればいかなる既知もしくは将来の方法を用いて実行してもよい。例えば、オフセット補償およびゲイン誤差補償は、ＷＯ２０１２／１２３５７８Ａ１に記載された方法に基づいて実行してよく、サンプリング時間誤差および周波数ドリフトは、基準値が変化する信号である場合に行われる測定に基づいたものでよい。１／ｆノイズの補償精度は概して、測定がより頻繁に行われると高くなる。

第二の態様は、コンピュータ可読媒体を備えたコンピュータプログラム製品であって、プログラム命令を備えたコンピュータプログラムを有する。前記コンピュータプログラムは、データ処理ユニットにローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行される場合、第一の態様による前記方法を実行させるよう適合されている。

第三の態様は、アナログ入力信号をサンプルレートＲを有するデジタル出力信号に変換するよう適合されたタイムインターリーブ型アナログ／デジタル変換器である。

前記タイムインターリーブ型アナログ／デジタル変換器は、Ｍ個のタイミング信号を生成するよう適合されたタイミング回路と、それぞれがアナログ入力とデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイと、を備える。

前記タイムインターリーブ型アナログ／デジタル変換器はまた、前記構成アナログ／デジタル変換器のそれぞれの前記アナログ入力に、欠陥測定ための基準値もしくは前記デジタル出力で中間構成デジタル出力信号を発生させる前記アナログ入力信号のいずれかを供給するよう適合された前記構成アナログ／デジタル変換器のそれぞれについてセレクタを備える。

さらに、前記タイムインターリーブ型アナログ／デジタル変換器は、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションについて、第一組の前記構成アナログ／デジタル変換器の整数Ｋおよび第二組の前記構成アナログ／デジタル変換器の整数Ｌを定義するよう適合されたコントローラを備え、Ｋ＋Ｌ＝Ｎであり、Ｋは少なくとも１でありＮより小さく、前記第一組および第二組は重複しない。

前記コントローラはまた、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションについて、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第一組の構成アナログ／デジタル変換器に前記基準値を供給させ、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第二組の構成アナログ／デジタル変換器に前記アナログ入力信号を供給させ、前記第一組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックし、前記第二組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックするよう適合され、タイミング信号は前記第二組のアナログ／デジタル変換器を二つ以上クロックするのに用いられない。

いくつかの実施形態によれば、前記構成アナログ／デジタル変換器のそれぞれの前記セレクタは、前記アナログ入力信号と前記基準値との間で前記アナログ入力を切り替えるよう適合された入力スイッチを備えてよい。そのような実施形態では、前記コントローラは、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記入力スイッチを前記基準値に設定することで、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第一組の前記構成アナログ／デジタル変換器に前記基準値を供給させるよう適合されてよく、また、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記入力スイッチを前記アナログ入力信号に設定することで、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第二組の前記構成アナログ／デジタル変換器に前記アナログ入力信号を供給させるよう適合されてよい。

いくつかの実施形態では、前記タイムインターリーブ型アナログ／デジタル変換器は、前記デジタル出力を中間構成デジタル出力信号経路と欠陥測定経路との間でスイッチするよう適合された出力スイッチを前記構成アナログ／デジタル変換器のそれぞれについてさらに備えてよい。そのような実施形態では、前記コントローラはさらに、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションのそれぞれについて、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記出力スイッチを前記欠陥測定経路に設定し、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記出力スイッチを前記中間構成デジタル出力信号経路に設定するよう適合されうる。

いくつかの実施形態によれば、前記コントローラは、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティべーションについて、先のアクティベーションの前記第二組の前記Ｌ個の構成アナログ／デジタル変換器の中から前記第一組の前記Ｋ個の構成アナログ／デジタル変換器を選択するようさらに適合されうる。

いくつかの実施形態では、前記タイムインターリーブ型アナログ／デジタル変換器は、前記第二組の前記構成アナログ／デジタル変換器のそれぞれについて、前記構成アナログ／デジタル変換器の先の欠陥測定に基づいて前記中間構成デジタル出力信号を補償するよう適合された一つ以上の補償ユニットをさらに備えてよい。

前記タイムインターリーブ型アナログ／デジタル変換器は、いくつかの実施形態によれば、前記第二組の前記構成アナログ／デジタル変換器の前記補償された中間構成デジタル出力信号を多重化して前記デジタル出力信号を生成するよう適合されたマルチプレクサをさらに備える。

第四の態様は、第三の態様の前記タイムインターリーブ型アナログ／デジタル変換器を備えた集積回路であり、第五の態様は、第三の態様の前記タイムインターリーブ型アナログ／デジタル変換器または第四の態様の前記集積回路を備えた電子機器である。

いくつかの実施形態では、第三、第四、および第五の態様は、第一の態様について上述した種々の特徴のいずれかと同一かもしくは対応した追加の特徴を有してよい。

いくつかの実施形態の利点は、アナログ入力信号のアナログ／デジタル変換中に欠陥測定を実行できることである。これによって、タイムインターリーブ型アナログ／デジタル変換器が、例えばドリフトオーバー時間のような時変欠陥を追従して補償することが可能になる。

いくつかの実施形態の他の利点は、アナログ入力信号が既知の信号（例、基準信号レベル）を含む必要がないことである。したがって、欠陥測定はいかなるアナログ入力信号のアナログ／デジタル変換中に実行してもよい。

いくつかの実施形態の他の利点は、すべての構成アナログ／デジタル変換器が個々に特徴を有することである。これによって、例えば、構成アナログ／デジタル変換器間のばらつきを補償することができ、また、構成アナログ／デジタル変換器同士を整合させなくてもよくなる。

さらに他の利点は、欠陥測定が動的で柔軟であることである。例えば、欠陥測定の周波数および分配は変動してよい。そのような変動は、例えばソフトウェアで実施することができる。

さらなる目的、特徴、および利点は、以下の実施形態の詳細な記述から、付属の図面を参照して明らかになる。

いくつかの実施形態による例示的な方法工程を示すフローチャート。 いくつかの実施形態による構成アナログ／デジタル変換器の例示的な設定を示す模式的なタイミング図。 いくつかの実施形態による構成アナログ／デジタル変換器の例示的な設定を示す模式的なタイミング図。 いくつかの実施形態による構成アナログ／デジタル変換器の例示的な設定を示す模式的なタイミング図。 いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器を示す模式的なブロック図。 いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器を示す模式的なブロック図。 いくつかの実施形態によるコンピュータ可変媒体を示す模式図。

以下では、タイムインターリーブ型ＡＤＣの（それぞれが構成ＡＤＣのアレイの構成ＡＤＣを備える）個々の処理経路が動作中の欠陥測定によって繰り返し特徴付けられる実施形態を説明する。欠陥測定は、例えば、絶対オフセット、ゲインオフセット、１／ｆノイズ等の推定を含んでよい。測定を繰り返すと、例えばドリフトなどの時変欠陥を追従する補償が可能になる。

いくつかの実施形態によれば、欠陥測定は、構成ＡＤＣのアレイの少なくともいくつかのアクティベーション中に、処理経路の少なくとも一つで実行される。典型的な実施においては、欠陥測定は、構成ＡＤＣの各アクティベーション中に、処理経路のうち完全に一つで行われる。欠陥測定に指定された処理経路は、すべての処理経路が最終的にそして繰り返し特徴付けられるよう、アクティベーション間で変化してよい。

欠陥測定は、測定される処理経路の構成ＡＤＣへのアナログ入力が、構成ＡＤＣのアレイのアクティベーション中にアナログ入力信号の代わりに基準信号値を受け取ることができるようにすることで、実現しうる。基準値は、グランドレベルまたはゼロレベル（例、０Ｖ）で良く、その場合、概して欠陥は直線状である（すなわち、欠陥は入力信号値から独立している）と見なされる。あるいは、基準値は非ゼロレベルでもよい。構成ＡＤＣを校正するために非ゼロレベルがどのように使われてうるかの一例が、ＷＯ２０１２／１２３５７８Ａ１に開示されている。またあるいは、基準値は、異なる測定機会間の、（異なるタイプの欠陥測定に適した）多数の異なる基準レベルの中で変動してよい。いくつかの実施形態では、基準値は変動する信号であり、サンプリング時間欠陥および周波数ドリフトを測定および補償することを可能にする。

基準値は、構成ＡＤＣの入力におけるスイッチの動作によって構成ＡＤＣに入力してよい。あるいは、基準値は、より早い処理工程によって構成ＡＤＣに入力される際に設定してよい。

図１は、アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器を動作させるいくつかの実施形態による例示的方法１００を示す。この方法は、工程１１０によって示すように、Ｎ個の構成ＡＤＣのアレイの各アクティべーションについて実行される。

工程１２０では、第一および第二組の重複しない構成ＡＤＣが定義される。第一組は、Ｋ個の構成ＡＤＣを備え、第二組は、Ｌ個の構成ＡＤＣを備え、Ｋ＋ＬはＮである。典型的な応用では、第一組のＫ個の構成ＡＤＣは、先のアクティベーションの第二組のＬ個の構成ＡＤＣから選択して良い。例えば、選択は、あらゆるＮ／Ｋアクティベーション中に、アレイのすべてのＮ個の構成アナログ／デジタル変換器が少なくとも一度第一組に属することで条件付けてよい。典型的な実装においては、第一組のメンバーは、構成アナログ／デジタル変換器中をラウンドロビン方式もしくは他の一定の分布規則に従って巡回してよい。

次いで、図１に示すように、第一組に関する動作（工程１３０−１３６）は、第二組（工程１４０−１４８）に関する動作に平行して実行してよい。しかしながら、いくつかの実施形態によれば、これらの動作は、あらゆる適切な順番で順に実行するか、または、いくつかの動作が順に実行されいくつかの動作が平行に実行される半平行方式で実行してよいと留意すること。

工程１３０では、第一組の構成ＡＤＣの入力は基準信号値を供給され、第一組の構成ＡＤＣが工程１３２で各タイミング信号によってクロックされる時、欠陥測定が実行される（工程１３４）。測定の結果は、工程１３６で、後で使用するために（例えば工程１４６参照）記憶される。

工程１４０では、第二組の構成ＡＤＣの入力はアナログ入力信号を供給され、第二組の構成ＡＤＣが工程１４２で各（相互に異なる）タイミング信号によってクロックされる時、中間構成デジタル出力信号がアナログ入力信号から発生する（工程１４４）。第二組の中間構成デジタル出力信号は、各構成ＡＤＣおよび可能であればアレイの他の構成ＡＤＣの先の欠陥測定（例えば工程１３６参照）に基づいて１４６で補償される。

次いで、補償された中間構成デジタル出力信号は、工程１４８でシーケンス化され、（またはそうでなければ適切に多重化され）、本方法は構成ＡＤＣのアレイの新しいアクティベーションのための工程１１０に戻る。

参照されるタイミング信号は、Ｍ個のタイミング信号の組であり、各タイミング信号はクロック信号周期Ｐを有するクロック信号のタイムシフトコピーである。

図２は、Ｎ＝４、Ｍ＝Ｌ＝３、Ｋ＝１である、模式的なタイミング図である。最上部の信号２０１は、時間周期２３１、２３２、２３３、２３４によって表されるクロック信号周期Ｐを有するクロック信号（ＣＬＫ）を示す。次のＭ＝３個の信号２１１、２１２、２１３は、タイミング信号（Ｔ＿１、Ｔ＿２、Ｔ＿３）を示し、それらはクロック信号のタイムシフトコピーである。例えばＴ＿１とＴ＿２との間のタイムシフトは、デジタル出力信号のサンプリング周期１／Ｒに対応する。

Ｎ＝４個の最下部の信号２２１、２２２、２２３、２２４は、構成ＡＤＣ（ＡＤＣ＿１、ＡＤＣ＿２、ＡＤＣ＿３、ＡＤＣ＿４）の設定を示す。各構成ＡＤＣの処理率は、クロック信号周期Ｐに対応し、構成ＡＤＣのアレイは、クロック信号周期ごとに一度アクティベートされる。

第一アクティベーション（周期２３１）では、ＡＤＣ＿１は測定モードに設定され（単に例示の目的で、高い信号値で表される）、信号２１１から信号２２１への破線矢印によって示されるように、Ｔ＿１によってクロックされる。同アクティベーション中、ＡＤＣ＿２、ＡＤＣ＿３、およびＡＤＣ＿４は、デジタル化モードに設定される（単に例示の目的で、低い信号値で表される）。ＡＤＣ＿２は、信号２１１から信号２２２への破線矢印によって示されるように、Ｔ＿１によってクロックされ、ＡＤＣ＿３は、信号２１２から信号２２３への破線矢印によって示されるように、Ｔ＿２によってクロックされ、ＡＤＣ＿４は、信号２１３から信号２２４への破線矢印によって示されるように、Ｔ＿３によってクロックされる。したがって、ＡＤＣ＿２、ＡＤＣ＿３、およびＡＤＣ＿４は、デジタル化出力信号を正しいサンプル率で連帯して生成する一方でＡＤＣ＿１が特徴づけられる。

第二アクティベーション（周期２３２）では、ＡＤＣ＿２は測定モードに設定されてＴ＿２によってクロックされ、ＡＤＣ＿１、ＡＤＣ＿３およびＡＤＣ＿４はデジタル化モードに設定される。ＡＤＣ＿１はＴ＿１にクロックされ、ＡＤＣ＿３はＴ＿２にクロックされ、ＡＤＣ＿４はＴ＿３にクロックされる。

第三アクティベーション（周期２３３）では、ＡＤＣ＿３は測定モードに設定されてＴ＿３によってクロックされ、ＡＤＣ＿１、ＡＤＣ＿２およびＡＤＣ＿４はデジタル化モードに設定される。ＡＤＣ＿１はＴ＿１にクロックされ、ＡＤＣ＿２はＴ＿２にクロックされ、ＡＤＣ＿４はＴ＿３にクロックされる。

第四アクティベーション（周期２３４）では、ＡＤＣ＿４は測定モードに設定されてＴ＿３によってクロックされ、ＡＤＣ＿１、ＡＤＣ＿２およびＡＤＣ＿３はデジタル化モードに設定される。ＡＤＣ＿１はＴ＿１にクロックされ、ＡＤＣ＿２はＴ＿２にクロックされ、ＡＤＣ＿３はＴ＿３にクロックされる。

図２のタイミング図は、一つの余分なもしくは冗長の構成ＡＤＣが追加されて欠陥測定を可能にするＴＩ ＡＤＣの実装を示すことができる。

図３は、一例による模式的なタイミング図であり、Ｎ＝Ｍ＝４、Ｌ＝３、Ｋ＝１である。最上部の信号３０１は、最上部の信号２０１は、時間周期３４１、３４２、３４３によって表されるクロック信号周期Ｐを有するクロック信号（ＣＬＫ）を示す。次のＭ＝４個の信号３１１、３１２、３１３、３１４は、タイミング信号（Ｔ＿１、Ｔ＿２、Ｔ＿３、Ｔ＿４）を示し、それらはクロック信号のタイムシフトコピーである。例えばＴ＿１とＴ＿２との間のタイムシフトは、デジタル出力信号のサンプリング周期１／Ｒに対応する。

最上部の信号２０１は、時間周期２３１、２３２、２３３、２３４によって表されるようなクロック信号周期Ｐを有するクロック信号（ＣＬＫ）を示す。次のＭ＝３個の信号２１１、２１２、２１３は、タイミング信号（Ｔ＿１、Ｔ＿２、Ｔ＿３）を示す、それらはクロック信号のタイムシフトコピーである。例えばＴ＿１とＴ＿３との間のタイムシフトは、デジタル出力信号のサンプリング周期１／Ｒに対応する。

Ｎ＝４つの最下部の信号３２１、３２２、３２３、３２４は、構成ＡＤＣ（ＡＤＣ＿１、ＡＤＣ＿２、ＡＤＣ＿３、ＡＤＣ＿４）の設定を示す。各構成ＡＤＣの処理率は、クロック信号率１／Ｐより高く、構成ＡＤＣのアレイは、アクティベーション周期３３１、３３２、３３３、３３４によって示すクロック信号周期ごとに一度より多くアクティベートされる。

第一アクティベーション（周期３３１）では、ＡＤＣ＿１は測定モードに設定され（単に例示の目的で、高い信号値で表される）、信号３１１から信号３２１への破線矢印によって示されるように、Ｔ＿１によってクロックされる。同アクティベーション中、ＡＤＣ＿２、ＡＤＣ＿３、およびＡＤＣ＿４は、デジタル化モードに設定される（単に例示の目的で、低い信号値で表される）。ＡＤＣ＿２は、信号３１１から信号３２２への破線矢印によって示されるように、Ｔ＿１によってクロックされ、ＡＤＣ＿３は、信号３１２から信号３２３への破線矢印によって示されるように、Ｔ＿２によってクロックされ、ＡＤＣ＿４は、信号３１３から信号３２４への破線矢印によって示されるように、Ｔ＿３によってクロックされる。

第二アクティベーション（周期３３２）では、ＡＤＣ＿２は測定モードに設定されてＴ＿１によってクロックされ、ＡＤＣ＿１、ＡＤＣ＿３およびＡＤＣ＿４はデジタル化モードに設定される。ＡＤＣ＿１はＴ＿４にクロックされ、ＡＤＣ＿３はＴ＿１にクロックされ、ＡＤＣ＿４はＴ＿２にクロックされる。

第三アクティベーション（周期３３３）では、ＡＤＣ＿３は測定モードに設定されてＴ＿１によってクロックされ、ＡＤＣ＿１、ＡＤＣ＿２およびＡＤＣ＿４はデジタル化モードに設定される。ＡＤＣ＿１はＴ＿３にクロックされ、ＡＤＣ＿２はＴ＿４にクロックされ、ＡＤＣ＿４はＴ＿１にクロックされる。

第四アクティベーション（周期３３４）では、ＡＤＣ＿４は測定モードに設定されてＴ＿４によってクロックされ、ＡＤＣ＿１、ＡＤＣ＿２およびＡＤＣ＿３はデジタル化モードに設定される。ＡＤＣ＿１はＴ＿２にクロックされ、ＡＤＣ＿２はＴ＿３にクロックされ、ＡＤＣ＿３はＴ＿４にクロックされる。

図３のタイミング図は、余分なもしくは冗長な構成ＡＤＣが追加されず、構成ＡＤＣがより高い周波数でクロックされて欠陥測定を可能にするＴＩ ＡＤＣの実装を例示することができる（すなわち、時間領域で冗長性が達成される）。

図４は、一例による模式的なタイミング図であり、Ｎ＝Ｍ＝４、Ｌ＝２、Ｋ＝２である。最上部の信号４０１は、最上部の信号２０１は、時間周期４４１、４４２、４４３によって表されるクロック信号周期Ｐを有するクロック信号（ＣＬＫ）を示す。次のＭ＝４つの信号４１１、４１２、４１３、４１４は、タイミング信号（Ｔ＿１、Ｔ＿２、Ｔ＿３、Ｔ＿４）を示し、それらはクロック信号のタイムシフトコピーである。例えばＴ＿１とＴ＿２との間のタイムシフトは、デジタル出力信号のサンプリング周期１／Ｒに対応する。

Ｎ＝４つの最下部の信号４２１、４２２、４２３、４２４は、構成ＡＤＣ（ＡＤＣ＿１、ＡＤＣ＿２、ＡＤＣ＿３、ＡＤＣ＿４）の設定を示す。各構成ＡＤＣの処理率は、クロック信号率１／Ｐの二倍であり、構成ＡＤＣのアレイは、アクティベーション周期４３１、４３２、４３３、４３４、４３５、４３６によって示すクロック信号周期ごとに二度アクティベートされる。

第一アクティベーション（周期４３１）では、ＡＤＣ＿１およびＡＤＣ＿２は測定モードに設定されてＴ＿１およびＴ＿２によってそれぞれクロックされ、ＡＤＣ＿３およびＡＤＣ＿４はデジタル化モードに設定されてそれぞれＴ＿１およびＴ＿２によってクロックされる。

第二アクティベーション（周期４３２）では、ＡＤＣ＿３およびＡＤＣ＿４は測定モードに設定されてＴ＿３およびＴ＿４によってそれぞれクロックされ、ＡＤＣ＿１およびＡＤＣ＿２はデジタル化モードに設定されてそれぞれＴ＿３およびＴ＿４によってクロックされる。

第三アクティベーション（周期４３３）では、ＡＤＣ＿１およびＡＤＣ＿２は測定モードに設定されてＴ＿１およびＴ＿２によってそれぞれクロックされ、ＡＤＣ＿３およびＡＤＣ＿４はデジタル化モードに設定されてそれぞれＴ＿１およびＴ＿２によってクロックされ、と続く。

図４のタイミング図もまた、余分なもしくは冗長な構成ＡＤＣが追加されず、構成ＡＤＣがより高い周波数でクロックされて欠陥測定を可能にするＴＩ ＡＤＣの実装を例示することができる。

（図２−４の例によって示す）より一般的な場合では、クロック周期Ｐは概してタイミング信号の数ＭおよびサンプルレートＲに関連し、ＰＲ＝Ｍとなる。一方、構成ＡＤＣのアレイのアクティベーション周波数１／Ｔは、サンプルレートＲ、アレイ中の構成ＡＤＣの数（Ｎ）、第一組（Ｋ）、第二組（Ｌ）に関連し、ＴＲ＝Ｌ＝Ｎ−Ｋとなる。概して、一つ以上のパラメータが付加されよく（例、Ｒ、ＮおよびＴ）、その他は上記の制約に基づいて選ばれてよい。

図５Ａは、いくつかの実施形態による例示的なタイムインターリーブ型（ＴＩ）ＡＤＣ５００の模式図である。ＴＩ ＡＤＣ５００は、例えば、図１で説明され図２−４で例示された方法を実行するよう適合されうる。

ＴＩ ＡＤＣ５００は、構成ＡＤＣ（ＡＤＣ＿１、ＡＤＣ＿２、・・・、ＡＤＣ＿Ｎ）５０１、５０２、５０３のアレイを備える。各構成ＡＤＣは、適切なものであればいかなる既知のもしくは将来のＡＤＣ実装を備えることができる。例えば、構成ＡＤＣ５０１、５０２、５０３はそれぞれＷＯ２０１２／１２３５７８Ａ１およびＥＰ０６２４２８９Ｂ１に記述されたような逐次比較型ＡＤＣを備えてよい。サンプル・ホールド回路（図示せず）は、各構成ＡＤＣの内部または外部に実装することができる。

アナログ入力信号（ＳＩＧＮ＿ＩＮ）は、入力５１０でＴＩ ＡＤＣ５００に入力され、各構成ＡＤＣの入力での入力スイッチ５３１、５３２、５３３は、アナログ信号５１０と干渉測定のための基準信号（ここではグランド信号レベル５２１、５２２、５２３として示される）との間で切替可能である。各構成ＡＤＣはまた、デジタル化処理での比較のために基準信号（ＲＥＦ＿ＣＭＰ）を供給される。この基準信号は入力５１１でＴＩ ＡＤＣに入力される。

出力スイッチ５４１、５４２、５４３は各構成ＡＤＣ出力に設けられ、中間構成デジタル出力信号経路５４７、５４８、５４９と欠陥測定経路５４４、５４５、５４６との間で切替可能である。中間構成デジタル出力信号経路５４７、５４８、５４９は補償ユニット（ＣＯＭＰ＿１、ＣＯＭＰ＿２、・・・、ＣＯＭＰ＿Ｎ）５５１、５５２、５５３のそれぞれに入力される。補償ユニット５５１、５５２、５５３は、欠陥測定経路５４４、５４５、５４６のそれぞれを介して先に提供された欠陥測定に基づいて中間構成デジタル出力信号を補償する。

各補償ユニットは、先の欠陥測定結果（またあるいはより古い欠陥測定結果も）を記憶するためのメモリまたはレジスタおよび／またはそこから由来するパラメータに関連付けることができる。メモリまたはレジスタは、補償ユニットの内部または外部でもよく、各補償ユニット専用もしくはいくつかのまたはすべての補償ユニットに共通であってよい。各補償ユニットはまた、欠陥測定結果から補償パラメータを決定する演算ユニットに関連付けられてよい。演算ユニットは、補償ユニットの内部または外部でもよく、各補償ユニット専用および／もしくはいくつかのまたはすべての補償ユニットに共通であってよい。図５Ａに示すように、処理経路ごとに一つの補償ユニットがあるか、もしくは補償機能はすべての処理経路について単一の補償ユニットにまとめることができる。さらに、一つの構成ＡＤＣに関連付けられる補償ユニットは、他の構成ＡＤＣからの測定結果（例、構成ＡＤＣのアレイの平均値の形式）を利用してよい。

マルチプレクサ（ＭＵＸ）５６０は、補償ユニットからの出力を適切に選択およびシリアル化して、ＴＩ ＡＤＣ５００の出力（ＳＩＧＮ＿ＯＵＴ）５７０でサンプルレートＲを有するデジタル出力信号を生成する
ＴＩ ＡＤＣ５００はまた、入力５９１で提供される周期Ｐでクロック信号（ＣＬＫ）をタイムシフトすることでＭ個のタイミング信号を発生させるタイミング回路（ＴＩＭ＿ＧＥＮ）５９０を備える。他の実施形態では、タイミング回路は、他のあらゆる適切な（既知または将来の）方法でタイミング信号を発生させることができる。

Ｍ個のタイミング信号は、ＴＩ ＡＤＣ５００の要素の動作を制御するようコントローラ（ＣＮＴＲ）５８０に使用される。構成ＡＤＣのアレイの各アクティベーションについて、コントローラ５８０は、構成ＡＤＣをサイズＫの第一組とサイズＬの第二組とに分割し、Ｌ＋Ｋ＝Ｎとなる。この第一および第二組への組み分けがどのように為すことができるかは、上述した通りである。

制御信号５８１（構成ＡＤＣごとに一つの制御信号接続を備えてよい）によって、コントローラは第一組の入力スイッチを欠陥測定のための基準値に設定し、第二組の入力スイッチをアナログ入力信号に設定する。

制御信号５８３（これもまた構成ＡＤＣごとに一つの制御信号接続を備えてよい）によって、コントローラは第一組の出力スイッチを欠陥測定経路に設定し、第二組の出力スイッチを中間構成デジタル出力信号経路に設定する。

各構成ＡＤＣのスイッチへの制御信号５８１および５８３は、概してアレイのアクティベーションごとに一度アクティベートされ、また、どの位置にスイッチがあればよいか（もしくはスイッチ位置を変更すべきかどうか）を起訴する二つの取り得る信号値（例、［０、１］）のうち一つを概して備える。いくつかの実施形態では、制御信号５８１の組と制御信号５８３の組は、二組でなく一組の制御信号として実行される。

コントローラ５８０は、制御信号５８２（構成ＡＤＣごとに一つの制御信号接続を概して備えてよい）を介してタイミング回路５９０から適切なタイミング信号を送ることで、構成ＡＤＣのそれぞれをクロックする。どのタイミング信号がどの構成ＡＤＣに適切かの選択は、上述した通りである。

制御信号５８４によって、コントローラ５８０はマルチプレクサ５６０を制御して、第二組に関する補償ユニット出力を適切な順で（概して対応する構成ＡＤＣが制御信号５８２にクロックされるのと同じ順で）選択し、ＴＩ ＡＤＣ出力５７０でデジタル出力信号を生成する。制御信号は、概してサンプルレートＲでアクティベートされ、どの補償ユニット出力を選択するかを示す取り得るＮ個の値（例、［１、２、・・・、Ｎ］）のうちの一つを概して備える。

図５Ａに示すように、基準値は、構成ＡＤＣの入力でのスイッチ動作によって構成ＡＤＣに入力することができる。あるいは、基準値は、図５Ｂに示すように、先の処理工程によって構成ＡＤＣに入力される時に設定してよい。

図５Ｂは、いくつかの実施形態による例示的なタイムインターリーブ型（ＴＩ）ＡＤＣ５００ｂの模式図である。ＴＩ ＡＤＣ５００ｂは、例えば、図１に説明される方法および図２−４に例示される方法を実行するよう適合されうる。図５Ｂは、基準値が図５ＡのＴＩ ＡＤＣよりも先に処理チェーンに提供されるＴＩ ＡＤＣ５００ｂを示す。図５Ａの対応する特徴と同じまたは類似した図５Ｂの特徴は、同じ参照値で表され、再度詳細に説明しない。実際に、図５Ａのいくつかの特徴（構成ＡＤＣのアレイに続く特徴）は図５Ｂから省略されている。

ＴＩ ＡＤＣ５００ｂは、構成ＡＤＣ（ＡＤＣ＿１、ＡＤＣ＿２、・・・ＡＤＣ＿Ｎ）５０１、５０２、５０３のアレイを備え、各構成ＡＤＣはデジタル化処理における補償のための基準値（ＲＥＦ＿ＣＭＰ）を供給される。この基準信号は、入力５１１でＴＩ ＡＤＣ５００ｂに入力される。

アナログ入力信号（ＳＩＧＮ＿ＩＮ）は、５１０ｂで入力され、Ｎ個の並列なバッファ５７１、５７２、５７３（例、クロック信号５７７によって適切にクロックされる複数のサンプルホールド部の形式）にバッファリングされる。

各バッファの出力での選択スイッチ５３１ｂ、５３２ｂ、５３３ｂは、それぞれのバッファリングされた信号と中間測定のための基準信号（ここでは、グランド信号レベル５２１ｂ、５２２ｂ、５２３ｂとして示す）との間で切り替え可能である。したがって、各時点において、それぞれのさらなる処置工程（ＰＲＯＣ＿１、ＰＲＯＣ＿２、・・・、ＰＲＯＣ＿Ｎ）５７４、５７５、５７６は、バッファリングされたアナログ入力信号サンプルか基準信号のいずれかを受け取り、処理工程の出力はそれぞれの構成ＡＤＣ５０１、５０２、５０３に入力される。処理工程５７４、５７５、５７６は、あらゆる適切な信号処理部（例、増幅器、濾過器等）を備えてよい。

ＴＩ ＡＤＣ５００ｂはまた、入力５９１で提供される周期Ｐでクロック信号（ＣＬＫ）をタイムシフトすることでＭ個のタイミング信号を発生させるタイミング回路（ＴＩＭ＿ＧＥＮ）５９０を備える。他の実施形態では、タイミング回路は、他のあらゆる適切な（既知または将来の）方法でタイミング信号を発生させることができる。

Ｍ個のタイミング信号は、ＴＩ ＡＤＣ５００ｂの要素の動作を制御するようコントローラ（ＣＮＴＲ）５８０ｂに使用される。構成ＡＤＣのアレイの各アクティベーションについて、コントローラ５８０ｂは、上述したように、構成ＡＤＣをサイズＫの第一組とサイズＬの第二組とに分割する。

制御信号５８１ｂ（構成ＡＤＣごとに一つの制御信号接続を備えてよい）によって、コントローラは第一組の選択スイッチを欠陥測定のための基準値に設定し、第二組の選択スイッチをアナログ入力信号に設定する。制御信号５８１ｂは、概してアレイのアクティベーションごとに一度アクティベートされ、また、どの位置にスイッチがあればよいか（もしくはスイッチ位置を変更すべきかどうか）を起訴する二つの取り得る信号値（例、［０、１］）のうち一つを概して備える。

そしてコントローラ５８０ｂは、制御信号５８２（構成ＡＤＣごとに一つの制御信号接続を概して備えてよい）を介してタイミング回路５９０から適切なタイミング信号を送ることで、構成ＡＤＣのそれぞれをクロックする。どのタイミング信号がどの構成ＡＤＣに適切かの選択は、上述した通りである。

制御信号５７７によって、コントローラ５８０ｂはバッファ５７１、５７２、５７３を制御する。例えば、制御信号は、コントローラ５８０ｂによって送られるタイミング回路５９０から適切に選択されたタイミング信号（あるいはさらにタイムシフトされたタイミング信号）を備えてよい。

図５Ａおよび図５Ｂで説明した機能部（例、コントローラ５８０、５８０ｂおよびタイミング回路５９０）は、もちろん、他の実施形態による他の物理的な実装を有してよい。

なお、それぞれの実施形態の説明に必須ではない多くの実装の詳細は、図および対応する文から省略してよい。例えば、構成ＡＤＣのクロッキングが、開始にかかわるクロッキングイベントのみについて参照される場合、新しい入力値（例、アナログサンプル）の処理が明記される一方、構成ＡＤＣは、より高い周波数のクロッキング信号（例、クロック周期１／Ｒのサンプリングクロック信号）を非常に上手く受け取るかまたは発生させて、構成ＡＤＣが単一の入力値を処理するのに必要ないくつかの処理工程のクロッキングを供給してよい。そのような省略は、そのような特徴が存在し得ることを排除することを意図するものではない。

説明した実施形態およびそれと同等のものが、ソフトウェアまたはハードウェアまたはその組み合わせにおいて実現することができる。それらは、デジタル信号プロセッサ（ＤＳＰ）、中央処理部（ＣＰＵ）、コプロセッサー部、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブルハードウェアのような通信デバイスに関連した、もしくは不可欠の汎用回路によって実行することができる。もしくは、例えば特定用途向け集積回路（ＡＳＩＣ）のような専用回路によって実行することができる。そのようなすべての形式は本開示の範囲内であると考えられる。

実施形態は、回路構成／論理を備えるか、またはいずれかの実施形態による方法を実行する電子機器内で現れうる。電子機器は、例えば、アナログフロントエンド、通信デバイス、マルチメディアデバイス、オーディオ／ビデオレコーダ等であってよい。例えば、ビデオプロセッサは、三つのＴＩ ＡＤＣ（例、図５Ａおよび図５Ｂで説明したもの）を、各チャンネル（ＲＧＢ−赤、緑、青）に一つ備えてよい。

いくつかの実施形態によれば、コンピュータプログラム製品は、例えば、ディスケットまたは図６のＣＤ−ＲＯＭ６００によって図示されるＣＤ−ＲＯＭなどのコンピュータ可読媒体を備える。コンピュータ可読媒体は、プログラム命令を備えたコンピュータプログラムを記憶していてもよい。コンピュータプログラムは、データ処理ユニット６３０に搭載可能であり、例えば、デバイス６１０に備えることができる。データ処理ユニット６３０に搭載されると、コンピュータプログラムは、データ処理ユニット６３０に関連した、またはデータ処理ユニット６３０に不可欠のメモリ６２０に記憶することができる。いくつかの実施形態によれば、コンピュータプログラムは、データ処理ユニットに搭載されて実行される際、例えば図１に示した方法による方法工程をデータ処理ユニットに行わせることができる。

本明細書において、種々の実施形態に対して参照を行った。しかしながら、当業者であれば、請求の範囲内である説明した実施形態の多数の変形例を認識するであろう。例えば、本明細書で説明される方法実施形態は、特定の順で実行される方法工程によって例示的な方法を説明する。しかしながら、これらのイベントの順は、請求の範囲から逸脱しない範囲で別の順で起こってもよい。さらに、いくつかの方法工程は、順におよび逆に実行されると説明されていても、平行して実行されてよい。

同様に、実施形態の説明において、機能ブロックを特定の部に分割することは決して限定ではないと認識されたい。これに反して、これらの分割は単なる例示である。本発明で一部として説明される機能ブロックは、二つ以上の部に分けられてよい。同様に、本明細書で説明される、二つ以上の部として実装される機能ブロックは、請求の範囲を逸脱しない範囲で、単一の部として実装してよい。例えば、図５Ａのコントローラ５８０は、いくつかの部として実装されてよく、および／または図５Ａの補償ユニット５５１、５５２、５５３は、単一の部として実装してよい。

したがって、説明された実施形態の詳細は、単に例示の目的であり、決して限定ではない。と認識されたい。代わりに、請求の範囲内のすべての変形例は、そこに包括されると意図される。

Claims (15)

1. アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器を動作させる方法であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
   Ｍ個のタイミング信号を発生させるためのタイミング回路と、
   それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイと、を備え、
   前記方法は、
   前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーション（１１０）のそれぞれについて、
   整数Ｋ個の前記構成アナログ／デジタル変換器の第一組と、整数Ｌ個の前記構成アナログ／デジタル変換器の第二組とを定義する工程（１２０）であって、Ｋ＋Ｌ＝Ｎであり、Ｋは少なくとも１でありＮよりも小さく、前記第一組および前記第二組は重複しない、工程（１２０）と、
   前記第一組の前記構成アナログ・デジタル変換器のそれぞれの前記アナログ入力に、欠陥測定（１３４）のための基準値を供給する工程（１３０）と、
   前記第一組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックする工程（１３２）と、
   前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記アナログ入力に、前記デジタル出力で中間構成デジタル出力信号を発生させる（１４４）ための前記アナログ入力信号を供給する工程（１４０）と、
   前記第二組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックする工程（１４２）であって、二つ以上の前記第二組の前記構成アナログ／デジタル変換器をクロックするのにタイミング信号を用いない、工程と、を備えた、方法。
2. 前記アナログ／デジタル変換器のアレイの前記少なくともいくつかのアクティベーションのそれぞれについて、先のアクティベーションにおける前記第二組の前記Ｌ個の構成アナログ／デジタル変換器のうちから前記第一組の前記Ｋ個の構成アナログ／デジタル変換器を選択する工程をさらに備えた、請求項１に記載の方法。
3. 前記選択は、あらゆるＮ／Ｋ個のアクティベーション中に、前記アレイのＮ個の構成アナログ／デジタル変換器のすべてが少なくとも一度前記第一組に属することになることによって条件づけられる、請求項２に記載の方法。
4. 前記第二組の前記構成アナログ／デジタル変換器のそれぞれについて、前記構成アナログ／デジタル変換器の先の欠陥測定に基づいて前記中間構成デジタル出力信号を補償する工程（１４６）をさらに備えた、請求項１乃至請求項３のいずれか一項に記載の方法。
5. 前記第二組の前記構成アナログ／デジタル変換器の前記補償された中間構成デジタル出力信号を多重化して（１４８）前記デジタル出力信号を生成する工程をさらに備えた、請求項４に記載の方法。
6. 各タイミング信号は、クロック信号周期Ｐを有するクロック信号のタイムシフトコピーである、請求項１乃至請求項５のいずれか一項に記載の方法。
7. コンピュータ可読媒体（６００）を備えたコンピュータプログラム製品であって、プログラム命令を備えたコンピュータプログラムを有し、前記コンピュータプログラムは、データ処理ユニット（６３０）にローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行されるとき、請求項１乃至請求項６のいずれか一項に記載の方法を実行させるよう適合された、コンピュータプログラム製品。
8. アナログ入力信号（５１０、５１０ｂ）を、サンプルレートＲを有するデジタル出力信号（５７０）に変換するよう適合されたタイムインターリーブ型アナログ／デジタル変換器であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
   Ｍ個のタイミング信号を生成するよう適合されたタイミング回路（５９０）と、
   それぞれがアナログ入力とデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器（５０１、５０２、５０３）のアレイと、
   前記構成アナログ／デジタル変換器のそれぞれの前記アナログ入力に、欠陥測定のための基準値もしくは前記デジタル出力で中間構成デジタル出力信号を発生させるための前記アナログ入力信号のいずれかを供給するよう適合された前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについてのセレクタ（５３１、５３２、５３３、５３１ｂ、５３２ｂ、５３３ｂ）と、
   コントローラ（５８０、５８０ｂ）であって、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションについて、
   整数Ｋ個の前記構成アナログ／デジタル変換器の第一組と、整数Ｌ個の前記構成アナログ／デジタル変換器の第二組とを定義し、Ｋ＋Ｌ＝Ｎであり、Ｋは少なくとも１でありＮよりも小さく、前記第一組および前記第二組は重複せず、
   前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第一組の前記構成アナログ／デジタル変換器へ前記基準値を供給させ、
   前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第二組の前記構成アナログ／デジタル変換器へ前記アナログ入力信号を供給させ、
   前記第一組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックし、
   前記第二組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックし、二つ以上の前記第二組のアナログ／デジタル変換器をクロックするのにタイミング信号は用いられない、ように適合されたコントローラ（５８０、５８０ｂ）と、を備えた、タイムインターリーブ型アナログ／デジタル変換器。
9. 前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについての前記セレクタ（５３１、５３２、５３３）は、前記アナログ入力信号（５１０）と前記基準値（５２１、５２２、５２３）との間で前記アナログ入力を切り替えるよう適合された、前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについての入力スイッチ（５３１、５３２、５３３）を備え、
   前記コントローラ（５８０）は、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記入力スイッチ（５３１、５３２、５３３）を前記基準値に設定することで、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第一組の前記構成アナログ／デジタル変換器へ前記基準値を供給させるよう適合され、
   前記コントローラ（５８０）は、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記入力スイッチ（５３１、５３２、５３３）を前記アナログ入力信号に設定することで、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第二組の前記構成アナログ／デジタル変換器へ前記アナログ入力信号を供給させるよう適合された、請求項８に記載のタイムインターリーブ型アナログ／デジタル変換器。
10. 前記デジタル出力を中間構成デジタル出力信号経路（５４７、５４８、５４９）と欠陥測定経路（５４４、５４５、５４６）との間でスイッチするよう適合された出力スイッチ（５４１、５４２、５４３）を前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについてさらに備え、前記コントローラ（５８０）は、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションのそれぞれについて、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記出力スイッチ（５４１、５４２、５４３）を前記欠陥測定経路に設定し、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記出力スイッチ（５４１、５４２、５４３）を前記中間構成デジタル出力信号経路に設定するようさらに適合された、請求項８または請求項９に記載のタイムインターリーブ型アナログ／デジタル変換器。
11. 前記コントローラ（５８０、５８０ｂ）は、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティべーションについて、先のアクティベーションの前記第二組の前記Ｌ個の構成アナログ／デジタル変換器の中から前記第一組の前記Ｋ個の構成アナログ／デジタル変換器を選択するようさらに適合された、請求項８乃至請求項１０のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
12. 前記第二組の前記構成アナログ／デジタル変換器のそれぞれについて、前記構成アナログ／デジタル変換器の先の欠陥測定に基づいて前記中間構成デジタル出力信号を補償するよう適合された一つ以上の補償ユニット（５５１、５５２、５５３）をさらに備えた、請求項８乃至請求項１１のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
13. 前記第二組の前記構成アナログ／デジタル変換器の前記補償された中間構成デジタル出力信号を多重化して前記デジタル出力信号を生成するよう適合されたマルチプレクサ（５６０）をさらに備えた、請求項１２に記載のタイムインターリーブ型アナログ／デジタル変換器。
14. 請求項８乃至請求項１３のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器を備えた集積回路。
15. 請求項８乃至請求項１３のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器または請求項１４に記載の集積回路を備えた電子機器。

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