KR20150127592A

KR20150127592A - 타임-인터리브 아날로그-디지털 컨버터의 결함 평가

Info

Publication number: KR20150127592A
Application number: KR1020157022810A
Authority: KR
Inventors: 롤프 선드블라드
Original assignee: 애나카텀 디자인 에이비
Priority date: 2013-03-08
Filing date: 2014-03-07
Publication date: 2015-11-17
Also published as: US9331708B2; EP2965432A1; TW201448481A; WO2014135685A1; TWI605687B; US20160006447A1; JP2016513898A; KR101735581B1; CN105075126B; CN105075126A; EP2965432B1

Abstract

아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작 방법이 개시되어 있다. 타임-인터리브 아날로그-디지털 컨버터는 M개의 타이밍 신호들을 발생하기 위한 타이밍 회로; 및 아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터 어레이를 구비한다. 상기 방법은 구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들(100) 각각에 대해; 제 1 세트의 정수 K개의 구성 아날로그-디지털 컨버터들 및 제 2 세트의 정수 L개의 구성 아날로그-디지털 컨버터들 정의하는 단계(120); 제 1 세트의 구성 아날로그-디지털 컨버터 각각의 아날로그 입력에 결함 측정(134)을 위한 기준 값을 공급하는 단계(130); 타이밍 신호들 중 하나로 제 1 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계(132); 디지털 출력에서 중간 구성 디지털 출력신호의 발생(144)을 위한 아날로그 입력신호를 제 2 세트의 구성 아날로그-디지털 컨버터 각각의 아날로그 입력에 공급하는 단계(140); 및 타이밍 신호들 중 하나로 제 2 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계(142)를 포함하고, 제 2 세트의 구성 아날로그 디지털 컨버터들 중 2 이상을 클록하는데 타이밍 신호들이 전혀 사용되지 않는다. 해당하는 컴퓨터 프로그램 제품, 타임-인터리브 아날로그-디지털 컨버터, 집적회로 및 전자장치가 또한 개시되어 있다.

Description

타임-인터리브 아날로그-디지털 컨버터의 결함 평가{ESTIMATION OF IMPERFECTIONS OF A TIME-INTERLEAVED ANALOG- TO-DIGITAL CONVERTER}

본 발명은 일반적으로 아날로그-디지털 컨버터 분야에 관한 것이다. 보다 상세하게는, 타임-인터리브 아날로그-디지털 컨버터의 결함 평가에 관한 것이다.

예컨대, 텔레비전 수상기 및 기타 오디오/비디오 장비와 같은 전자장비는 통상적으로 아날로그 기술 대신 디지털 기술을 이용해 실행된다. 대표적으로, 디지털 기술이 더 발달할수록, 아날로그 신호를 디지털 기술 구현에 적합한 디지털 신호로 변환하는 과업이 더 많이 요구된다.

개념상, 아날로그-디지털 컨버터(또한 ADC 또는 A/D 컨버터로 표기됨)는 해당기술분야에 뿐만 아니라 기본 기능(샘플앤홀드, 양자화)이 매우 잘 알려져 있어 여기서 더 상세히 말하지 않을 것이다.

높은 샘플링 주파수에 대해, 높은 샘플링 주파수를 수용할 수 있도록 다수의 구성 ADC를 구비한 ADC 구조를 사용하는 것이 필요하거나 적어도 이점적일 수 있다. 이런 구조는 각 구성된 ADC에 대한 처리속도 요건을 완화시킨다. 이런 ADC 구조의 일례는 파이프라인 ADC 및 타임-인터리브 ADC(가령, 병렬 연속의 ADC)이다. US 2011/0304489 A1, WO 2007/093478 A1, EP 0624289 B1 및 WO 2010/042051 A1은 다양한 예의 타임-인터리브 ADC 구조들을 기술하고 있다.

모든 전자장비는 다소 눈에 띌 수 있는 고유의 결함이 있다. 이는, 물론, ADC의 경우이며, 특히 타임-인터리브 ADC의 각 구성 ADC에 대해서이다. 이들을 보상할 수 있도록 결함을 평가하는 것이 바람직할 수 있다. 예컨대, 디지털 영역, 아날로그 영역, 또는 디지털과 아날로그 영역 모두에 보상이 적용될 수 있다.

결함 평가에 대한 공지된 기술의 단점은 임의의 아날로그 신호의 변환 동안 이들이 수행될 수 없다는 것이다. (가령, ADC의 생산과 관련해) 별도의 측정 세션을 갖거나 아날로그 신호에 포함된 공지의 신호부분에 의존하는 것이 필요하다(가령, 오프세트 에러의 평가는 아날로그 신호에 반복적으로 있는 공지의 신호수준에 달려 있는 US 2011/0304489 Al를 참조). 따라서, 공지의 신호부분이 전혀 없는 아날로그 신호가 변환되고 시간에 걸쳐 동적으로 변하는 결함이 있다면, 이들 결함에 대한 보상을 제공하는 것은 성가실 수 있다.

따라서, 타임-인터리브 아날로그-디지털 컨버터의 결함 평가에 대한 대안적인 향상된 방법 및 수단이 필요하다.

본 명세서에 사용될 경우 "구비한다/구비하는"이라는 용어는 상태 특징, 완전체, 단계, 또는 구성요소를 명시하도록 해석되나 하나 이상의 다른 특징, 완전체, 단계, 또는 구성요소 또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.

몇몇 실시예들의 목적은 상기 단점 중 적어도 일부를 제거하고 타임-인터리브 아날로그-디지털 컨버터의 결함 평가에 대한 방법 및 수단을 제공하는 것이다.

제 1 태양에 따르면, 이는 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작 방법에 의해 달성된다.

상기 타임-인터리브 아날로그-디지털 컨버터는 M개의 타이밍 신호들을 발생하기 위한 타이밍 회로; 및 아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터 어레이를 구비한다.

상기 방법은, 구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들 각각에 대해, 제 1 세트의 정수 K개의 구성 아날로그-디지털 컨버터들 및 제 2 세트의 정수 L개의 구성 아날로그-디지털 컨버터들 정의하는 단계를 포함하고, K+L=N이며, K는 적어도 하나 및 N 미만이고 제 1 및 제 2 세트는 중첩되지 않는다.

상기 방법은 또한, 구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들 각각에 대해, 제 1 세트의 구성 아날로그-디지털 컨버터 각각의 아날로그 입력에 결함 측정을 위한 기준 값을 공급하는 단계 및 타이밍 신호들 중 하나로 제 1 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계를 포함한다.

게다가 상기 방법은, 구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들 각각에 대해, 디지털 출력에서 중간 구성 디지털 출력신호의 발생을 위한 아날로그 입력신호를 제 2 세트의 구성 아날로그-디지털 컨버터 각각의 아날로그 입력에 공급하는 단계; 및 타이밍 신호들 중 하나로 제 2 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계를 포함하고, 제 2 세트의 구성 아날로그 디지털 컨버터들 중 2 이상을 클록하는데 타이밍 신호들이 전혀 사용되지 않는다,

몇몇 실시예에 따르면, 각 타이밍 신호는 클록신호 주기(P)를 갖는 클록신호의 타임 시프트 복제일 수 있다. 몇몇 실시예에서, 타이밍 신호들 중 하나는 타임 시프트가 0인 클록신호의 타임 시프트 복제일 수 있다.

몇몇 실시예에 따르면, 구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들 각각에 대해 수행된 단계들은 구성 아날로그-디지털 컨버터 어레이의 각 동작에 대해 수행될 수 있다.

구성 아날로그-디지털 컨버터 어레이의 동작은 각각의 구성 아날로그-디지털 컨버터 어레이가 정확히 한번 작동될 경우 시간 주기동안 이벤트의 개수를 말한다. 몇몇 실시예에서, 구성 아날로그-디지털 컨버터 어레이의 동작은 각각 현재 사용된 구성 아날로그-디지털 컨버터 어레이가 정확히 한번 동작될 때(가령, 하나 이상의 구성 아날로그-디지털 컨버터 어레이가 예컨대, 에너지 효율 이유로 오프모드 또는 대기모드에 있을 때) 시간 주기동안 이벤트의 개수를 말한다. 상기 구성 아날로그-디지털 컨버터가 동작되는 것은 구성 아날로그-디지털 컨버터에 의해 (아날로그 입력신호 또는 기준 긴호로부터) 아날로그 샘플 값이 입력되고 처리되는 것을 말한다.

몇몇 실시예에서, 기준 값은 0 값일 수 있고 지면에 연결에 의해 달성될 수 있다. 다른 실시예에서, 기준 값은 0이 아닌 값일 수 있다. 또 다른 실시예에서, 기준 값은 다른 타입의 결함 측정이 수행될 수 있도록 2 이상의 값들(이들 중 하나는 0일 수 있음) 사이에서 변할 수 있다.

대표적인 실시예에서, K는 1일 수 있다.

몇몇 실시예에 따라, 구성 아날로그-디지털 컨버터 어레이가 클록신호 주기(P) 당 정확히 한번 작동되면, M은 L과 같을 수 있다. 이런 실시예에서, 각 구성 아날로그-디지털 컨버터는 클록신호 주기(P)마다 한번 디지털 샘플 값을 출력하게 할 수 있는 처리속도를 가질 수 있다. 이런 실시예는 K개의 중복 구성 아날로그-디지털 컨버터들을 갖는 것으로 보여질 수 있다.

몇몇 실시예에 따라, 어떠한 중복된 구성 아날로그-디지털 컨버터들도 있지 않아야 하면, M은 N과 같을 수 있고 구성 아날로그-디지털 컨버터 어레이는 클록신호 주기(P) 당 한번 이상 작동되어야 한다. 따라서, 이런 실시예에서, 각 구성 아날로그-디지털 컨버터는 클록신호 주기(P)마다 한번 이상 디지털 샘플 값을 출력하게 할 수 있는 처리속도를 가질 수 있다. 대표적으로, 각 구성 아날로그-디지털 컨버터는 이들 실시예에서 P-K/R의 매 주기마다 한번 디지털 샘플 값을 출력하게 할 수 있는 처리속도를 가질 수 있다.

몇몇 실시예에서, 타이밍 신호들 중 하나로 제 1 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계는 대표적으로 어레이의 이전 동작 동안 구성 아날로그-디지털 컨버터를 클록하는데 사용된 타이밍 신호 및 어레이의 연속 동작 동안 구성 아날로그-디지털 컨버터을 클록하는데 사용된 타이밍 신호 간에 절반 정도로 가능한 한 가까운 타이밍 신호로 구성 아날로그-디지털 컨버터를 클록하는 단계를 포함한다.

몇몇 실시예에서, 타이밍 신호들 중 하나로 제 2 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계는 구현시 이들의 물리적 위치들에 관해 순차적인 형태로 제 2 세트의 구성 아날로그-디지털 컨버터를 클록하는 단계를 포함한다. 몇몇 실시예에서, 제 2 세트의 구성 아날로그-디지털 컨버터를 클록하는 단계는 어레이의 이전 동작 동안 구성 아날로그-디지털 컨버터를 클록하는데 사용된 타이밍 신호 및 어레이의 연속 동작 동안 구성 아날로그-디지털 컨버터을 클록하는데 사용된 타이밍 신호 간에 절반 정도로 가능한 한 가까운 타이밍 신호로 구성 아날로그-디지털 컨버터를 클록하는 단계를 포함한다. 다른 실시예에서, 다른 클록 규칙들이 적용될 수 있다(예컨대, 의사랜덤 클록킹 방식에 대해 WO 2007/093478 Al 참조). 일반적으로, 제 2 세트의 구성 아날로그-디지털 컨버터는 어레이의 적어도 몇몇 동작들 각각 동안 제 2 세트의 구성 아날로그-디지털 컨버터들 중 2 이상을 클록하는데 타이밍 신호가 전혀 사용되지 않는 한 임의의 적절한 규칙에 따라 클록될 수 있다.

몇몇 실시예에 따르면, 상기 방법은, 구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들 각각에 대해, 이전 동작의 제 2 세트의 L개의 구성 아날로그-디지털 컨버터들 중에서 제 1 세트의 K개의 구성 아날로그-디지털 컨버터들을 선택하는 단계를 더 포함할 수 있다. 예컨대, 임의의 N/K 동작 동안, 모든 N개의 구성 아날로그-디지털 컨버터 어레이가 적어도 한번 제 1 세트에 속하는 것에 의해 선택이 조건화될 수 있다. 이런 실시예들의 적용은 모든 구성 아날로그-디지털 컨버터들에 결함을 평가하기 위한 동일한 회수의 기회가 주어지는 것을 보장한다. 대표적인 구현으로, 제 1 세트의 멤버십은 라운드 로빈 형태로 또는 임의의 다른 균일한 분배 규칙에 따라 구성 아날로그-디지털 컨버터들 사이에서 순환할 수 있다. 그러나, 몇몇 실시예에서, 구성 아날로그-디지털 컨버터들 간에 불균일하게 결함을 측정하는 것이 이점적일 수 있고, 따라서, 제 1 세트의 K개의 구성 아날로그-디지털 컨버터들의 선택을 위한 다른 방법들이 적용될 수 있음에 유의해야 한다.

몇몇 실시예에 따르면, 상기 방법은, 제 2 세트의 구성 아날로그-디지털 컨버터 어레이의 각각에 대해, 구성 아날로그-디지털 컨버터의 이전 결함 측정을 기초로 중간 구성 디지털 출력신호를 보상하는 단계를 더 포함할 수 있다. 따라서, 각 구성 아날로그-디지털 컨버터의 결함 측정은 구성 아날로그-디지털 컨버터의 하나 이상의 연이은 디지털화 신호들을 보상하는데 사용된다. 이는, 가령, 추후 사용을 위해 메모리 또는 레지스터에 결함 측정을 저장 또는 결함 측정을 기초로 추후 사용을 위해 보상 파라미터들을 조절함으로써 달성될 수 있다. 몇몇 실시예에서, 상기 방법은 또한, 제 2 세트의 구성 아날로그-디지털 컨버터 어레이의 각각에 대해, 구성 아날로그-디지털 컨버터들 중 하나 이상의 다른 컨버터들의 이전 결함 측정을 기초로 중간 구성 디지털 출력신호를 보상하는 단계를 포함한다. 예컨대, 구성 아날로그-디지털 컨버터들 중에서 평균 결함 값이 계산되고 보상을 위해 사용될 수 있다. 보상은 정정 또는 적어도 결함 상황의 향상을 포함할 수 있다.

몇몇 실시예에서, 상기 방법은 디지털 출력신호를 발생하기 위해 제 2 세트의 구성 아날로그-디지털 컨버터들의 보상된 중간 구성 디지털 출력신호를 다중화하는 단계를 더 포함할 수 있다. 다중화하는 단계는 시퀀싱을 포함할 수 있다. 대표적으로, 다중화는 멀티플렉서가 제 2 세트의 구성 아날로그-디지털 컨버터가 클록된 동일한 순서대로 보상된 중간 구성 디지털 출력신호를 선택하도록 제 2 세트의 구성 아날로그-디지털 컨버터의 클록킹에 관련될 수 있다.

결함 측정에 의해 평가될 수 있는 예시적인 결함은 오프세트, 이득 에러, 1/f 타입 노이즈, 샘플링 타임 에러 및 주파수 드리프트를 포함한다. 예시적인 결함 보상은 상기 결함 측정을 기초로 한 보상을 포함한다. 측정 및 보상은 임의의 적절한 공지된 또는 장래의 방법들을 이용해 수행될 수 있다. 예컨대, 오프세트 보상 및 이득 에러 보상은 WO2012/123578 Al에 기술된 방법들 기초로 수행될 수 있고, 샘플링 타임 에러 및 주파수 드리프트는 기준 값이 가변 신호일 경우에 수행된 측정을 기초로 할 수 있다. 1/f 타입 노이즈의 보상 정확도는 대표적으로 측정이 종종 수행될 경우 증가한다.

제 2 태양은 프로그램 명령어를 포함한 컴퓨터 프로그램을 갖는 컴퓨터 판독가능매체를 구비한 컴퓨터 프로그램 제품이다. 상기 컴퓨터 프로그램은 데이터처리장치에 로드될 수 있고 컴퓨터 프로그램이 데이터처리장치에 의해 실행될 경우 제 1 태양에 따른 방법을 실행하도록 적용된다.

제 3 태양은 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환시키도록 형성된 타임-인터리브 아날로그-디지털 컨버터이다.

상기 타임-인터리브 아날로그-디지털 컨버터는 또한 각각의 구성 아날로그-디지털 컨버터의 아날로그 입력에 결함 측정을 위한 기준 값 또는 디지털 출력에 중간 구성 디지털 출력신호의 발생을 위한 아날로그 입력신호를 공급하도록 형성된 각각의 구성 아날로그-디지털 컨버터에 대한 셀렉터를 구비한다.

또한, 타임-인터리브 아날로그-디지털 컨버터는, 구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들 각각에 대해, 제 1 세트의 정수 K개의 구성 아날로그-디지털 컨버터 및 제 2 세트의 정수 L개의 구성 아날로그-디지털 컨버터를 정의하도록 형성된 컨트롤러를 구비하고, K+L=N이며, K는 적어도 하나 및 N 미만이고 제 1 및 제 2 세트는 중첩되지 않는다.

컨트롤러는 또한, 구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들 각각에 대해, 제 1 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 1 세트의 구성 아날로그-디지털 컨버터들에 기준 값을 공급하게 하고, 제 2 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 2 세트의 구성 아날로그-디지털 컨버터들에 아날로그 입력신호를 공급하게 하며, 타이밍 신호들 중 하나로 제 1 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하고, 타이밍 신호들 중 하나로 제 2 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하게 하며, 제 2 세트의 구성 아날로그 디지털 컨버터들 중 2 이상을 클록하는데 타이밍 신호들이 전혀 사용되지 않는다.

몇몇 실시예에 따르면, 각각의 아날로그-디지털 컨버터에 대한 셀렉터는 아날로그 입력신호와 기준 값 사이에 아날로그 입력을 스위치하도록 형성된 입력 스위치를 구비한다. 이러한 실시예에서, 컨트롤러는 제 1 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 1 세트의 구성 아날로그-디지털 컨버터 각각의 입력 스위치를 기준 값으로 설정함으로써 제 1 세트의 구성 아날로그-디지털 컨버터에 기준 값을 공급하게 하도록 형성될 수 있고; 제 2 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 2 세트의 구성 아날로그-디지털 컨버터 각각의 입력 스위치를 아날로그 입력신호로 설정함으로써 제 2 세트의 구성 아날로그-디지털 컨버터에 아날로그 입력신호를 공급하게 하도록 형성될 수 있다.

몇몇 실시예에서, 타임-인터리브 아날로그-디지털 컨버터는 중간 구성 디지털 출력신호경로와 결함 측정경로 사이에 디지털 출력을 스위치하도록 형성된 각각의 구성 아날로그-디지털 컨버터에 대한 출력 스위치를 더 구비할 수 있다. 이런 실시예에서, 컨트롤러는, 구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들 각각에 대해, 제 1 세트의 구성 아날로그-디지털 컨버터들 각각의 출력 스위치를 결함 측정경로로 설정하고 제 2 세트의 구성 아날로그-디지털 컨버터들 각각의 출력 스위치를 중간 구성 디지털 출력신호경로로 설정하도록 더 형성될 수 있다.

몇몇 실시예에 따르면, 컨트롤러는, 각각의 구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들에 대해, 이전 동작의 제 2 세트의 L개의 구성 아날로그-디지털 컨버터들 중에서 제 1 세트의 K개의 구성 아날로그-디지털 컨버터들을 선택하도록 더 형성될 수 있다.

몇몇 실시예에서, 타임-인터리브 아날로그-디지털 컨버터는, 제 2 세트의 구성 아날로그-디지털 컨버터들 각각에 대해, 구성 아날로그-디지털 컨버터의 이전 결함 측정을 기초로 중간 구성 디지털 출력신호를 보상하도록 형성된 하나 이상의 보상유닛들을 더 구비할 수 있다.

타임-인터리브 아날로그-디지털 컨버터는 디지털 출력신호를 발생하기 위해 제 2 세트의 구성 아날로그-디지털 컨버터의 보상된 중간 구성 디지털 출력신호들을 다중화하도록 형성된 멀티플렉서를 더 구비할 수 있다.

제 4 태양은 제 3 태양의 타임-인터리브 아날로그-디지털 컨버터를 포함한 집적회로이고, 제 5 태양은 제 3 태양의 타임-인터리브 아날로그-디지털 컨버터 또는 제 4 태양의 집적회로를 포함한 전자장치이다.

몇몇 실시예에서, 제 3 , 4, 및 5 태양은 제 1 태양에 대해 상술한 바와 같은 다양한 특징들 중 어느 하나와 동일하거나 일치하는 특징들을 추가로 가질 수 있다.

몇몇 실시예들의 이점은 결함 측정이 아날로그 입력신호의 아날로그-디지털 변환 동안 수행될 수 있다는 것이다. 이는 타임-인터리브 아날로그-디지털 컨버터가 시간가변 결함들, 가령 시간에 걸친 드리프트를 따르고 보상하게 할 수 있다.

몇몇 실시예들의 또 다른 이점은 아날로그 입력신호가 공지의 신호(가령, 기준 신호 레벨)을 포함할 필요가 없다는 것이다. 따라서, 결함 측정은 임의의 아날로그 입력신호의 아날로그-디지털 변환 동안 수행될 수 있다.

몇몇 실시예들의 또 다른 이점은 모든 구성 아날로그-디지털 컨버터들이 각각 특징된다는 것이다. 이는, 가령, 구성 아날로그-디지털 컨버터들 간의 변경이 보상될 수 있고, 구성 아날로그-디지털 컨버터들이 매치될 필요가 없게 할 수 있다.

또 다른 이점은 결함 측정이 동적이고 유연하다는 것이다. 예컨대, 결함 측정의 주파수 및 분배가 변할 수 있다. 이런 변화는 가령 소프트웨어로 구현될 수 있다.

본 발명의 내용에 포함됨.

다른 목적, 특징, 및 이점은 첨부도면을 참조로 한 하기의 상세한 설명으로부터 명백해진다.
도 1은 몇몇 실시예에 따른 예시적인 방법 단계들을 도시한 흐름도이다.
도 2는 몇몇 실시예에 따른 구성 아날로그-디지털 컨버터에 대한 예시적인 셋팅을 도시한 개략 타이밍도이다.
도 3은 몇몇 실시예에 따른 구성 아날로그-디지털 컨버터에 대한 예시적인 셋팅을 도시한 개략 타이밍도이다.
도 4는 몇몇 실시예에 따른 구성 아날로그-디지털 컨버터에 대한 예시적인 셋팅을 도시한 개략 타이밍도이다.
도 5a는 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터를 도시한 개략 블록도이다.
도 5b는 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터를 도시한 개략 블록도이다.
도 6은 몇몇 실시예에 따른 컴퓨터 판독가능한 매체를 도시한 개략도이다.

하기에서, 타임-인터리브 ADC의 (구성 ADC 어레이에서 구성 ADC를 각각 구비한) 개개의 처리경로들에 반복적으로 동작 동안 결함이 측정되는 것을 특징으로 하는 실시예들을 기술할 것이다. 결함 측정은, 가령, 절대 오프세트, 게인 오프세트, 1/f 타입 노이즈 등의 평가를 포함할 수 있다. 반복 측정은 보상이 시간가변 결함, 가령, 드리프트(drifit)를 따르게 한다.

몇몇 실시예에 따르면, 결함 측정은 구성 ADC 어레이의 동작들 중 적어도 일부 동안 처리경로들 중 적어도 하나에 수행된다. 대표적인 구현으로, 결함 측정은 구성 ADC의 각 동작 동안 처리경로들 중 정확히 하나에 수행된다. 결함 측정을 위해 지정된 처리경로(들)은 모든 처리경로들이 균일하고 반복적으로 특징되도록 동작들 간에 변할 수 있다.

결함 측정은 구성 ADC 어레이의 동작 동안 피측정 처리경로의 구성 ADC에 아날로그 입력이 아날로그 입력신호 대신 기준 신호값을 수신하게 함으로써 구현될 수 있다. 기준 값은 대표적으로 결함이 선형인(즉, 결함이 입력 신호값에 무관한) 것으로 가정할 경우 그라운드 레벨 또는 0 레벨(가령, 0V)일 수 있다. 대안으로, 기준값은 0이 아닌 레벨일 수 있다. 구성 ADC를 캘리브레이션하기 위해 0이 아닌 레벨이 어떻게 사용되는지에 대한 일예가 WO 2012/123578 Al에 개시되어 있다. 또 대안으로, 기준 값은 다른 측정 경우들 간의 (다른 타입의 결함 측정들을 수행하는데 적합한) 다른 많은 기준 레벨들 사이에서 다를 수 있다. 몇몇 실시예에서, 기준값은 시간 결함 및 주파수 드리프트를 샘플링하기 위한 측정 및 보상을 가능하게 하는가변 신호이다.

기준 값은 구성 ADC의 입력에 있는 스위치의 동작에 의해 구성 ADC에 입력될 수 있다. 대안으로, 기준 값은 초기의 처리 단계들에 의해 구성 ADC에 입력으로 설정될 수 있다.

도 1은 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작의 몇몇 실시예들에 따른 예시적인 방법(100)을 도시한 것이다. 상기 방법은 단계(110)으로 도시된 바와 같이 N개의 구성 ADC 어레이의 각 동작에 대해 실행된다.

단계 120에서, 구성 ADC의 제 1 및 제 2 비중첩 세트들이 정의된다. 제 1 세트는 K개의 구성 ADC를 구비하고, 제 2 세트는 L개의 구성 ADC를 구비하며, K+L=N이다. 대표적인 적용으로, 제 1 세트의 K개의 구성 ADC는 이전 동작의 제 2 세트의 L개의 구성 ADC 중에서 선택될 수 있다. 예컨대, 선택은 임의의 N/K 동작 동안 모든 N개의 구성 아날로그-디지털 컨버터 어레이가 적어도 한번 제 1 세트에 속할 수 있게 함으로써 조건화될 수 있다. 대표적인 구현으로, 제 1 세트의 멤버십은 라운드 로빈 방식 또는 임의의 다른 균일한 분배 규칙에 따라 구성 아날로그-디지털 컨버터들 중에서 순환할 수 있다.

제 1 세트(단계 130-136)에 관한 동작들은 도 1에 도시된 바와 같이 제 2 세트(단계 140-148)에 관한 동작들에 대해 동시에 수행될 수 있다. 그러나, 몇몇 실시예에 따르면, 이들 동작들은 차례로 임의의 적절한 순서대로 또는 일부 동작들은 차례대로 그리고 일부는 동시에 수행되는 세미-패러럴(semi-parall) 형태로 수행될 수 있다.

단계 130에서, 제 1 세트의 구성 ADC의 입력에는 기준 값이 제공되고 제 1 세트의 구성 ADC가 단계 132에서 각각의 타이밍 신호들에 의해 클록될 경우, 결함 측정이 수행된다(단계 134). 측정의 결과는 추후 사용을 위해 단계 136에서 기억된다(가령, 단계 146 참조).

단계 140에서, 제 2 세트의 구성 ADC의 입력에 아날로그 입력신호가 제공되고 제 2 세트의 구성 ADC가 단계 142에서 각각의 (상호 다른) 타이밍 신호들에 의해 클록될 경우, 중간 구성 디지털 출력신호들이 아날로그 입력신호로부터 발생된다(단계 144). 제 2 세트의 중간 구성 디지털 출력신호는 각각의 구성 ADC 및 가능하게는 또한 다른 구성 ADC 어레이의 이전의 결함 측정들을 기초로 단계 146에서 보상된다(가령, 단계 136 참조).

그런 후 보상된 중간 구성 디지털 출력신호들은 단계 148에서 시퀀스되고(또는 그렇지 않으면 적절히 다중화되고), 상기 방법은 구성 ADC 어레이의 새 동작을 위해 단계 110으로 복귀한다.

언급된 타이밍 신호들은 M개의 타이밍 신호 세트이고, 각 타이밍 신호는 클록신호 주기(P)를 갖는 클록신호의 타임 시프트 복제이다.

도 2는 N=4, M=L=3, 및 K=l인 일예에 따른 개략 타이밍도이다. 최상신호(201)는 시간주기(231, 232, 233, 234)로 나타낸 바와 같이 클록신호 주기(P)를 갖는 클록신호(CLK)를 나타낸다. 다음 M=3 신호(211, 212, 213)는 클록신호의 타임 시프트 복제인 타이밍 신호(T_l, T_2, T_3)를 도시한 것이다. 가령 T_l 및 T_2 간의 타임 시프트는 디지털 출력신호의 샘플링 주기(1/R)에 해당한다.

N=4 최하신호(221, 222, 223, 224)는 구성 ADC의 셋팅(ADC_1, ADC_2, ADC_3, ADC_4)을 나타낸다. 각 구성 ADC의 처리율은 클록 신호주기(P)에 해당하고 구성 ADC의 어레이는 클록신호 주기당 한번 작동된다.

제 1 동작(주기 231)에서, ADC_1는 (높은 신호 값으로 예시 목적으로만 표시된) 측정모드로 설정되고 신호(211)에서 신호(221)로 대시 화살표로 표시된 바와 같이 T_1으로 클록된다. 동일한 동작 동안, ADC_2, ADC_3 및 ADC_4는 (낮은 신호 값으로 예시 목적으로만 표시된) 디지타이징 모드로 설정된다. ADC_2는 신호(211)에서 신호(222)로 대시 화살표로 표시된 바와 같이 T_1으로 클록되고, ADC_3는 신호(212)에서 신호(223)로 대시 화살표로 표시된 바와 같이 T_2로 클록되며, ADC_4는 신호(213)에서 신호(224)로 대시 화살표로 표시된 바와 같이 T_3으로 클록된다. 따라서, ADC_2, ADC_3 및 ADC_4는 ADC_1이 특징되는 동안 정확한 샘플레이트로 디지털화 출력신호를 집합적으로 발생한다.

제 2 동작(주기 232)에서, ADC_2는 측정모드로 설정되고 T_2로 클록되는 반면, ADC_1, ADC_3 및 ADC_4는 디지타이징 모드로 설정된다. ADC_1은 T_1으로 클록되고, ADC_3는 T_2로 클록되며. ADC_4는 T_3로 클록된다.

제 3 동작(주기 233)에서, ADC_3은 측정모드로 설정되고 T_3으로 클록되는 반면, ADC_1, ADC_2 및 ADC_4는 디지타이징 모드로 설정된다. ADC_1은 T_1으로 클록되고, ADC_2는 T_2로 클록되며. ADC_4는 T_3로 클록된다.

제 4 동작(주기 234)에서, ADC_4은 측정모드로 설정되고 T_3으로 클록되는 반면, ADC_1, ADC_2 및 ADC_3는 디지타이징 모드로 설정된다. ADC_1은 T_1으로 클록되고, ADC_2는 T_2로 클록되며. ADC_3는 T_3로 클록된다.

도 2의 타이밍도는 하나의 가외 또는 중복 구성 ADC가 결함 측정할 수 있도록 추가된 TI ADC 구현에 대한 예시일 수 있다.

도 3은 N=M=4, L=3, 및 K=l인 일예에 따른 개략 타이밍도이다. 최상신호(301)는 시간주기(341, 342, 343)로 나타낸 바와 같이 클록신호 주기(P)를 갖는 클록신호(CLK)를 나타낸다. 다음 M=4 신호(311, 312, 313, 314)는 클록신호의 타임 시프트 복제인 타이밍 신호(T_l, T_2, T_3, T_4)를 도시한 것이다. 가령 T_l 및 T_2 간의 타임 시프트는 디지털 출력신호의 샘플링 주기(1/R)에 해당한다.

N=4 최하신호(321, 322, 323, 324)는 구성 ADC의 셋팅(ADC_1, ADC_2, ADC_3, ADC_4)을 나타낸다. 각 구성 ADC의 처리율은 클록 신호주기(1/P)보다 크고, 구성 ADC 어레이는 동작주기(331, 332, 333, 334)로 나타낸 바와 같이 클록신호 주기당 한번 이상 작동된다.

제 1 동작(주기 331)에서, ADC_1는 (높은 신호 값으로 예시 목적으로만 표시된) 측정모드로 설정되고 신호(311)에서 신호(321)로 대시 화살표로 표시된 바와 같이 T_1으로 클록된다. 동일한 동작 동안, ADC_2, ADC_3 및 ADC_4는 (낮은 신호 값으로 예시 목적으로만 표시된) 디지타이징 모드로 설정된다. ADC_2는 신호(311)에서 신호(322)로 대시 화살표로 표시된 바와 같이 T_1으로 클록되고, ADC_3는 신호(312)에서 신호(323)로 대시 화살표로 표시된 바와 같이 T_2로 클록되며, ADC_4는 신호(313)에서 신호(324)로 대시 화살표로 표시된 바와 같이 T_3으로 클록된다.

제 2 동작(주기 332)에서, ADC_2는 측정모드로 설정되고 T_1로 클록되는 반면, ADC_1, ADC_3 및 ADC_4는 디지타이징 모드로 설정된다. ADC_1은 T_4로 클록되고, ADC_3는 T_1로 클록되며. ADC_4는 T_2로 클록된다.

제 3 동작(주기 333)에서, ADC_3은 측정모드로 설정되고 T_1으로 클록되는 반면, ADC_1, ADC_2 및 ADC_4는 디지타이징 모드로 설정된다. ADC_1은 T_3으로 클록되고, ADC_2는 T_4로 클록되며. ADC_4는 T_1로 클록된다.

제 4 동작(주기 334)에서, ADC_4은 측정모드로 설정되고 T_4으로 클록되는 반면, ADC_1, ADC_2 및 ADC_3는 디지타이징 모드로 설정된다. ADC_1은 T_2로 클록되고, ADC_2는 T_3로 클록되며. ADC_3는 T_4로 클록된다.

도 3의 타이밍도는 가외 또는 중복 구성 ADC가 전혀 추가되지 않고, 구성 ADC는 결함 측정을 할 수 있도록 더 높은 주파수에서 클록되는(즉, 중복은 시간 영역에서 달성되는) TI ADC 구현에 대한 예시일 수 있다.

도 4는 N=M=4, L=2, 및 K=2인 일예에 따른 개략 타이밍도이다. 최상신호(401)는 시간주기(441, 442, 443)로 나타낸 바와 같이 클록신호 주기(P)를 갖는 클록신호(CLK)를 나타낸다. 다음 M=4 신호(411, 412, 413, 414)는 클록신호의 타임 시프트 복제인 타이밍 신호(T_l, T_2, T_3, T_4)를 도시한 것이다. 가령 T_l 및 T_2 간의 타임 시프트는 디지털 출력신호의 샘플링 주기(1/R)에 해당한다.

N=4 최하신호(421, 422, 423, 424)는 구성 ADC의 셋팅(ADC_1, ADC_2, ADC_3, ADC_4)을 나타낸다. 각 구성 ADC의 처리율은 클록 신호주기(1/P)의 2배이고, 구성 ADC 어레이는 동작주기(431, 432, 433, 434, 435, 436)로 나타낸 바와 같이 클록신호 주기당 2번 작동된다.

제 1 동작(주기 431)에서, ADC_1 및 ADC_2는 측정모드로 설정되고 T_1 및 T_2로 각각 클록되는 반면, ADC_3 및 ADC_4는 디지타이징 모드로 설정되고 T_1 및 T_2로 각각 클록된다.

제 2 동작(주기 432)에서, ADC_3 및 ADC_4는 측정모드로 설정되고 T_3 및 T_4로 각각 클록되는 반면, ADC_1 및 ADC_2는 디지타이징 모드로 설정되고 T_3 및 T_4로 각각 클록된다.

제 3 동작(주기 433)에서, ADC_1 및 ADC_2는 측정모드로 설정되고 T_1 및 T_2로 각각 클록되는 반면, ADC_3 및 ADC_4는 디지타이징 모드로 설정되고 T_1 및 T_2로 각각 클록된다. 이하 등등.

도 4의 타이밍도는 또한 가외 또는 중복 구성 ADC가 전혀 추가되지 않고, 구성 ADC는 결함 측정을 할 수 있도록 더 높은 주파수에서 클록되는 TI ADC 구현에 대한 예시일 수 있다.

도 2-4의 예로써 나타낸 더 일반적인 경우에서, 클록 주기(P)는 대표적으로 타이밍 신호의 개수(M)와 PR=M과 같은 샘플레이트(R)에 관한 것인 반면, 구성 ADC 어레이의 동작 주파수(1/T)는 TR=L=N-K로서 샘플레이트(R), 어레이에 있는 구성 ADC의 개수(N), 제 1 세트(K) 및 제 2 세트(L)에 관한 것이다. 대표적으로 하나 이상의 파라미터들(가령, R, N, 및 T)이 주어질 수 있고, 다른 파라미터들은 상기 구속조건들을 기초로 선택될 수 있다.

도 5a는 몇몇 실시예에 따른 예시적인 타임-인터리브(TI) ADC(500)의 개략도이다. TI ADC(500)는 가령 도 1에 기술되고 도 2-4에 예시된 방법을 수행하도록 적용될 수 있다.

TI ADC(500)는 구성 ADC(ADC_1, ADC_2, ADC_N)(501, 502, 503) 어레이를 구비한다. 각 구성 ADC는 임의의 적합한 공지되거나 장래의 ADC 수단을 구비할 수 있다. 가령, 구성 ADC(501, 502, 503)은 WO 2012/123578 Al 및 EP 0624289 Bl에 기술된 것들 중 어느 하나와 같은 축차 비교형 ADC를 각각 구비할 수 있다. 샘플앤홀드회로(미도시)는 각 구성 ADC 내부에 또는 외부에 구현될 수 있다.

아날로그 입력신호(SIGN_IN)는 입력(510)에서 TI ADC(500)에 입력되고 구성 ADC의 입력에서 입력 스위치(531, 532, 533)는 아날로그 신호(510)와 (여기서 그라운드 신호레벨(521, 522, 523)로서 도시된) 간섭 측정에 대한 기준 신호 사이에 스위치될 수 있다. 각 구성 ADC에는 또한 디지털화 프로세스에서 비교를 위해 기준신호(REF_CMP)가 공급된다. 이 기준신호는 입력(511)에서 TI ADC에 입려된다.

출력 스위치(541, 542, 543)가 각각의 구성 ADC 출력에 제공되고 구성 디지털 출력신호경로(547, 548, 549) 및 결함측정경로(544, 545, 546) 사이에 스위치될 수 있다. 중간 구성 디지털 출력신호경로(547, 548, 549)는 각각의 결함측정경로(544, 545, 546)를 통해 조기에 제공된 결함 측정을 기초로 중간 구성 디지털 출력신호를 보상하는 각각의 보상유닛(COMP_l, COMP_2,…, COMP_N)(551, 552, 553)에 입력된다.

각 보상유닛은 이전(및 가능하게는 또한 더 이전의) 결함측정 결과들 및/또는 이로부터 도출된 파라미터들을 저장하기 위한 메모리 또는 레지스터와 관련될 수 있다. 메모리 또는 레지스터는 보상유닛의 내부 또는 외부에 있을 수 있고 각 보상유닛에 특정되거나 다수의 또는 모든 보상유닛들에 대해 공통일 수 있다. 각 보상유닛은 또한 결함측정 결과들로부터 보상 파라미터들을 결정하기 위해 계산유닛들과 관련될 수 있다. 계산유닛은 보상유닛의 내부 또는 외부에 있을 수 있고 각 보상유닛에 특정되거나 다수의 또는 모든 보상유닛들에 대해 공통일 수 있다. 도 5a에 도시된 바와 같이 처리경로 당 하나의 보상유닛이 있을 수 있거나 보상 기능이 모든 처리경로들에 대해 하나의 보상 유닛에 병합될 수 있다. 더욱이, 한 구성 ADC와 관련된 보상유닛은 (가령, 구성 ADC 어레이에 대한 평균값의 형태로) 다른 구성 ADC로부터 측정결과들을 이용할 수 있다.

멀티플렉서(MUX)(560)가 보상유닛으로부터 출력을 적절히 선택하고 직렬화시켜 TI ADC(500)의 출력(SIGN_OUT)(570)에 샘플레이트(R)를 갖는 디지털 출력신호를 발생한다.

TI ADC(500)는 또한 입력(591)에 제공된 주기(P)를 갖는 클록신호(CLK)를 타임 시프트함으로써 M개의 타이밍 신호들을 발생하는 타이밍 회로(TIM_GEN)(590)을 구비한다. 다른 실시예에서, 타이밍 회로는 (공지의 또는 장래의) 임의의 다른 적절한 방식으로 타이밍 신호를 발생할 수 있다.

M개의 타이밍 신호들은 TI ADC(500)의 요소들의 동작을 제어하기 위한 컨트롤러(CNTR)580)에 의해 사용된다. 구성 ADC 어레이의 각 동작에 대해, 컨트롤러(580)는 구성 ADC를 제 1 세트의 크기(K)와 제 2 세트의 크기(L)로 분할되고, L+K=N이다. 제 1 및 제 2 세트로의 그룹화가 어떻게 행해질 수 있는지는 상기에 상세히 설명하였다.

구성 ADC 당 하나의 컨트롤 신호 연결을 포함할 수 있는 컨트롤 신호(581)에 의해, 컨트롤러는 제 1 세트의 입력 스위치를 결함 측정을 위한 기준 값으로 설정하고 제 2 세트의 입력 스위치를 아날로그 입력신호로 설정한다.

구성 ADC 당 하나의 컨트롤 신호 연결을 또한 포함할 수 있는 컨트롤 신호(583)에 의해. 컨트롤러는 제 1 세트의 출력 스위치를 결함측정경로로 설정하고 제 2 세트의 출력 스위치를 중간 구성 디지털 출력신호경로로 설정한다.

구성 ADC의 스위치들에 대한 컨트롤러(581 및 583)는 대표적으로 어레이의 동작 당 한번 동작되고, 스위치가 어떤 위치에 있어야 하는지 나타내는 2개의 가능한 신호 값들(가령, [0,1]) 중 하나를 대표적으로 포함한다. 몇몇 실시예에서, 컨트롤 신호(581) 세트와 컨트롤 신호(583) 세트는 두 세트 대신 한 세트의 컨트롤 신호들로서 구현된다.

그런 후 컨트롤러(580)는 (대표적으로 구성 ADC 당 하나의 컨트롤 신호 연결을 포함할 수 있는) 컨트롤 신호(582)를 통해 타이밍 회로(590)로부터 적절한 타이밍 신호들을 보냄으로써 각각의 구성 ADC를 클록하며, 어떤 타이밍 신호가 어떤 구성 ADC에 적절할 지에 대한 선택은 상기에 상세히 설명하였다.

컨트롤 신호(584)에 의해, 컨트롤러(580)는 멀티플렉서(560)가 (대표적으로 해당 구성 ADC가 컨트롤 신호(582)에 의해 클록되듯이 동일한 순서대로) 적절한 순서대로 제 2 세트에 대한 보상유닛 출력을 선택하게 제어해 TI ADC 출력(570)에서 디지털 출력신호를 발생한다. 컨트롤 신호는 대표적으로 샘플레이트(R)로 작동되고 대표적으로 선택할 어떤 보상유닛 출력을 나타내는 N개의 가능한 값(가령, [1,2,…,N])들 중 하나를 포함한다.

기준 값은 도 5a에 도시된 바와 같이 구성 ADC의 입력에 스위치의 동작에 의해 구성 ADC에 입력될 수 있다. 대안으로, 기준 값은 도 5b에 도시된 바와 같이 앞선 처리 단계들에 의해 구성 ADC에 입력으로 설정될 수 있다.

도 5b는 몇몇 실시예에 따르면 예시적인 타임-인터리브(TI) ADC(500b)의 개략도이다. TI ADC(500b)는 예컨대 도 1에 기술되고 도 2-4에 예시된 방법을 수행하도록 형성될 수 있다. 도 5b는 기준 값이 도 5a의 TI ADC(500)에 비해 프로세싱 체인에서 조기에 제공되는 TI ADC(500b)를 도시한다. 도 5a의 해당 특징들과 같거나 비슷한 도 5b의 특징들은 동일한 참조부호로 표시되며 다시 상세히 설명하지 않을 것이다. 실제로, 도 5a의 몇몇 특징들(구성 ADC 어레이에 연속한 특징들)은 도 5b에서 생략되었다.

TI ADC(500b)는 구성 ADC 어레이(ADC_1, ADC_2,…, ADC_N)(501, 502, 503) 어레이를 구비하고 각 구성 ADC에는 디지털화 프로세스에서 비교를 위해 기준 값(REF_CMP)가 제공된다. 이 기준 신호는 입력(511)에서 TI ADC(500b)에 입력된다.

아날로그 입력신호(SIGN_IN)는 510b에 입력되고 (가령, 클록신호(577)에 의해 적절히 클록된 복수의 샘플앤홀드회로 형태로) N개의 병렬 버퍼들(571, 572, 573)에 버퍼된다.

각 버퍼의 출력에서 선택 스위치(531b, 532b, 533b)는 각각의 버퍼신호와 (여기서 그라운드 신호레벨(521b, 522b, 523b)로 도시된) 간섭 측정을 위한 기준 신호 사이에서 스위치될 수 있다. 따라서, 시간적으로 각 지점에서, 각각의 다른 프로세싱 단계(PROC_l, PROC_2, …, PROC_N)(574, 575, 576)가 버퍼된 아날로그 입력신호 샘플 또는 기준신호를 수신하고 프로세싱 단계들의 출력이 각각의 구성 ADC(501, 502, 503)에 입력된다. 프로세싱 단계(574, 575, 576)는 임의의 적절한 신호처리유닛(가령, 증폭, 필터링 등)을 포함할 수 있다.

TI ADC(500b)는 또한 입력(591)에 제공된 주기(P)로 클록신호(CLK)를 타임 시프팅함으로써 M개의 타이밍 신호들을 발생하는 타이밍 회로(TIM_GEN)(590)를 구비한다. 다른 실시예에서, 타이밍 회로는 임의의 다른 적절한(공지의 또는 장래의) 방식으로 타이밍 신호를 발생할 수 있다.

TI ADC(500b)의 소자들의 동작을 제어하기 위해 컨트롤러(CNTR)(580b)에 의해 M개의 타이밍 신호들이 사용된다. 구성 ADC 어레이의 각 동작에 대해, 컨트롤러(580b)는 상기에서 상세히 설명한 바와 같이 구성 ADC를 제 1 세트의 크기(K) 및 제 2 세트의 크기(L)로 분할된다.

구성 ADC 당 하나의 컨트롤 신호 연결을 포함할 수 있는 컨트롤 신호(581b)에 의해, 컨트롤러는 제 1 세트의 선택 스위치를 결함 측정을 위한 기준 값으로 설정하고 제 2 세트의 선택 스위치를 아날로그 입력 신호로 설정한다. 컨트롤 신호(581b)는 대표적으로 어레이의 동작 당 한번 작동되고, 대표적으로 스위치가 어떤 위치에 있어야 하는지 (또는 스위치 위치가 변경되어야 하는지 여부를) 나타내는 2개의 가능한 신호 값들(가령, [0,1]) 중 하나를 포함한다.

그런 후 컨트롤러(580b)는 (대표적으로 구성 ADC 당 하나의 컨트롤 신호 연결을 포함할 수 있는) 컨트롤 신호(582)를 통해 타이밍 회로(590)로부터 적절한 타이밍 신호들을 보냄으로써 각각의 구성 ADC를 클록하고, 어떤 타이밍 신호가 어떤 구성 ADC에 적절할 수 있는지에 대한 선택은 상기에서 상세히 설명하였다.

컨트롤 신호(577)에 의해, 컨트롤러(580b)는 버퍼(571, 572, 573)를 제어한다. 가령, 컨트롤 신호는 컨트롤러(580b)에 의해 보내진 타이밍 회로(590)로부터 적절히 선택된(및 가능하게는 더 타임 시프트된) 타이밍 신호를 포함할 수 있다.

도 5a 및 5b에 기술된 기능 유닛들(가령, 컨트롤러(580,580b) 및 타이밍 회로(590))은 물론 다른 실시예에 따른 다른 물리적 수단을 가질 수 있다.

각각의 실시예드에 대한 설명에 중요하지 않은 많은 구현의 세부내용들은 도면과 해당 텍스트에서 생략될 수 있음에 유의해야 한다. 예컨대, 구성 ADC의 클록킹이 개시와 관련된 클록킹 이벤트만을 언급할 경우, 새 입력 값(가령, 아날로그 샘플)의 처리가 명백히 언급되었으나, 구성 ADC는 구성 ADC가 하나의 입력 값을 처리하는데 요구되는 다수의 처리 단계들의 클록킹을 제공하기 위해 더 높은 주파수 클록킹 신호(가령, 클록주기(1/R)의 샘플링 클록신호)를 아주 잘 수신 또는 발생할 수 있다. 이런 생략은 이런 특징들의 어떤 가능한 존재를 배제하도록 의도한 것이 아니다.

상술한 실시예들과 이들의 등가물은 소프트웨어 또는 하드웨어 또는 이들의 조합으로 구현될 수 있다. 이들은 디지털 신호 프로세서(DSP), 중앙처리장치(CPU), 코프로세서 유닛, FPGA(Field-Programmable Gate Arrays) 또는 다른 프로그램가능한 하드웨어와 같은 통신장치와 관련되거나 일체로 된 범용회로에 의해, 또는 가령 ASIC(Application-Specific Integrated Circuits)와 같은 특수회로에 의해 수행될 수 있다. 이런 모든 형태는 본 발명의 범위 내에 있는 것으로 의도되어 있다.

실시예들은 실시예들 중 어느 하나에 따른 회로/논리를 구비하거나 방법을 수행하는 전자기기 내에 나타날 수 있다. 전자기기는 가령 아날로그 프론트-엔드, 통신장치, 멀티미디어 장치, 오디오/비디오 레코더 등일 수 있다. 예컨대, 비디오 프로세서는 (가령, 도 5a 및 5b에 기술된 것들과 같이) 각 채널에 대해 하나씩(RGB-적색, 녹색, 청색) 3개의 TI ADCs를 구비할 수 있다.

몇몇 실시예에 따르면, 컴퓨터 프로그램 제품은 가령, 도 6의 CD-ROM(600)으로 나타낸 바와 같이 디스켓 또는 CD-ROM과 같은 컴퓨터 판독가능매체를 구비한다. 컴퓨터 판독가능 매체는 프로그램 명령어를 포함한 컴퓨터 프로그램에 저장될 수 있다. 컴퓨터 프로그램은 가령 장치(610)에 포함될 수 있는 데이터처리장치(630)에 로드될 수 있다. 데이터처리장치(630)에 로드될 경우, 컴퓨터 프로그램은 데이터처리장치(630)에 연결되거나 일체로 형성된 메모리(620)에 저장될 수 있다. 몇몇 실시예에 따르면, 컴퓨터 프로그램은 데이터처리장치에 로드되어 실행될 경우 데이터처리장치가 가령 도 1에 도시된 방법에 따른 방법 단계들을 실행하게 할 수 있다.

다양한 실시예들을 본 명세서에 참조하였다. 그러나, 당업자는 특허청구범위내에 여전히 있는 기술된 실시예들에 대해 많은 변형들을 알 것이다. 예컨대, 본 명세서에 기술된 방법 실시예들은 소정의 순서대로 수행되는 방법 단계들을 통한 예시적인 방법들을 기술하고 있다. 그러나, 이들 이벤트 순서는 특허청구범위로부터 벗어남이 없이 또 다른 순서로 발생할 수 있음이 인식된다. 더욱이, 몇몇 방법 단계들은 순서대로 또는 역순으로 수행되는 것으로 기술되었더라도 동시에 수행될 수 있다.

동일한 방식으로, 실시예들의 설명에서, 기능 블록들을 특정 유닛들로의 분할은 결코 제한이 아님에 유의해야 한다. 반대로, 이들 분할은 단지 예이다. 하나의 유닛으로서 본 명세서에 기술된 기능 블록들은 2 이상의 유닛들로 분할될 수 있다. 동일한 방식으로, 2 이상의 유닛들로서 본 명세서에 구현되는 것으로 기술된 기능 블록들은 특허청구범위로부터 벗어남이 없이 단일 유닛으로 구현될 수 있다. 예컨대, 도 5a의 컨트롤러(580)는 여러 유닛들로 구현될 수 있고/있거나 도 5a의 보상유닛들(551, 552, 553)은 단일 유닛으로 구현될 수 있다.

따라서, 상술한 실시예들의 상세 내용은 단지 예시용도이며 결코 제한이 아님을 알아야 한다. 대신, 특허청구범위내에 있는 모든 변형들은 본 명세서에 포함되는 것으로 의도되어 있다.

Claims

아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작 방법에 있어서,
상기 타임-인터리브 아날로그-디지털 컨버터는:
M개의 타이밍 신호들을 발생하기 위한 타이밍 회로; 및
아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터 어레이를 구비하고,
상기 방법은:
구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들(100) 각각에 대해;
제 1 세트의 정수 K개의 구성 아날로그-디지털 컨버터들 및 제 2 세트의 정수 L개의 구성 아날로그-디지털 컨버터들 정의하는 단계(120);
제 1 세트의 구성 아날로그-디지털 컨버터 각각의 아날로그 입력에 결함 측정(134)을 위한 기준 값을 공급하는 단계(130);
타이밍 신호들 중 하나로 제 1 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계(132);
디지털 출력에서 중간 구성 디지털 출력신호의 발생(144)을 위해 아날로그 입력신호를 제 2 세트의 구성 아날로그-디지털 컨버터 각각의 아날로그 입력에 공급하는 단계(140); 및
타이밍 신호들 중 하나로 제 2 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하는 단계(142)를 포함하고,
K+L=N이고, K는 적어도 하나 및 N 미만이고 제 1 및 제 2 세트는 중첩되지 않으며,
제 2 세트의 구성 아날로그 디지털 컨버터들 중 2 이상을 클록하는데 타이밍 신호들이 전혀 사용되지 않는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
제 1 항에 있어서,
구성 아날로그-디지털 컨버터 어레이의 적어도 일부 동작들 각각에 대해, 이전 동작의 제 2 세트의 L개의 구성 아날로그-디지털 컨버터들 중에서 제 1 세트의 K개의 구성 아날로그-디지털 컨버터들을 선택하는 단계를 더 포함하는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
제 2 항에 있어서,
임의의 N/K 동작 동안, 모든 N개의 구성 아날로그-디지털 컨버터 어레이가 적어도 한번 제 1 세트에 속하는 것에 의해 선택이 조건화되는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
제 2 세트의 구성 아날로그-디지털 컨버터 어레이의 각각에 대해, 구성 아날로그-디지털 컨버터의 이전 결함 측정을 기초로 중간 구성 디지털 출력신호를 보상하는 단계(146)를 더 포함하는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
제 4 항에 있어서,
디지털 출력신호를 발생하기 위해 제 2 세트의 구성 아날로그-디지털 컨버터들의 보상된 중간 구성 디지털 출력신호를 다중화하는 단계(148)를 더 포함하는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
각 타이밍 신호는 클록신호 주기(P)를 갖는 클록신호의 타임 시프트 복제인 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
프로그램 명령어를 포함한 컴퓨터 프로그램을 갖는 컴퓨터 판독가능매체(600)를 구비한 컴퓨터 프로그램 제품으로서,
상기 컴퓨터 프로그램은 데이터처리장치(630)에 로드될 수 있고 컴퓨터 프로그램이 데이터처리장치에 의해 실행될 경우 제 1 항 내지 제 6 항 중 어느 한 항에 따른 방법을 실행하도록 적용되는 컴퓨터 프로그램 제품.
아날로그 입력신호(510,510b)를 샘플레이트(R)를 갖는 디지털 출력신호(570)로 변환시키도록 형성된 타임-인터리브 아날로그-디지털 컨버터로서,
상기 타임-인터리브 아날로그-디지털 컨버터는:
M개의 타이밍 신호들을 발생하기 위한 타이밍 회로(590); 및
아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터(501,502,503) 어레이;
각각의 구성 아날로그-디지털 컨버터의 아날로그 입력에 결함 측정을 위한 기준 값 또는 디지털 출력에 중간 구성 디지털 출력신호의 발생을 위한 아날로그 입력신호를 공급하도록 형성된 각각의 구성 아날로그-디지털 컨버터(501,502,503)에 대한 셀렉터(531, 532, 533, 531b, 532b, 533b); 및
구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들 각각에 대해,
제 1 세트의 정수 K개의 구성 아날로그-디지털 컨버터 및 제 2 세트의 정수 L개의 구성 아날로그-디지털 컨버터를 정의하고, 제 1 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 1 세트의 구성 아날로그-디지털 컨버터들에 기준 값을 공급하게 하며, 제 2 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 2 세트의 구성 아날로그-디지털 컨버터들에 아날로그 입력신호를 공급하게 하고, 타이밍 신호들 중 하나로 제 1 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하며, 타이밍 신호들 중 하나로 제 2 세트의 구성 아날로그-디지털 컨버터들 각각을 클록하도록 형성된 컨트롤러(580,580b)를 구비하고,
K+L=N이고, K는 적어도 하나 및 N 미만이고 제 1 및 제 2 세트는 중첩되지 않으며,
제 2 세트의 구성 아날로그 디지털 컨버터들 중 2 이상을 클록하는데 타이밍 신호들이 전혀 사용되지 않는 타임-인터리브 아날로그-디지털 컨버터.
제 8 항에 있어서,
각각의 구성 아날로그-디지털 컨버터(501,502,503)에 대한 셀렉터(531, 532, 533)는 아날로그 입력신호(510)와 기준 값(521, 522, 523) 사이에 아날로그 입력을 스위치하도록 형성된 각각의 구성 아날로그-디지털 컨버터(501,502,503)에 대한 입력 스위치(531, 532, 533)를 구비하고;
컨트롤러(580)는 제 1 세트의 구성 아날로그-디지털 컨버터 각각의 입력 스위치(531, 532, 533)를 기준 값으로 설정함으로써 제 1 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 1 세트의 구성 아날로그-디지털 컨버터에 기준 값을 공급하게 하도록 형성되며;
컨트롤러(580)는 제 2 세트의 구성 아날로그-디지털 컨버터 각각의 입력 스위치(531, 532, 533)를 아날로그 입력신호로 설정함으로써 제 2 세트의 구성 아날로그-디지털 컨버터들 각각의 셀렉터가 제 2 세트의 구성 아날로그-디지털 컨버터에 아날로그 입력신호를 공급하게 하도록 형성되는 타임-인터리브 아날로그-디지털 컨버터.
제 8 항 또는 제 9 항에 있어서,
중간 구성 디지털 출력신호경로(547, 547, 549)와 결함 측정경로(544, 545, 546) 사이에 디지털 출력을 스위치하도록 형성된 각각의 구성 아날로그-디지털 컨버터(501,502,503)에 대한 출력 스위치(541, 542, 543)를 더 구비하고,
컨트롤러(580)는, 구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들 각각에 대해, 제 1 세트의 구성 아날로그-디지털 컨버터들 각각의 출력 스위치(541, 542, 543)를 결함 측정경로로 설정하고 제 2 세트의 구성 아날로그-디지털 컨버터들 각각의 출력 스위치(541, 542, 543)를 중간 구성 디지털 출력신호경로로 설정하도록 더 형성되는 타임-인터리브 아날로그-디지털 컨버터.
제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
컨트롤러(580,580b)는, 구성 아날로그-디지털 컨버터 어레이의 적어도 몇몇 동작들 각각에 대해, 이전 동작의 제 2 세트의 L개의 구성 아날로그-디지털 컨버터들 중에서 제 1 세트의 K개의 구성 아날로그-디지털 컨버터들을 선택하도록 더 형성되는 타임-인터리브 아날로그-디지털 컨버터.
제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
제 2 세트의 구성 아날로그-디지털 컨버터들 각각에 대해, 구성 아날로그-디지털 컨버터의 이전 결함 측정을 기초로 중간 구성 디지털 출력신호를 보상하도록 형성된 하나 이상의 보상유닛들(551, 552, 553)을 더 구비하는 타임-인터리브 아날로그-디지털 컨버터.
제 12 항에 있어서,
디지털 출력신호를 발생하기 위해 제 2 세트의 구성 아날로그-디지털 컨버터의 보상된 중간 구성 디지털 출력신호들을 다중화하도록 형성된 멀티플렉서(560)를 더 구비하는 타임-인터리브 아날로그-디지털 컨버터.
제 8 항 내지 제 13 항 중 어느 한 항에 따른 타임-인터리브 아날로그-디지털 컨버터를 구비한 집적회로.
제 8 항 내지 제 13 항 중 어느 한 항에 따른 타임-인터리브 아날로그-디지털 컨버터 또는 제 14 항에 따른 집적회로를 구비한 전자장치.