KR101735582B1 - 효율적인 타임-인터리브 아날로그-디지털 컨버터 - Google Patents

효율적인 타임-인터리브 아날로그-디지털 컨버터 Download PDF

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Abstract

아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터가 개시되어 있다. 타임-인터리브 아날로그-디지털 컨버터는 정수 N개의 구성 아날로그-디지털 컨버터 어레이, 정수 N개의 샘플앤홀드유닛, 하나 이상의 디지털 출력 처리장치 및 타이밍 회로를 구비한다.
각 구성 아날로그-디지털 컨버터는 디지털 출력에 디지털 신호를 제공하기 위해 아날로그-디지털 컨버터 동작 클록을 기초로 동작하도록 형성된다. 각 샘플앤홀드유닛은 각각의 구성 아날로그-디지털 컨버터의 입력에 연결되고 M개의 타이밍 신호들 중 각각의 하나를 기초로 동작하도록 형성되며, 2 이상의 샘플앤홀드유닛들을 클록하는데 타이밍 신호가 전혀 사용되지 않는다.
디지털 출력처리장치는 M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 샘플을 제공하도록 형성된다. 타이밍 회로는 아날로그-디지털 컨버터 동작 클록신호 및 M개의 타이밍 신호들을 발생하도록 형성되고 각 타이밍 신호는 M/R 주기를 가지며, M은 N이하이다.

Description

효율적인 타임-인터리브 아날로그-디지털 컨버터{EFFICIENT TIME-INTERLEAVED ANALOG-TO-DIGITAL CONVERTER}
본 발명은 일반적으로 아날로그-디지털 컨버터 분야에 관한 것이다. 보다 상세하게는, 실리콘 영역 및/또는 에너지 면에서 타임-인터리브 아날로그-디지털 컨버터의 효율에 관한 것이다.
예컨대, 텔레비전 수상기 및 기타 오디오/비디오 장비와 같은 전자장비는 통상적으로 아날로그 기술 대신 디지털 기술을 이용해 실행된다. 대표적으로, 디지털 기술이 더 발달할수록, 아날로그 신호를 디지털 기술 구현에 적합한 디지털 신호로 변환하는 과업이 더 많이 요구된다.
개념상, 아날로그-디지털 컨버터(또한 ADC 또는 A/D 컨버터로 표기됨)는 해당기술분야에 뿐만 아니라 기본 기능(샘플앤홀드, 양자화)이 매우 잘 알려져 있어 여기서 더 상세히 말하지 않을 것이다.
높은 샘플링 주파수에 대해, 높은 샘플링 주파수를 수용할 수 있도록 다수의 구성 ADC를 구비한 ADC 구조를 사용하는 것이 필요하거나 적어도 이점적일 수 있다. 이런 구조는 각 구성된 ADC에 대한 처리속도요건을 완화시킨다. 이런 ADC 구조의 일례는 파이프라인 ADC 및 타임-인터리브 ADC(가령, 병렬 연속의 ADC)이다. US 2011/0304489 A1, WO 2007/093478 A1, EP 0624289 B1 및 WO 2010/042051 A1은 다양한 예의 타임-인터리브 ADC 구조들을 기술하고 있다.
WO 00/44099는 입출력을 갖는 적어도 2개의 A/D 채널을 포함하고, 아날로그 입력신호는 디지털 출력신호에 대한 컨버터이며, A/D 채널의 각각의 입력은 샘플앤홀드유닛, 적어도 2개의 입력을 포함하고 각각의 입력이 A/D 채널의 출력에 결합되는 멀티플렉싱 유닛, A/D 채널을 클록킹하고 멀티플렉싱 유닛을 제어하기 위한 타임 컨트롤 유닛에 결합되며, 아날로그 디지털 컨버터에는 소위 유휴모드 및 소위 정상모드 간에 스위칭을 위한 수단이 제공된다.
JP H06 45936 A는 신호전압을 유지하기 위한 NSH 회로, N개의 A/D 변환부분, 상기 A/D 변환부분들에서 나온 출력들 중 하나를 선택하기 위한 선택기, 및 상기 선택기의 출력을 유지하기 위한 데이터 보유회로를 갖는 아날로그/디지털(A/D) 변환시스템을 개시하고 있다.
US 2011/0128175 A1은 주파수 다중화 통신 시스템에 사용된 광대역 아날로그-디지털 컨버터를 개시하고 있다. 컨버터는 복수(M개)의 타임 인터리브 아날로그-디지털 컨버터 서브유닛들(ADC 서브유닛들)을 포함한다. M개의 ADC 서브유닛들의 샘플링 레이트(FS1)는 각각의 서브 유닛 ADC의 Nyquist 주파수의 하나 이상의 정수배를 하나 이상의 가드 대역(guard bands)에 위치시키기 위해 및/또는 FS1의 하나 이상의 정수배들이 또한 가드 대역에 위치되도록 선택된다.
타임-인터리브 ADC(TI ADC)의 대표적인 실행으로, 디지털 출력 신호의 다양한 샘플링 주파수를 수용할 수 있는 것이 바람직하다. 다른 한편으로, 다른 클록 주파수에서 동작하기 위해 구성 ADC 디자인을 설계하고 검증하는 것은 매우 성가실 수 있다. 따라서, TI ADC 구조에서 특별히 고정된 클록 주파수에 대해 설계된 상기 구성 ADC 실행을 이용할 수 있고 디지털 출력 신호의 다양한 샘플링 주파수의 제공을 여전히 가능하게 것이 바람직할 것이다.
그러므로, 특별히 고정된 클록 주파수에 대해 설계된 구성 아날로그-디지털 컨버터를 구비한 융통성 있는 디지털 출력 신호 샘플링 주파수의 타임-인터리브 아날로그-디지털 컨버터가 필요하다.
본 명세서에 사용될 경우 "구비한다/구비하는"이라는 용어는 상태 특징, 완전체, 단계, 또는 구성요소를 명시하도록 해석되나 하나 이상의 다른 특징, 완전체, 단계, 또는 구성요소 또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
몇몇 실시예들의 목적은 상기 단점 중 적어도 일부를 제거하고 타임-인터리브 아날로그-디지털 컨버터의 작동 방법 및 수단을 제공하는 것이다.
제 1 태양에 따르면, 이는 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작 방법에 의해 달성된다.
타임-인터리브 아날로그-디지털 컨버터는 아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터 어레이; 및 N개의 구성 아날로그-디지털 컨버터 중 각각의 하나의 아날로그 입력에 각각 연결된 정수 N개의 샘플앤홀드유닛을 구비한다.
타임-인터리브 아날로그-디지털 컨버터는 또한 아날로그-디지털 컨버터 동작 클록을 기초로 동작하는 구성 아날로그-디지털 컨버터가 M/R과 같은 시간주기 동안 아날로그 신호 샘플을 디지털화할 수 있는 주기를 갖는 아날로그-디지털 컨버터 동작 클록신호; 및 M/R 주기를 각각 갖는 M개의 타이밍 신호들을 발생하는 타이밍 회로를 구비하고, 여기서 M은 N 이하다.
상기 방법은 (N개의 구성 아날로그-디지털 컨버터들 중 대응하는 샘플앤홀드유닛과 관련있는 M개 구성 아날로그-디지털 컨버터들 각각에 대해) 구성 아날로그-디지털 컨버터의 아날로그 입력에 아날로그 입력신호의 샘플을 제공하기 위해 M개의 타이밍 신호들 중 각각의 하나로 해당 샘플앤홀드유닛을 클록하는 단계를 포함한다. 2이상의 샘플앤홀드유닛들을 클록하는데 타이밍 신호가 전혀 사용되지 않는다.
상기 방법은 또한 (M개 구성 아날로그-디지털 컨버터들 각각에 대해) 구성 아날로그-디지털 컨버터의 디지털 출력에 디지털 신호를 제공하기 위해 아날로그-디지털 컨버터 동작 클록을 기초로 구성 아날로그-디지털 컨버터를 동작시키는 단계, 및 M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하는 단계를 포함한다.
몇몇 실시예에서, 타임-인터리브 아날로그-디지털 컨버터는 또한 N개 입력 및 N개 출력을 갖는 타임 얼라이너(time aligner)를 또한 구비할 수 있고, 각 출력은 각각의 입력과 관련되고 각 입력은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 디지털 출력에 연결된다. 이들 실시예에서, M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하는 단계는 M개의 타이밍 신호들 중 각각의 하나로 타임 얼라이너를 클록하는 단계 및 이에 응답해, 구성 아날로그-디지털 컨버터의 디지털 출력으로부터 디지털 신호를 타임 얼라이너의 해당 입력을 통해 타임 얼라이너의 해당 출력으로 전송하는 단계를 포함할 수 있다. 타임 얼라이너의 해당 출력의 디지털 신호는 샘플레이트(R/M)를 갖는다.
몇몇 실시예에서, 아날로그-디지털 컨버터 동작 클록신호의 주기는 (일반적으로 구성 아날로그-디지털 컨버터의 하드웨어 수단에 의해 결정되는) 고정된 파라미터이다. 이 클록주기는 가령 시스템 클록 주기와 같을 수 있다.
몇몇 실시예에 따르면, 샘플레이트(R)는 변할 수 있다. 가령, 클록주기(1/R)를 갖는 샘플 클록신호는 시스템 클록신호로부터 발생될 수 있고 M개의 타이밍 신호들 각각은 M개 타이밍 신호들이 샘플 클록을 연결해 제공하도록 주기 M/R를 갖는 클록신호의 등거리 타임 시프트 복제일 수 있다(타임 시프트는 타이밍 신호들 중 하나에 대해 0일 수 있다).
샘플링 거리(1/R)는 몇몇 실시예에 따르면 아날로그-디지털 컨버터 동작 클록신호의 주기와 다를 수 있다. 따라서, 샘플링 거리(1/R)는 아날로그-디지털 컨버터 동작 클록신호의 주기보다 더 크거나 더 작을 수 있다. 대안으로, 샘플링 거리(1/R)는 몇몇 상황에서 아날로그-디지털 컨버터 동작 클록신호의 주기와 같을 수 있다.
몇몇 실시예에 따르면, M은 샘플레이트(R) 및 구성 아날로그-디지털 컨버터가 입력 신호를 디지털화하는데 걸리는 시간을 기초로 결정될 수 있다. 예컨대, 구속조건은 구성 아날로그-디지털 컨버터가 시간주기(T)(아날로그-디지털 컨버터 동작 클록신호의 주기의 소정 개수에 해당하는 구성 아날로그-디지털 컨버터 지연으로, 소정 개수는 구성 아날로그-디지털 컨버터의 구현에 따름) 동안 입력 신호를 디지털화할 수 있다면, M은 M 이하인 TR을 만족하는 정수임이 될 수 있다.
상기 방법은 디지털 출력신호를 발생하기 위해 타임 얼라이너의 해당 출력들의 디지털 신호를 멀티플렉싱하는 단계를 더 포함할 수 있다.
몇몇 실시예에서, 상기 방법은 M개 이하인 R을 곱한 구성 아날로그-디지털 컨버터 지연(T)을 만족하는 정수로서 M을 결정하는 단계를 더 포함할 수 있다. 예컨대, 정수(M)는 M개 이하인 R을 곱한 T를 만족하는 최소 정수로서 결정될 수 있다.
몇몇 실시예에서, M은 N 보다 작을 수 있고, 상기 방법은 M개의 구성 아날로그-디지털 컨버터들 가운데 없는 구성 아날로그-디지털 컨버터들을 저에너지 모드로 진입하게 하는 단계를 더 포함할 수 있다. 저에너지 모드는 관련된 구성 아날로그-디지털 컨버터에 전원의 완전한 장애를 포함할 수 있거나, 몇몇 동작들이 수행될 수 있으나 전체 동작모드보다 에너지가 덜 소비되는 대기상태(sleep state)를 포함할 수 있다.
M이 N 미만이면, 상기 방법은 N개의 구성 아날로그-디지털 컨버터 어레이로부터 M개의 구성 아날로그-디지털 컨버터들 선택하는 단계를 또한 포함할 수 있다. 이는 가령 타임-인터리브 아날로그-디지털 컨버터와 관련된 컨트롤에 의해 수행될 수 있다. 저에너지 모드에서 구성 아날로그-디지털 컨버터에 대한 평균시간이 N개의 구성 아날로그-디지털 컨버터들 모두에 대해 같게 선택이 행해질 수 있다. 이는 라운드 로빈 선택, 셰도우 랜덤 선택, 또는 임의의 다른 균일한 선택 규칙을 통해 달성될 수 있다. 대안으로, (M에 따라) 동일한 구성 아날로그-디지털 컨버터들이 저에너지 모드에 대해 항상 골라지게 선택이 행해질 수 있다. 예컨대, 저에너지 모드는 물리적 하드웨어 수단 어레이의 일단에 있는 N-M개의 구성 아날로그-디지털 컨버터들에 할당될 수 있다.
제 2 태양은 프로그램 명령어를 포함한 컴퓨터 프로그램을 갖는 컴퓨터 판독가능매체를 구비한 컴퓨터 프로그램 제품이다. 컴퓨터 프로그램 제품은 데이터처리장치에 로드될 수 있고 컴퓨터 프로그램이 데이터처리장치에 의해 실행될 경우 제 1 태양에 따른 방법을 실행하도록 적용된다.
제 3 태양은 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터이다.
상기 타임-인터리브 아날로그-디지털 컨버터는 정수 N개의 구성 아날로그-디지털 컨버터 어레이를 구비하고, 각 구성 아날로그-디지털 컨버터는 아날로그 입력 및 디지털 출력을 갖고 디지털 출력에 디지털 신호를 제공하기 위해 아날로그-디지털 컨버터 동작 클록을 기초로 동작하도록 형성된다.
상기 타임-인터리브 아날로그-디지털 컨버터는 또한 정수 N개의 샘플앤홀드유닛을 구비하고, 각 샘플앤홀드유닛은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 아날로그 입력에 연결되고 각각의 구성 아날로그-디지털 컨버터의 아날로그 입력에 아날로그 입력신호의 샘플을 제공하도록 M개의 타이밍 신호들 중 각각의 하나를 기초로 동작하도록 형성되며, M은 N 이하이다. 2 이상의 샘플앤홀드유닛들을 클록하는데 타이밍 신호가 전혀 사용되지 않는다.
게다가, 상기 타임-인터리브 아날로그-디지털 컨버터는 M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력 신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하도록 형성된 하나 이상의 디지털 출력 처리장치를 구비한다.
상기 타임-인터리브 아날로그-디지털 컨버터는 또한 아날로그-디지털 컨버터 동작 클록신호 및 M개 타이밍 신호들을 발생하도록 적용된 타이밍 회로를 구비한다. 아날로그-디지털 컨버터 동작 클록신호는 아날로그-디지털 컨버터 동작 클록을 기초로 구성 아날로그-디지털 컨버터가 M/R과 같은 시간주기 동안 아날로그 신호 샘플을 디지털화할 수 있는 주기를 갖고 각 타이밍 신호는 M/R 주기를 갖는다.
몇몇 실시예에서, 하나 이상의 출력처리장치는 N개의 입력 및 N개의 출력을 갖는 타임 얼라이너를 구비할 수 있고, 타임 얼라이너의 각 출력은 타임 얼라이너의 각각의 입력과 관련되고 타임 얼라이너의 각 입력은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 디지털 출력에 연결된다. 타임 얼라이너는 타임 얼라이너의 각각의 출력에 대해 각각의 구성 아날로그-디지털 컨버터의 디지털 출력으로부터 디지털 출력신호를 M개의 타이밍 신호들 중 각각의 하나로 클록된 아미 얼라이너에 응답해 타임 얼라이너의 각각의 입력을 통해 타임 얼라이너의 출력으로 전송하도록 형성된다. 타임 얼라이너의 출력의 디지털 출력신호는 R/M 샘플레이트를 갖는다.
몇몇 실시예에 따르면, 타임-인터리브 아날로그-디지털 컨버터는 디지털 출력신호를 발생하기 위해 타임 얼라이너의 출력의 디지털 신호들을 다중화하도록 형성된 멀티플렉서를 더 구비할 수 있다.
몇몇 실시예에서, 하나 이상의 출력처리장치는 M개의 타이밍 신호들로 클록되는 멀티플렉서에 응답해 디지털 출력신호를 발생하도록 구성 아날로그-디지털 컨버터들의 디지털 출력의 디지털 신호들을 다중화하도록 형성된 멀티플렉서 및 검증 표시를 디지털 출력신호의 각 샘플에 제공하도록 형성된 태그를 구비할 수 있다.
몇몇 실시예에서, 하나 이상의 출력처리장치들은 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호들의 샘플을 일시적으로 저장하도록 형성된 메모리 및 메모리에 저장된 해당 샘플을 읽음으로써 M개 타이밍 신호들로 클록되는데 응답해 디지털 출력 신호를 발생하도록 형성된 메모리 출력 리더를 구비할 수 있다.
몇몇 실시예에서, M은 N과 같을 수 있다. 다른 실시예에서, M은 N 미만일 수 있다.
타임-인터리브 아날로그-디지털 컨버터는 몇몇 실시예에 따르면 컨트롤러를 구비할 수 있다. 컨트롤러는, 가령, 구성 아날로그-디지털 컨버터들의 동작 순서(즉, 샘플앤홀드 회로들의 샘플링 순서)를 제어하도록 형성될 수 있다.
M이 N 미만이면, 컨트롤러는 N개의 구성 아날로그-디지털 컨버터들 중 M개가 디지털 출력에 디지털 신호를 제공하기 위해 아날로그-디지털 동작 클록을 기초로 동작하게 하고 M개의 아날로그-디지털 컨버터들 중에 없는 구성 아날로그-디지털 컨버터들을 저에너지 모드로 진입하게 하도록 형성될 수 있다. 몇몇 실시예에서, 컨트롤러는 N개의 구성 아날로그-디지털 컨버터 어레이로부터 M개의 구성 아날로그-디지털 컨버터를 선택하도록 더 형성될 수 있다.
제 4 태양은 제 3 태양의 타임-인터리브 아날로그-디지털 컨버터를 구비한 집적회로이다.
제 5 태양은 제 3 태양의 타임-인터리브 아날로그-디지털 컨버터 또는 제 4 태양의 집적회로를 구비한 전자장치이다.
제 6 태양은 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로의 변환을 위한 타임-인터리브 아날로그-디지털 컨버터의 제조방법이다.
타임-인터리브 아날로그-디지털 컨버터는 정수 N 개의 구성 아날로그-디지털 컨버터 어레이를 구비하고, 각 구성 아날로그-디지털 컨버터는 아날로그 입력 및 디지털 입력을 갖고 구성 아날로그-디지털 컨버터 지연(T)을 디지털 출력에서 디지털 신호를 제공하기 위해 아날로그-디지털 컨버터 동작을 기초로 동작하도록 형성된다.
타임-인터리브 아날로그-디지털 컨버터는 또한 정수 N 개수의 샘플앤홀드유닛을 구비하고, 각 샘플앤홀드유닛은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 아날로그 입력에 연결되고, 각각의 구성 아날로그-디지털 컨버터의 아날로그 입력에 아날로그 입력신호의 샘플을 제공하기 위해 N개의 타이밍 신호들 중 각각의 하나를 기초로 동작하도록 형성된다. 2 이상의 샘플앤홀드유닛들을 클록하는데 타이밍 신호가 전혀 사용되지 않는다.
타임-인터리브 아날로그-디지털 컨버터는 M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하도록 형성된 하나 이상의 디지털 출력처리장치를 더 구비한다.
게다가, 타임-인터리브 아날로그-디지털 컨버터는 아날로그-디지털 컨버터 동작 클록신호 및 각각 N/R의 주기를 갖는 N개의 타이밍 신호들을 발생하도록 형성된 타이밍 회로를 구비한다.
상기 제조방법은 M 이하인 R을 곱한 T를 만족하는 정수 M을 결정하는 단계, 및 M과 같은 N을 선택하는 단계를 포함한다. 몇몇 실시예에 따르면, 정수 M은 M이하인 R을 곱한 T를 만족하는 최소 정수로서 결정될 수 있다.
몇몇 실시예에서, 제 3, 4, 5, 및 6 태양은 제 1 태양에 대해 상술한 바와 같이 다양한 특징들 중 어느 하나와 같거나 해당하는 특징을 추가로 가질 수 있다.
몇몇 실시예들의 이점은 고정된 클록 주파수(또는 동작속도)에 대해 디자인되고 검증된 구성 아날로그-디지털 컨버터들이 다양한 샘플링레이트를 수용하기 위해 타임-인터리브 아날로그-디지털 컨버터들에 사용될 수 있다는 것이다. 이는 구성 아날로그-디지털 컨버터들이 샘플링 클록과 같을 필요가 없거나 관련 없는 클록을 기초로 동작하게 하고 샘플링 클록을 기초로 구성 아날로그-디지털 컨버터들의 출력을 타임 얼라인함으로써 달성된다.
몇몇 실시예들의 또 다른 이점은 구성 아날로그-디지털 컨버터들은 한 클록 주파수에 대해서만 디자인되고 검증되어야 하는 것이다.
몇몇 실시예들의 또 다른 이점은 등거리 샘플링이 달성될 수 있다는 것이다.
몇몇 실시예에서, 사용중인 M개의 구성 아날로그-디지털 컨버터들은 현재 상황을 기초로 결정되고 구현의 나머지 구성 아날로그-디지털 컨버터들은 저에너지 모드로 진입하게 야기된다. 이들 실시예들에 따른 이점은 타임-인터리브 아날로그-디지털 컨버터가 에너지 효율적이라는 것이다.
몇몇 실시예에서, 구현할 M개의 구성 아날로그-디지털 컨버터들은 타임-인터리브 아날로그-디지털 컨버터의 디자인 또는 제조단계에서 결정된다. 이들 실시예의 이점은 타임-인터리브 아날로그-디지털 컨버터가 실리콘 영역 면에서 효율적이라는 것이다.
몇몇 실시예들의 또 다른 이점은 작동하는 구성 아날로그-디지털 컨버터들의 M개의 개수가 2의 제곱일 필요가 없으나, 구성 아날로그-디지털 컨버터들 동작 클록의 주기가 샘플링레이트(R)에 의해 구속되지 않기 때문에 M 이하의 샘플링레이트(R)를 곱한 구성 아날로그-디지털 컨버터 지연(T)를 만족하는 임의의 정수일 수 있다.
몇몇 실시예들의 또 다른 이점은 작동하는 구성 아날로그-디지털 컨버터들의 M개의 개수가 샘플링레이트 및 구성 아날로그-디지털 컨버터 지연과 정확히 일치할 필요가 없다는 것이다. 이는 구성 아날로그-디지털 컨버터 출력의 타임 얼라인에 의해 달성된다.
몇몇 실시예들의 또 다른 이점은 융통성 있는 방안이 제공된다는 것이다. 가령, 구성 아날로그-디지털 컨버터들의 임의의 개수로 등거리 샘플링이 여전히 제공될 수 있으면서 저에너지 모드에 진입이 되도록 할 수 있기 때문에 소정의 샘플링 레이트에 대한 전력소비를 최적화할 수 있다.
본 발명의 내용에 포함됨.
다른 목적, 특징, 및 이점은 첨부도면을 참조로 한 하기의 상세한 설명으로부터 명백해진다.
도 1은 몇몇 실시예에 따른 예시적인 방법 단계들을 도시한 흐름도이다.
도 2a는 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터를 도시한 개략 블록도이다.
도 2b는 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터를 도시한 개략 블록도이다.
도 2c는 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터를 도시한 개략 블록도이다.
도 3은 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터를 도시한 개략 블록도이다.
도 4는 몇몇 실시예에 따른 구성 아날로그-디지털 컨버터에 대한 예시적인 설정을 도시한 개략 타이밍도이다.
도 5는 몇몇 실시예에 따른 컴퓨터 판독가능한 매체를 도시한 개략도이다.
하기에서, 타임-인터리브 아날로그-디지털 컨버터(TI ADC)는 N개의 처리경로들을 갖고, 각 경로는 N개의 구성 ADC 어레이에 하나의 구성 ADC를 구비한 실시예들을 기술할 것이다.
구성 ADC는 대표적으로 구성 ADC의 디자인 및 하드웨어 구현과 관련된 고정된 클록주기를 갖는 아날로그-디지털 컨버터 동작클록신호(ADC 클록)에 의해 클록된다.
TI ADC의 다른 부분들(가령, 샘플앤홀드유닛들)은 샘플 클록을 기초로 클록되며 샘플 클록의 주기는 대표적으로 유동적 샘플레이트를 기초로 한다. 유동성은 처리 경로의 개수가 해당 샘플레이트에 대해 최적화되는 점에서 실행 단계에서 및/또는 현재 샘플레이트에 대해 중복되는 처리 경로들은 저에너지 모드로 설정될 수 있다는 점에서 사용시 나타내질 수 있다.
샘플링 레이트로부터 ADC 클록의 디커플링으로 인해 구성 ADC로부터 출력된 샘플들이 비등거리인 것이 야기될 수 있다. 출력 샘플들은 등거리 샘플들 및 소정의 샘플레이트로 최종의 디지털 신호를 발생하도록 샘플 클록을 기초로 적절히 재정렬될 수 있다.
도 1은 몇몇 실시예에 따라 아날로그 입력신호를 샘플레이트(R)를 갖는 디지털 출력신호로의 변환을 위한 타임-인터리브 ADC를 작동하는 일예의 방법(100)을 도시한 것이다. 타임-인터리브 ADC는 N개의 구성 ADC 어레이를 갖고, 각각은 아날로그 입력에 연결된 각각의 샘플앤홀드유닛을 갖는다. 구성 ADC는 아날로그-디지털 컨버터 동작클록(ADC 클록)을 기초로 동작하며, 이는 대표적으로 구성 ADC의 설계 및 실행에 의해 고정되고 정해지고, 각각의 구성 ADC는 T와 같은 시간주기(또한, 구성 ADC 지연이라 함) 동안 아날로그 신호 샘플을 디지털화할 수 있다.
방법(100)의 특별한 실행에 사용하기 위한 구성 ADC의 개수(M)는 TR≤M을 만족하는 정수로서 단계(110)에서 결정될 수 있다. 이 조건은 구성 ADC가 한 아날로그 샘플의 디지털화를 마친 후에 즉, M/R과 같은 시간주기 동안에 다음 아날로그 샘플을 디지털화하기 시작해야 하는 것을 제공한다. 예컨대, M은 TR≤M을 만족하는 가장 작은 정수로 결정될 수 있다. 이는 ADC 클록이 샘플링 레이트로부터 디커플되기 때문에, M은 반드시 2의 제곱이 될 필요는 없으나, TI ADC의 효율을 최적화하도록 유연하게 선택될 수 있음이 주목될 수 있다.
그런 후, ADC 클록 및 M/R 주기를 갖는 클록신호의 타임 시프트 형태인 M 타이밍 신호가 단계(120)에서 발생된다. 타이밍 신호들 중 하나에 대한 타임 시프트는 0일 수 있다.
단계(130)는 N개 구성 ADC 어레이 중에서 M개의 구성 ADC들이 특정 실행시 사용되어야 하는 것에 대해 선택하는 것이다. 몇몇 실시예에서, 구성 ADC의 사용은 N개 구성 ADC 어레이 중에서 (가령, 라운드 로빈 방식으로) 순환할 수 있다. 예컨대, 구성 ADC의 이용은 시간에 걸쳐 균일하게 분포되는 것이 바람직할 수 있다. 선택은 동적 또는 정적일 수 있다. 몇몇 실시예에서, 동일한 구성 ADC는 항상 주어진 M에 대해 선택된다. 예컨대, 물리적 하드웨어 수단 어레이의 특정 단부에 가장 가까운 구성 아날로그-디지털 컨버터가 선택될 수 있다.
실행시 사용되지 않는 임의의 구성 ADC가 있다면(즉, M<N이면), 이들 구성 ADC는 단계(140)에서 저에너지 모드(또는 저전력 모드)에 진입하도록 야기될 수 있다. 이는 가령 이들 구성 ADC에 공급 전압을 줄임으로써 달성될 수 있다. 대안으로, 이들 구성 ADC는 여전히 동작할 수 있고 심지어 다소 전력소모적인 과업을 실행할 수 있다. 몇몇 실시예에 따르면, 저에너지 모드가 미사용 구성 ADC의 전체 처리경로에 적용된다.
그런 후 단계(160-180)는 단계 150으로 나타낸 바와 같이 선택된 M개의 구성 ADC에 해당하는 M개의 처리 경로들 각각에 대해 (나란히 또는 반쯤 나란히) 실행된다.
샘플앤홀드유닛은 단계(120)에서 발생된 M개의 타이밍 신호들 중 하나와 단계(160)에서 클록된다. M개의 샘플앤홀드유닛들 각각은 M개의 타이밍 신호들 중 각각의 하나와 클록된다. 각각의 M개의 타이밍 신호는 정확히 하나의 샘플앤홀드유닛을 클록하는데 사용되고 M개의 타이밍 신호들 중 어느 것도 2 이상의 샘플앤홀드유닛을 클록하는데 사용되지 않는다. 클록될 경우, 샘플앤홀드유닛은 해당 구성 ADC의 아날로그 입력시 아날로그 입력신호의 샘플을 제공한다.
구성 ADC는 단계(170)에서 아날로그 입력신호이 샘플을 디지털화한다. 구성 ADC의 동작은 단계(120)에서 발생된 ADC 클록을 기초로 한다.
구성 ADC의 출력시 디지털화된 샘플은 그런 후 단계(180)에서 M개의 타이밍 신호들 중 각각의 하나와 정렬된다.
이는 일반적으로 단계(160)에서 사용된 바와 같이 M개의 타이밍 신호들 중 동일한 하나로 타임 얼라이너(time aligner)를 클록함으로써 달성된다. 타임 얼라이너는 그런 후 클록에 응답해 입력으로부터 디지털화된 샘플을 출력에 전달하도록 동작할 수 있다. 처리경로로부터 타임 얼라인된 샘플들은 등거리이고 샘플레이트(R/M)를 갖는다.
단계(190)에서, 모든 M개의 사용된 처리경로들로부터 타임 얼라인된 샘플들은 디지털 출력신호에 등거리의 샘플링 및 샘플레이트(R)를 제공하기 위해 다중화된다. 다중화 순서는 일반적으로 단계(160)에서 샘플앤홀드유닛의 클록에 속박될 수 있다. 따라서, 멀티플렉서는 일반적으로 클록된 샘플앤홀드유닛과 동일한 순서로 출력을 위해 타임 얼라인된 샘플들을 선택한다. 몇몇 실시예에서, 클록은 순차적이고 멀티플렉서는 시퀀서(sequencer)이다.
다른 실시예에서, 단계(180) 및/또는 단계(190)는 디지털 출력 신호의 샘플로서 구성 ADC의 출력시 디지털화된 샘플에 등거리 샘플링 및 샘플레이트(R)을 제공하는 다른 단계들로 대체될 수 있다.
예컨대, 구성 ADC의 출력시 디지털화된 샘플은 임시로 메모리에 저장될 수 있고 메모리는 디지털 출력신호의 등거리 샘플링을 제공하기 위해 샘플레이트로 어드레스될 수 있다.
또 다른 예로, 샘플레이트로(가령, 타이밍 신호를 기초로) 동작되는 멀티플렉서가 직접 구성 ADC의 출력에 연결되고 따라서 등거리 샘플링으로 디지털 출력신호를 출력한다. 이런 실시예에서, 각 샘플은 대표적으로 유효 샘플로서 샘플을 식별하는 표시자와 함께 태그된다.
몇몇 실시예에 따르면, 각 샘플은 유효 샘플로서 샘플을 식별하는 표시자 및 어떤 구성 ADC가 샘플을 만들었는지 정의하는 표시자와 함께 태그될 수 있다. 이런 실시예에서, 나중에 (가령, 디지털 정정과 같은)다른 처리가 수행되었을 때 다중화가 수행될 수 있다.
도 2a는 아날로그 입력신호(SING_IN)를 몇몇 실시예에 따른 샘플레이트(R)를 갖는 디지털 출력신호(SIGN_OUT)로 변환을 위한 예시적인 타임-인터리브 아날로그-디지털 컨버터(TI ADC)(200a)를 도시한 것이다. TI ADC(200a)는, 가령, 도 1과 연계해 기술된 방법을 수행하도록 적용될 수 있다.
TI ADC(200a)는 구성 ADC(ADC_1, ADC_2,…, ADC_N)(221, 222, 223) 어레이를 구비한다. 각 구성 ADC는 임의의 적절한 공지의 또는 장래의 ADC 수단을 구비할 수 있다. 예컨대, 구성 ADC는 WO 2012/123578 A1 및 EP 0624289 B1에 기술된 것들 중 어느 하나와 같은 연속 근사 ADC를 각각 구비할 수 있다.
타이밍 회로(TIM_GEN)(260)는 ADC 클록(262) 및 M 타이밍 신호(265)를 발생한다. ADC 클록 및 타이밍 신호의 특징 및 조건은 이미 상기에서 상세히 설명하였다.
아날로그 입력신호(SIGN_IN)가 입력부(201)에서 TI ADC(200a)에 입력되고, 각 구성 ADC에 대해 하나인 샘플앤홀드유닛들(S/H_1, S/H_2,…, S/H_N)(211, 212, 213)의 어레이는 타이밍 신호(265)에 의해 클록될 때 아날로그 입력신호를 샘플화하고 해당 구성 ADC(221, 222, 223)의 입력부에 아날로그 신호 샘플을 제공하도록 형성된다. 동작시, N개의 샘플앤홀드유닛들(211, 212, 213) 중 M개가 265로 나타낸 바와 같이 M개의 타이밍 신호들 중 각 하나에 의해 연속으로 클록된다.
구성 ADC(221, 222, 223) 각각은 입력시 아날로그 신호 샘플을 디지털화하기 위해 ADC 클록(262)을 기초로 동작하도록 형성된다. 동작시, 이 과업은 연속으로 클록된 M개의 샘플앤홀드유닛들에 해당하는 M개의 구성 ADC에 의해 수행된다.
타임 얼라이너(TA)(230a)는 (동작시 M개) 구성 ADC 각각으로부터 디지털화된 신호 샘플들을 수신하도록 형성되고 M개 타이밍 신호(265)를 기초로 타임 얼라인하도록 적용된다. 대표적으로, 타임 얼라이너의 각 출력은 타임 얼라이너의 각각의 입력과 관련되고 타임 얼라이너의 각 입력은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 디지털 출력에 연결된다. 타임 얼라이너가 타이밍 신호(265)에 의해 클록되면, (동일한 타이밍 신호에 의해 클록된 샘플앤홀드유닛을 구비한 처리경로에 대해) 구성 아날로그-디지털 컨버터의 디지털 출력으로부터 각각의 타임 얼라이너의 입력을 통해 타임 얼러이너의 출력까지 디지털 출력 신호를 전송할 수 있다. 사용시 M개 처리 경로들에 대해, 타임 얼라이너의 각 디지털 출력 신호는 샘플레이트(R/M)를 갖는다.
TI ADC(200a)는 또한 상기 TI ADC(200a)의 출력부(202a)에서 샘플레이트(R)를 갖는 디지털 출력 신호(SIGN_OUT)를 발생하기 위해 타임 얼라이너(230a)로부터 출력을 적절히 선택하고 직렬화하는 멀티플렉서(MUX)(240a)를 포함한다.
컨트롤 신호(262)에 의해, 타이밍 회로(260)는 각각의 구성 ADC(221, 222, 223)에 ADC 클록을 제공할 수 있다. 작동시, ADC 클록이 M개의 구성 ADC에 제공된다. 또한, ADC 클록은 하나 이상의 나머지 N-M 구성 ADC에 제공되거나 제공될 수 없다.
컨트롤 신호(265)에 의해, 타이밍 회로(260)는 각각의 타이밍 신호로 각각의 N개의 샘플앤홀드유닛C(211, 212, 213)를 클록할 수 있다. 동작시, 타이밍 회로는 M개의 타이밍 신호들 중 각각의 하나와 함께 M개의 샘플앤홀드유닛들을 클록한다. 컨트롤 신호(265)는 샘플앤홀드유닛 어레이가 컨트롤되는 것과 유사한 방식으로 그들의 동작을 제어하기 위해 타임 얼라이너(230a) 및 멀티플렉서(240a)에 또한 제공될 수 있다.
대표적으로, 컨트롤 신호(265)는 처리 경로 당 하나의 컨트롤 신호 연결을 구비할 수 있고 적절한 타이밍 신호가 적절한 처리 경로에 보내질 수 있다. 대안으로, 컨트롤 신호(265)는 모든 처리 경로들에 대해 공통인 하나의 컨트롤 신호 연결을 구비할 수 있다. 그런 후, 컨트롤 신호(265)는 샘플레이트(R)로 동작될 수 있고 현재 타이밍 신호가 어떤 처리 경로를 언급하는지 나타내는 N개의 가능한 값들(가령, [1,2,…,N]) 중 하나를 포함할 수 있다. 모든 이러한 변형들은 "M/R 주기를 각각 갖는 M개의 타이밍 신호들"이라는 명확한 어구에 의해 포함되도록 의도되어 있다.
몇몇 실시예에서, 구성 ADC의 개수가 디자인 또는 제조단계에서 특정 샘플레이트에 최적화될 경우, 샘플레이트가 현재 실행시 사용되면, M은 N과 같을 수 있다. 대안으로, 가령, 구성 ADC의 개수가 디자인 또는 제조단계에서 최대 샘플레이트를 기초로 선택되고, 그런 후 낮은 샘플레이트가 현재 실행에 사용되면, M은 N보다 적을 수 있다.
도 2b는 아날로그 입력신호(SIGN_IN)를 몇몇 실시예에 따른 샘플레이트(R)를 갖는 디지털 출력신호(SIGN_OUT)로 변환하기 위한 예시적인 타임-인터리브 아날로그-디지털 컨버터(TI ADC)(200b)를 도시한 것이다. TI ADC(200b)는 많은 방식에서 도 2a의 TI ADC(200a)와 유사하다. 따라서, 해당 특징들(201, 211, 212, 213, 221, 222, 223, 260, 262, 265)은 해당 참조부호들로 표시되고 도 2b에 대해 더 설명하지 않을 것이다.
TI ADC(200b)는 도 2a의 타임 얼라이너(230a)에 대한 대안을 예시한 것이다. 멀티플렉서(MUX)(240b)는 (컨트롤 신호(265)에 의해 트리거되는데 응답해) TI ADC(200b)의 출력(202b)에서 샘플레이트(R)를 갖는 디지털 출력신호(SIGN_OUT)를 발생하기 위해 구성 ADC로부터 출력을 적절히 선택하고 직렬화하도록 형성된다.
태거(TAG)(230b)는 디지털 출력신호의 각 샘플에 유효 샘플로서 샘플을 식별하는 유효표시를 제공하도록 형성된다. 도 2b의 예로, 멀티플렉서(240b)에 의한 다증화와 연계해 태깅이 수행된다. 그러나, 태깅은 다른 실시예에서 다증화 동작과 별도로 수행될 수 있음에 유의해야 한다.
도 2c는 아날로그 입력신호(SIGN_IN)를 몇몇 실시예에 따른 샘플레이트(R)를 갖는 디지털 출력신호(SIGN_OUT)로 변환하기 위한 예시적인 타임-인터리브 아날로그-디지털 컨버터(TI ADC)(200c)를 도시한 것이다. TI ADC(200c)는 많은 방식에서 도 2a의 TI ADC(200a)와 유사하다. 따라서, 해당 특징들(201, 211, 212, 213, 221, 222, 223, 260, 262, 265)은 해당 참조부호들로 표시되고 도 2c에 대해 더 설명하지 않을 것이다.
TI ADC(200c)는 도 2a의 타임 얼라이너(230a)에 대한 대안을 예시한 것이다. 메모리(MEM)(230c)는 구성 ADC로부터 출력을 임시로 저장하기 위해 제공된다. 메모리 출력 리더(OUT)(240c)는 컨트롤 신호(265)에 의해 트리거될 경우 메모리(MEM)(230c)의 적절한 항을 읽고 이에 따라 TI ADC(200c)의 출력(202c)에서 샘플레이트(R)를 갖는 디지털 출력신호(SIGN_OUT)를 발생한다.
시작점으로서 도 2a의 구조를 이용한, 도 3은 입력(302)에서 아날로그 입력신호(SIGN_IN)를 출력(302)에서 디지털 출력신호(SIGN_OUT)로 변환하기 위한 예시적인 타임-인터리브 아날로그-디지털 컨버터(TI ADC)(300)를 도시한 것으로, 구성 ADC의 개수가 디자인 또는 제조단계에서 최대 샘플레이트를 기초로 선택될 경우 특히 적절하다. 도 2b 및 2c의 구조들 각각과 관련해 유사한 변형이 고려될 수 있다. 예시적인 TI ADC(300)는 예컨대 도 1과 연계해 기술된 방법을 수행하도록 형성된다.
기능 블록들(311, 312, 313, 321, 322, 323, 330 및 340)은 도 2a의 해당 블록들(211, 212, 213, 221, 222, 223, 230a 및 240a) 각각과 등가이거나 유사하며 따라서 더 상세히 설명하지 않을 것이다.
타이밍 회로(TIM_GEN)(360)는 ADC 클록(362) 및 M개 타이밍 신호들(365)을 발생한다. 타이밍 회로(360)의 일예시적인 구현이 도 3에 도시되어 있으며, 이는 도 2a, 2b, 및 2c의 타이밍 회로(260)를 구현하는데 또한 사용될 수 있다. 그러나, 타이밍 회로(260,360)가 본 발명의 실시예에 따라 적용할 수 있다면 임의의 적절한 공지의 구현 또는 장래의 구현에도 사용될 수 있음에 유의해야 한다.
타이밍 회로(360)는 ADC 클록(362) 및 M개 타이밍 신호(365)를 발생하기 위한 참조로 사용되는 시스템 클록신호(CLK)를 입력(370)에서 수신한다.
ADC 클록 발생기(ADC_CLK_GEN)(361)는 ADC 클록신호를 발생한다. 예컨대, ADC 클록은 시스템 클록과 같을 수 있거나 시스템 클록의 주기보다 더 크거나 더 적은 주기를 가질 수 있다. 예컨대, ADC 클록은 ADC 클록의 X 주기가 시스템 클록의 Y 주기와 같도록 시스템 클록 주기와 관련된 주기를 가질 수 있다.
샘플 클록 발생기(SMPL_CLK_GEN)(363)는 샘플레이트(R)를 갖는 샘플 클록신호를 발생한다. 예컨대, 샘플 클록신호는 시스템 클록과 같을 수 있거나 시스템 클록의 주기보다 더 크거나 더 적은 주기를 가질 수 있다. 예컨대, 샘플 클록은 샘플 클록의 Z 주기가 시스템 클록의 W 주기와 같도록 시스템 클록 주기와 관련된 주기를 가질 수 있다.
따라서, 몇몇 실시예에 따르면, ADC 클록 및 샘플 클록 모두가 가령, 다른 적절한 분할계수를 이용함으로써 시스템 클록신호로부터 발생될 수 있다. 다른 실시예에서, ADC 클록 및 샘플 클록은 다른 방식으로 발생될 수 있다.
샘플 클록신호는 M개의 타이밍 신호들(365)을 발생하기 위해 타이밍 신호 발생기(SEL/SHIFT)(364)에 의해 사용된다.
제 1 예에서, 타이밍 신호 발생기(364)는 샘플 클록신호의 임펄스를 적절히 선택함으로써 M개의 타이밍 신호들(365) 각각을 발생한다.
제 2 예에서, 타이밍 신호 발생기(364)는 제 1 타이밍 신호를 적절히 타임 시프팅하여 샘플 클록신호 및 다른 타이밍 신호의 임펄스를 적절히 선택함으로써 타이밍 신호들(365) 중 첫번째 신호를 발생한다.
제 3 예에서, 타이밍 신호 발생기(364)는 제 1 타이밍 신호를 적절히 타임 시프팅하여 샘플 클록신호와 다른 타이밍 신호의 적절한 분할에 의해 타이밍 신호들(365) 중 첫번째 신호를 발생한다.
제 4 예에서, 타이밍 신호 발생기(364)는 샘플레이트를 갖고 다른 타임 시프트에서 (가령, 앙상블([1, 2, ..., N])로부터) M개의 처리경로 지수들의 선택을 포함한다.
TI ADC(300)는 ADC 클록신호(362) 및 M개의 타이밍 신호(365)를 수신하고 기능 블록들(311, 312, 313, 321, 322, 323, 330 및 340)의 동작을 제어하는 컨트롤러(CNTR)(350)를 구비한다.
M이 N보다 적으면, 컨트롤러(350)는 N개의 구성 ADC 중 M개가 ADC 클록을 기초로 디지털 출력신호를 제공하도록 동작하게 할 수 있다. 컨트롤러(350)는 또한 미사용 중인 구성 ADC가 저에너지 모드로 들어가게 할 수 있다. 몇몇 실시예에 따르면, 컨트롤러(350)는 N개의 처리 경로들 중 M개가 현재 실행시 사용되는지 판단하기 위한 선택을 수행할 수 있다.
컨트롤 신호(352)에 의해, 컨트롤러(350)는 구성 ADC(321,322,323) 각각에 ADC 클록을 제공하고 구성 ADC 각각의 모드(저에너지 모드 또는 동작 모드)를 제어할 수 있다.
컨트롤 신호(351, 353 및 354)에 의해, 컨트롤러(350)는 가령 상술한 바와 같이 각각의 타이밍 신호에 따라 N개의 처리 경로들 각각을 클록하거나 그렇지 않으면 적절히 제어할 수 있다.
도 2A, 2B, 2C 및 3에 기술된 기능 유닛들(가령, 컨트롤러(350) 및 타이밍 회로(260,360))은 물론 다른 실시예에 따른 다른 물리적 구현을 가질 수 있다.
각각의 실시예에 대한 설명에 중요하지 않은 많은 수단의 세부내용들은 도면과 해당 텍스트에서 생략될 수 있음에 유의해야 한다. 예컨대, 각 처리경로에 있거나 입력부(201,301)에 아날로그 신호를 제공하기 전에 있을 수 있는 추가 처리단계(가령, 필터링, 증폭, 결점 보상 등) 배제될 수 있다. 이런 생략은 이런 특징들의 임의의 가능한 상황을 배제하도록 의도되어 있지 않다.
도 4는 M=4의 현재 사용되는 구성 ADC에 따른 예에 대한 타이밍 개략도이다. 상기 개략도는 특히 ADC 클록 및 샘플링 클록의 디커플링 및 등거리 샘플링이 타임 얼라인먼트에 의해 어떻게 달성되는지를 도시하기 위한 것이다.
타이밍 도면의 상단에서 시작해, 레이트(R)를 갖는 샘플클록신호(SMPL_CLK)(401) 및 해당 M=4의 타이밍 신호(T_1, T_2, T_3, T_4)(411, 412, 413, 414)가 도시되어 있다. 다중화되면, M 타이밍 신호(411, 412, 413, 414)는 레이트(R)의 샘플클록신호를 제공한다. ADC 클록신호(ADC_CLK)(421)가 또한 도시되어 있다. 이 예에서, ADC 클록의 6 주기는 레이트(R)의 샘플클록신호의 4 주기에 해당한다.
샘플앤홀드 신호(S/H_1, S/H_2, S/H_3, S/H_4)(431, 432, 433, 434)에 의해 도시된 바와 같이, 사용된 M=4의 샘플앤홀드유닛은 M=4의 타이밍 신호(T_1, T_2, T_3, T_4)(411, 412, 413, 414) 중 각각의 하나에 의해 클록된다. 이는 시간간격(481, 482, 483, 484, 485, 486, 487 및 488)에서 타이밍 신호(411, 412, 413, 414)로부터 각각의 샘플앤홀드 신호(431, 432, 433, 434)로 화살표로 표시된다. 단지 예시용도로, 샘플앤홀드유닛의 동작은 홀드단계 동안 높은 신호 값과 샘플링 단계와 연계한 신호 값에서 딥을 갖는 해당 샘플앤홀드 신호로서 설명된다.
이 예에서, 각 구성 ADC는 ADC 클록(ADC_CLK)(421)의 4 싸이클의 지연을 갖고, 즉, 구성 ADC가 해당 샘플앤홀드유닛에 의해 제공된 아날로그 샘플을 디지털화하는데 4 싸이클이 필요하고, ADC 클록의 양의 측으로 구성 ADC가 클록되는 것으로 가정된다. ADC 신호(ADC_1, ADC_2, ADC_3, ADC_4)(451, 452, 452, 454)는 사용중인 M=4의 구성 ADC가 샘플앤홀드유닛에 의해 제공된 아날로그 신호 샘플에 해당하는 디지털화된 신호 샘플을 출력할 준비가 되어 있을 때를 개략 도시되어 있다.
제 1 샘플앤홀드유닛(S/H_1로 표시됨)은 타임 인스턴스(481)에서 아날로그 신호샘플과 (ADC 클록(421))의) 4의 양의 측을 추후 제공하고, 타임 인스턴스(491)에서 제 1 구성 ADC(ADC_1로 표시됨)는 해당 디지털 샘플을 출력한다. 따라서, 아날로그 샘플의 제공과 해당 디지털 샘플의 제공 사이의 시간은 시간주기(471)로 나타내진다.
제 2 샘플앤홀드유닛(S/H_2로 표시됨)은 타임 인스턴스(482)에서 아날로그 신호샘플과 (ADC 클록(421))의) 4의 양의 측을 추후 제공하고, 타임 인스턴스(492)에서 제 2 구성 ADC(ADC_2로 표시됨)는 해당 디지털 샘플을 출력한다. 따라서, 아날로그 샘플의 제공과 해당 디지털 샘플의 제공 사이의 시간은 시간주기(472)로 나타내진다.
제 3 샘플앤홀드유닛(S/H_3로 표시됨)은 타임 인스턴스(483)에서 아날로그 신호샘플과 (ADC 클록(421))의) 4의 양의 측을 추후 제공하고, 타임 인스턴스(493)에서 제 3 구성 ADC(ADC_3으로 표시됨)는 해당 디지털 샘플을 출력한다. 따라서, 아날로그 샘플의 제공과 해당 디지털 샘플의 제공 사이의 시간은 시간주기(473)로 나타내진다.
제 4 샘플앤홀드유닛(S/H_4로 표시됨)은 타임 인스턴스(484)에서 아날로그 신호샘플과 (ADC 클록(421))의) 4의 양의 측을 추후 제공하고, 타임 인스턴스(494)에서 제 4 구성 ADC(ADC_4로 표시됨)는 해당 디지털 샘플을 출력한다. 따라서, 아날로그 샘플의 제공과 해당 디지털 샘플의 제공 사이의 시간은 시간주기(474)로 나타내진다.
타임 인스턴스(491, 492, 493, 494)로 도시된 바와 같이, 사용중인 M=4의 구성 ADC에 의한 디지털 샘플의 제공은 시간상 등거리가 아니다. 이는 ADC 클록이 샘플 클록에서 디커플된 사실에 기인한다. 타임-얼라인 신호(TA_1, TA_2, TA_3, TA_4)(461, 462, 462, 464)는 ADC 클록이 샘플 클록에서 디커플되더라도 타임 얼라이너의 동작이 등거리 샘플링 타임을 어떻게 제공할 수 있는지 예시한다.
제 1 구성 ADC의 타임 인스턴스(491)에서 출력은 타임 얼라인 신호(TA_1)로 나타낸 바와 같이 타임 인스턴스(485)로 조정된다. 이는 타이밍 신호(T_1)로 타임 얼라이너의 제 1 출력을 클록함으로써 달성될 수 있다. 마찬가지로, 제 2, 3, 및 4 구성 ADC의 타임 인스턴스(492, 493, 494)에서 출력은 타임 얼라인 신호(TA_2, TA_3, TA_4)로 각각 도시된 바와 같이 타임 인스턴스(486, 487, 488)로 조정된다. 이는 각각의 타이밍 신호(T_2, T_3, T_4)로 타임 얼라이너의 각각의 출력을 클록함으로써 달성될 수 있다.
TA_1, TA_2, TA_3, TA_4로 표현된 M=4의 타임 얼라인 디지털 샘플이 다중화되면, 샘플레이트(R)와 등거리 샘플링으로 디지털 출력신호가 제공된다.
본 발명의 실시예들은 결함 측정, 조준 및 보상이 실시되는 애플리케이션들과 결합될 수 있다. 예컨대 M<N이면, 아날로그 입력신호를 디지털화하기 위해 현재 미사용중인 하나 이상의 N-M 처리경로들이 결함 측정을 받을 수 있고, 그 결과들은 조준 및 보상을 위해 추후 사용될 수 있다.
결함 측정은 피측정 처리경로의 구성 ADC에 대한 아날로그 입력이 현재 ADC 어레이의 활성화 동안 아날로그 입력신호 대신 참조 신호값을 수신하게 함으로써 구현될 수 있다. 참조값은 대표적으로 결함이 선형인 것으로(즉, 결함이 입력 신호값에 무관한 것으로) 가정되는 경우에 그라운드 레벨 또는 0 레벨(가령, 0V)일 수 있다. 대안으로, 참조값은 0이 아닌 레벨일 수 있다. 0이 아닌 레벨이 구성 ADC를 조준하기 위해 어떻게 사용될 수 있는지에 대한 예가 WO 2012/123578 A1에 개시되어 있다. 그러나 대안으로, 참조값은 다른 측정 경우들 간에 (다른 타입의 결함 측정을 수행하는데 적합한) 다른 많은 참조레벨들 사이에서 변할 수 있다. 몇몇 실시예에서, 참조값은 샘플링 타임 결함 및 주파수 드리프트에 대한 측정 및 보상을 가능하게 하는 가변 신호이다.
참조값은 구성 ADC의 입력시 스위치의 작동에 의해 구성 ADC에 입력될 수 있다. 대안으로, 참조값은 조기의 처리단계에 의해 구성 ADC 에 입력으로서 설정될 수 있다.
상술한 실시예들과 이들의 등가물은 소프트웨어 또는 하드웨어 또는 이들의 조합으로 구현될 수 있다. 이들은 디지털 신호 프로세서(DSP), 중앙처리장치(CPU), 코프로세서 유닛, FPGA(Field-Programmable Gate Arrays) 또는 다른 프로그램가능한 하드웨어와 같은 통신장치와 관련되거나 일체로 된 범용회로에 의해, 또는 가령 ASIC(Application-Specific Integrated Circuits)와 같은 특수회로에 의해 수행될 수 있다. 이런 모든 형태는 본 발명의 범위 내에 있는 것으로 의도되어 있다.
실시예들은 실시예들 중 어느 하나에 따른 회로/논리를 구비하거나 방법을 수행하는 전자기기 내에 나타날 수 있다. 전자기기는 가령 아날로그 프론트-엔드, 통신장치, 멀티미디어 장치, 오디오/비디오 레코더 등일 수 있다. 예컨대, 비디오 프로세서는 (가령, 도 2a, 2b, 2c, 및 3에 기술된 것들 중 어느 하나와 같이) 각 채널(RGB-red, green, blue)에 대하 하나씩 3개의 TI ADCs를 구비할 수 있다.
몇몇 실시예에 따르면, 컴퓨터 프로그램 제품은 가령, 도 5의 CD-ROM(500)으로 나타낸 바와 같이 디스켓 또는 CD-ROM과 같은 컴퓨터 판독가능매체를 구비한다. 컴퓨터 판독가능 매체는 프로그램 명령어를 포함한 컴퓨터 프로그램에 저장될 수 있다. 컴퓨터 프로그램은 가령 장치(510)에 포함될 수 있는 데이터처리장치(530)에 로드될 수 있다. 데이터처리장치(530)에 로드될 경우, 컴퓨터 프로그램은 데이터처리장치(630)에 연결되거나 일체로 형성된 메모리(520)에 저장될 수 있다. 몇몇 실시예에 따르면, 컴퓨터 프로그램은 데이터처리장치에 로드되어 실행될 경우 데이터처리장치가 가령 도 1에 도시된 방법에 따른 방법 단계들을 실행하게 할 수 있다.
다양한 실시예들을 본 명세서에 참조하였다. 그러나, 당업자는 특허청구범위내에 여전히 있는 기술된 실시예들에 대해 많은 변형들을 알 것이다. 예컨대, 본 명세서에 기술된 방법 실시예들은 소정의 순서대로 수행되는 방법 단계들을 통한 예시적인 방법들을 기술하고 있다. 그러나, 이들 이벤트 순서는 특허청구범위로부터 벗어남이 없이 또 다른 순서로 발생할 수 있음이 인식된다. 더욱이, 몇몇 방법 단계들은 순서대로 또는 역으로 수행되는 것으로 기술되었더라도 동시에 수행될 수 있다.
동일한 방식으로, 실시예들의 설명에서, 기능 블록들을 특정 유닛들로의 분할은 결코 제한이 아님에 유의해야 한다. 반대로, 이들 분할은 단지 예이다. 하나의 유닛으로서 본 명세서에 기술된 기능 블록들은 2 이상의 유닛들로 분할될 수 있다. 동일한 방식으로, 2 이상의 유닛들로서 본 명세서에 구현되는 것으로 기술된 기능 블록들은 특허청구범위로부터 벗어남이 없이 단일 유닛으로 구현될 수 있다. 예컨대, 도 3의 컨트롤러(350)는 여러 유닛들로 구현될 수 있고/있거나 도 2a, 2b, 2c 및 3의 타이밍 회로들(260,360)은 여러 유닛들(가령, ADC 클록을 발생하는 유닛과 M 타이밍 신호를 발생하는 유닛)로 구현될 수 있다. 또 다른 예를 언급하기 위해, 도 2a 및 3의 타임 얼라이너(230a, 330)가 처리경로 당 하나의 유닛으로 구현될 수 있다.
따라서, 상술한 실시예들의 상세 내용은 단지 예시용도이며 결코 제한이 아님을 알아야 한다. 대신, 특허청구범위내에 있는 모든 변형들은 본 명세서에 포함되는 것으로 의도되어 있다.

Claims (17)

  1. 아날로그 입력신호를 가변 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작 방법에 있어서,
    상기 타임-인터리브 아날로그-디지털 컨버터는:
    아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터 어레이;
    N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 아날로그 입력에 각각 연결된 정수 N개의 샘플앤홀드유닛; 및
    아날로그-디지털 컨버터 동작 클록신호; 및 M/R 주기를 각각 갖고, M은 N 이하이며, M/R은 T 이상인 정수 M개의 타이밍 신호들을 발생하는 타이밍 회로(120)를 구비하고,
    각 구성 아날로그-디지털 컨버터는 아날로그-디지털 컨버터 동작 클록을 기초로 가변 샘플레이트(R)에 의해 구속되지 않는 고정된 클록 주파수로 동작하고, 구성 아날로그-디지털 컨버터 지연(T) 동안 아날로그 신호 샘플을 디지털화하도록 적용되며,
    상기 방법은:
    N개의 구성 아날로그-디지털 컨버터들 중 M개 각각에 대해(150);
    구성 아날로그-디지털 컨버터의 아날로그 입력에 아날로그 입력신호의 샘플을 제공하기 위해 M개의 타이밍 신호들 중 각각의 하나로 해당 샘플앤홀드유닛을 클록하는 단계(160);
    구성 아날로그-디지털 컨버터의 디지털 출력에 디지털 신호를 제공하기 위해 아날로그-디지털 컨버터 동작 클록을 기초로 구성 아날로그-디지털 컨버터를 동작시키는 단계(170); 및
    상기 샘플을 M개의 타이밍 신호들 중 각각의 하나와 정렬함으로써 M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하는 단계(180,190)를 포함하고,
    M개의 구성 아날로그-디지털 컨버터들 각각이 해당 샘플앤홀드유닛과 관련되고, 2 이상의 샘플앤홀드유닛들을 클록하는데 타이밍 신호가 전혀 사용되지 않는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
  2. 제 1 항에 있어서,
    타임-인터리브 아날로그-디지털 컨버터는 N개의 입력과 N개의 출력을 갖는 타임 얼라이너를 구비하고, 각 출력은 각각의 입력과 관련되고 각 입력은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 디지털 출력에 연결되며, M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하는 단계는:
    M개의 타이밍 신호들 중 각각의 하나로 타임 얼라이너를 클록하는 단계(180); 및
    M개의 타이밍 신호들 중 각각의 하나로 타임 얼라이너를 클록하는데 응답해, 구성 아날로그-디지털 컨버터의 디지털 출력으로부터의 디지털 신호를 타임 얼라이너의 해당 입력을 통해 타임 얼라이너의 해당 출력으로 전송하는 단계(180)를 포함하고,
    타임 얼라이너의 해당 출력의 디지털 신호는 샘플레이트(R/M)를 갖는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
  3. 제 2 항에 있어서,
    디지털 출력신호를 발생하기 위해 타임 얼라이너의 해당 출력의 디지털 신호를 다중화하는 단계(190)를 더 포함하는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
  4. 제 3 항에 있어서,
    정수 M은 M개 이하인 R을 곱한 T를 만족하는 최소 정수로서 결정되는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    M은 N 보다 적고, 상기 방법은 M개의 구성 아날로그-디지털 컨버터들 가운데 없는 구성 아날로그-디지털 컨버터들을 저에너지 모드로 진입하게 하는 단계(140)를 더 포함하는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
  6. 제 5 항에 있어서,
    N개의 구성 아날로그-디지털 컨버터들의 어레이로부터 M개의 구성 아날로그-디지털 컨버터들을 선택하는 단계(130)를 더 포함하는 타임-인터리브 아날로그-디지털 컨버터 동작 방법.
  7. 프로그램 명령어를 포함한 컴퓨터 프로그램을 갖는 컴퓨터 판독가능매체(500)로서,
    상기 컴퓨터 프로그램은 데이터처리장치(530)에 로드될 수 있고 컴퓨터 프로그램이 데이터처리장치에 의해 실행될 경우 제 1 항 내지 제 4 항 중 어느 한 항에 따른 방법을 실행하도록 적용되는 컴퓨터 판독가능매체.
  8. 아날로그 입력신호를 가변 샘플레이트(R)를 갖는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터로서,
    상기 타임-인터리브 아날로그-디지털 컨버터는:
    정수 N개의 구성 아날로그-디지털 컨버터(221, 222, 223, 321, 322, 323) 어레이;
    정수 N개의 샘플앤홀드유닛(211, 212, 213, 311, 312, 313);
    상기 샘플을 M개의 타이밍 신호들 중 각각의 하나와 정렬함으로써 M개의 타이밍 신호들 중 각각의 하나를 기초로 디지털 출력 신호의 샘플로서 구성 아날로그-디지털 컨버터의 디지털 출력의 디지털 신호의 샘플을 제공하도록 형성된 하나 이상의 디지털 출력 처리장치(230a, 240a, 230b, 240b, 230c, 240c, 330); 및
    아날로그-디지털 컨버터 동작 클록신호(262,362); 및 M/R 주기를 각각 갖고, M은 N 이하이며, M/R은 T 이상인, M개의 타이밍 신호들(265,365)을 발생하는 타이밍 회로(260,360)를 구비하고,
    각 구성 아날로그-디지털 컨버터는 아날로그 입력 및 디지털 출력을 갖고 디지털 출력에 디지털 신호를 제공하기 위해 아날로그-디지털 컨버터 동작 클록을 기초로 가변 샘플레이트(R)에 의해 구속되지 않는 고정된 클록 주파수로 동작하고, 구성 아날로그-디지털 컨버터 지연(T) 동안 아날로그 신호 샘플을 디지털화하도록 형성되며,
    각 샘플앤홀드유닛은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 아날로그 입력에 연결되고 각각의 구성 아날로그-디지털 컨버터의 아날로그 입력에 아날로그 입력신호의 샘플을 제공하도록 정수 M개의 타이밍 신호들 중 각각의 하나를 기초로 동작하도록 형성되며, 2 이상의 샘플앤홀드유닛들을 클록하는데 타이밍 신호가 전혀 사용되지 않는 타임-인터리브 아날로그-디지털 컨버터.
  9. 제 8 항에 있어서,
    하나 이상의 디지털 출력처리장치는 N개의 입력과 N개의 출력을 갖는 타임 얼라이너(230a,330)를 구비하고, 타임 얼라이너의 각 출력은 타임 얼라이너의 각각의 입력에 연결되고 타임 얼라이너의 각 입력은 N개의 구성 아날로그-디지털 컨버터들 중 각각의 하나의 디지털 출력에 연결되며, 타임 얼라이너는 타임 얼라이너의 각각의 출력에 대해 M개의 타이밍 신호들 중 각각의 하나와 클록되는 타임 얼라이너에 응답해 각각의 구성 아날로그-디지털 컨버터의 디지털 출력으로부터의 디지털 신호를 타임 얼라이너의 각각의 입력을 통해 타임 얼라이너의 출력에 전송하도록 형성되고, 타임 얼라이너의 출력의 디지털 신호는 샘플레이트(R/M)를 갖는 타임-인터리브 아날로그-디지털 컨버터.
  10. 제 9 항에 있어서,
    하나 이상의 디지털 출력처리장치는 디지털 출력신호를 발생하기 위해 타임 얼라이너의 출력의 디지털 신호들을 다중화하도록 형성된 멀티플렉서(240a,340)를 더 구비하는 타임-인터리브 아날로그-디지털 컨버터.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    M은 N과 같은 타임-인터리브 아날로그-디지털 컨버터.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    M은 N 보다 적고, 타임-인터리브 아날로그-디지털 컨버터는 디지털 출력에 디지털 신호를 제공하고 M개의 아날로그-디지털 컨버터들 가운데 없는 구성 아날로그-디지털 컨버터들을 저에너지 모드로 진입하게 하기 위해 아날로그-디지털 컨버터 동작 클록을 기초로 N개의 구성 아날로그-디지털 컨버터들 중 M개가 동작하도록 형성된 컨트롤러(350)를 더 구비하는 타임-인터리브 아날로그-디지털 컨버터.
  13. 제 12 항에 있어서,
    컨트롤러(350)는 N개의 구성 아날로그-디지털 컨버터 어레이로부터 M개의 구성 아날로그-디지털 컨버터들을 선택하도록 더 형성되는 타임-인터리브 아날로그-디지털 컨버터.
  14. 제 8 항 내지 제 10 항 중 어느 한 항에 따른 타임-인터리브 아날로그-디지털 컨버터를 구비한 집적회로.
  15. 제 8 항 내지 제 10 항 중 어느 한 항에 따른 타임-인터리브 아날로그-디지털 컨버터를 구비한 전자장치.
  16. 삭제
  17. 삭제
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