TW201448482A - 有效率的時間交錯類比至數位轉換器 - Google Patents

Abstract

本發明揭示一種時間交錯類比至數位轉換器，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號。該時間交錯類比至數位轉換器包括一由整數N個組成類比至數位轉換器所構成的陣列、整數N個取樣與保留單元、一或更多個數位輸出處理單元、以及一時序電路。每一個組成類比至數位轉換器被調適成以一類比至數位轉換器操作時脈為基礎來操作，用以在該數位輸出處提供一數位訊號。每一個取樣與保留單元皆被連接至一個別組成類比至數位轉換器的輸入並且被調適成以M個時序訊號中的一個別時序訊號為基礎來操作，其中，沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元。該些數位輸出處理單元被調適成以該些M個時序訊號中的該個別時序訊號為基礎提供一組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣。該時序電路被調適成用以產生該類比至數位轉換器操作時脈訊號以及該些M個時序訊號，每一個時序訊號皆有週期M/R，其中，M小於或等於N。

Description

有效率的時間交錯類比至數位轉換器

本發明大體上關於類比至數位轉換器的領域。更特別的係，本發明關於時間交錯類比至數位轉換器在矽面積及/或能量方面的效率。

電子設備(例如，舉例來說，電視機以及其它音頻/視訊設備)通常係利用數位技術來施行，而非類比技術。一般來說，數位技術越先進會越需要將類比訊號轉換成適合數位技術施行方式的數位訊號。

概念上，類比至數位轉換器(亦表示為ADC或A/D轉換器)及其基本功能(取樣與保留、量化)係本技術中眾所熟知的並且本文中不會進一步詳盡闡述。

對高取樣頻率來說，可能需要使用ADC結構，或者至少有好處，該ADC結構包括能夠適應於該高取樣頻率的數個組成ADC。此些結構會減輕每一個組成ADC上的處理速度需求。此些ADC結構的範例有管線ADC以及時間交錯ADC(舉例來說，平行連續的ADC)。US 2011/0304489 A1、WO 2007/093478 A1、EP 0624289 B1、以及WO 2010/042051 A1便說明各種範例的時間交錯ADC結構。

在時間交錯ADC(TI ADC)的一典型施行方式中可能希望能夠適應於數位輸出訊號的各種取樣頻率。相反地，要設計及驗證操作在不 同時脈頻率處的組成ADC設計卻非常麻煩。因此，可能會希望能夠使用在一TI ADC結構中針對一特殊固定時脈頻率所設計的一組成ADC施行方式並且仍能提供該數位輸出訊號的各種取樣頻率。

所以，本領域需要彈性的數位輸出訊號取樣頻率時間交錯類比至數位轉換器，其包括針對一特殊固定時脈頻率所設計的組成類比至數位轉換器。

應該強調的係，本說明書中所使用的「包括/其包括」一詞係表明已述特徵元件、事物、步驟、或構件的存在；但是並不排除一或更多個其它特徵元件、事物、步驟、構件、或是它們的群組之存在，或是加入一或更多個其它特徵元件、事物、步驟、構件、或是它們的群組。

某些實施例的一目的係消弭至少一部分的上面缺點並且提供用於操作一時間交錯類比至數位轉換器的方法與安排。

根據第一項觀點，這會藉由一種操作一時間交錯類比至數位轉換器的方法來達成，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號。

該時間交錯類比至數位轉換器包括：一由整數N個組成類比至數位轉換器所構成的陣列，每一個組成類比至數位轉換器皆有一類比輸入與一數位輸出；整數N個取樣與保留單元，每一個取樣與保留單元皆被連接至該些N個組成類比至數位轉換器中一個別組成類比至數位轉換器的類比輸入。

該時間交錯類比至數位轉換器還包括一時序電路，用以產生 一類比至數位轉換器操作時脈訊號，該操作時脈訊號的週期會以該類比至數位轉換器操作時脈為基礎來致能一組成類比至數位轉換器操作，用以在等於M/R的時間週期期間數位化一類比訊號取樣；以及M個時序訊號，每一個時序訊號皆有週期M/R，其中，M小於或等於N。

該方法包括(針對該些N個組成類比至數位轉換器中的M個組成類比至數位轉換器的每一者，其中，該些M個組成類比至數位轉換器中的每一個組成類比至數位轉換器皆和一對應的取樣與保留單元相關聯)以該些M個時序訊號中的一個別時序訊號來時脈控制該對應的取樣與保留單元，用以在該組成類比至數位轉換器的類比輸入處提供該類比輸入訊號的一取樣。沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元。

該方法還包括(針對該些M個組成類比至數位轉換器的每一者)：以該類比至數位轉換器操作時脈為基礎來操作該組成類比至數位轉換器，用以在該組成類比至數位轉換器的數位輸出處提供一數位訊號；以及以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣。

於某些實施例中，該時間交錯類比至數位轉換器可以還包括一時間對齊器，其具有N個輸入與N個輸出，其中，每一個輸出皆和一個別輸入相關聯以及每一個輸入皆被連接至該些N個組成類比至數位轉換器中的一個別組成類比至數位轉換器的數位輸出。於此些實施例中，以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的取樣作為該數位輸出訊號的一取樣可以包括以該 些M個時序訊號中的該個別時序訊號來時脈控制該時間對齊器，並且響應其而透過該時間對齊器的一對應輸入將該數位訊號從該組成類比至數位轉換器的該數位輸出處傳輸至該時間對齊器的一對應輸出。該時間對齊器的該對應輸出的該數位訊號具有一取樣比率R/M。

於某些實施例中，該類比至數位轉換器操作時脈訊號的週期為一固定的參數(通常係由該些組成類比至數位轉換器的硬體施行方式來決定)。舉例來說，該時脈週期可以和一系統時脈週期相同。

根據某些實施例，取樣比率R可以變動。舉例來說，具有時脈週期1/R的取樣時脈訊號可以從該系統時脈處產生，而且該些M個時序訊號的每一個時序訊號可以為一具有週期M/R的時脈訊號的等距時間移位副本(其中，在該些時脈訊號的其中一者中，該時間移位可以為零)，俾使得該些M個時序訊號會聯合提供該取樣時脈。

根據某些實施例，取樣距離1/R可以不同於該類比至數位轉換器操作時脈訊號的週期。因此，取樣距離1/R可以大於或小於該類比至數位轉換器操作時脈訊號的週期。或者，於某些情形中，取樣距離1/R可以等於該類比至數位轉換器操作時脈訊號的週期。

根據某些實施例，M可以該取樣比率R以及一組成類比至數位轉換器數位化一輸入訊號所花費的時間為基礎而被決定。舉例來說，限制條件可以為，倘若一組成類比至數位轉換器能夠在一時間週期T(一組成類比至數位轉換器潛伏期，其對應於特定數量的該類比至數位轉換器操作時脈訊號的週期，該特定數量相依於該組成類比至數位轉換器的施行方式)期間數位化一輸入訊號的話，那麼，M便是滿足TR小於或等於M的整 數。

該方法可以進一步包括多工處理該時間對齊器的該些對應輸出的數位訊號，用以產生該數位輸出訊號。

於某些實施例中，該方法可以進一步包括決定M為一整數，其滿足一組成類比至數位轉換器潛伏期T乘以R是小於或等於M。舉例來說，該整數M可以被決定為滿足T乘以R小於或等於M的最小整數。

於某些實施例中，M可以小於N，而且該方法可以進一步包括迫使不在該些M個組成類比至數位轉換器之中的組成類比至數位轉換器進入低能量模式。該低能量模式可以包括完全阻止電力供應至有關的組成類比至數位轉換器；或者，其可以包括睡眠狀態，其中，某些操作雖然可以被實施，但是，其消耗的能量小於完整操作模式。

當M小於N時，該方法可以還包括從該由N個組成類比至數位轉換器所構成的陣列中選擇該些M個組成類比至數位轉換器。舉例來說，此工作可由一和該時間交錯類比至數位轉換器相關聯的控制器來實施。該選擇可使得全部N個組成類比至數位轉換器中每一個組成類比至數位轉換器處於低能量模式中的平均時間為相等。這可經由循環法(round-robin)選擇、虛擬隨機選擇、或是任何其它均勻選擇規則來達成。或者，該選擇可使得相同的(相依於M)組成類比至數位轉換器總是會在低能量模式中被拾取。舉例來說，該低能量模式可以指派給位於該陣列之實體硬體施行方式的其中一端的N-M個組成類比至數位轉換器。

本發明的第二項觀點為一種電腦程式產品，其包括一電腦可讀取媒體，於該媒體中有一包括程式指令的電腦程式。該電腦程式可載入 於一資料處理單元之中並且被調適成用以在該電腦程式被該資料處理單元運行時執行根據第一項觀點的方法。

本發明的第三項觀點為一種時間交錯類比至數位轉換器，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號。

該時間交錯類比至數位轉換器包括一由整數N個組成類比至數位轉換器所構成的陣列，其中，每一個組成類比至數位轉換器皆有一類比輸入與一數位輸出並且被調適成以一類比至數位轉換器操作時脈為基礎來操作，用以在該數位輸出處提供一數位訊號。

該時間交錯類比至數位轉換器還包括整數N個取樣與保留單元，其中，每一個取樣與保留單元皆被連接至該些N個組成類比至數位轉換器中一個別組成類比至數位轉換器的類比輸入並且被調適成以M個時序訊號中的一個別時序訊號為基礎來操作，用以在該個別組成類比至數位轉換器的類比輸入處提供該類比輸入訊號的一取樣，其中，M小於或等於N。沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元。

再者，該時間交錯類比至數位轉換器包括一或更多個數位輸出處理單元，其被調適成以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣。

該時間交錯類比至數位轉換器還包括一時序電路，其被調適成用以產生該類比至數位轉換器操作時脈訊號以及該些M個時序訊號。該類比至數位轉換器操作時脈訊號的週期會以該類比至數位轉換器操作時脈 為基礎來致能一組成類比至數位轉換器操作，用以在等於M/R的時間週期期間數位化一類比訊號取樣，以及每一個時序訊號皆有週期M/R。

於某些實施例中，該些一或更多個輸出處理單元可以包括一時間對齊器，其具有N個輸入與N個輸出，其中，該時間對齊器的每一個輸出皆和該時間對齊器的一個別輸入相關聯以及該時間對齊器的每一個輸入皆被連接至該些N個組成類比至數位轉換器中的一個別組成類比至數位轉換器的數位輸出。該時間對齊器被調適成針對該時間對齊器的每一個輸出響應於該時間對齊器被該些M個時序訊號中的該個別時序訊號時脈控制而透過該時間對齊器的該個別輸入將該數位輸出訊號從該個別組成類比至數位轉換器的該數位輸出處傳輸至該時間對齊器的該輸出。該時間對齊器的該輸出的該數位輸出訊號具有取樣比率R/M。

根據某些實施例，該時間交錯類比至數位轉換器可以進一步包括一多工器，其被調適成用以多工處理該時間對齊器的該些輸出的數位訊號，用以產生該數位輸出訊號。

於某些實施例中，該些一或更多個輸出處理單元可以包括：一多工器，其被調適成用以響應於該多工器被該些M個時序訊號時脈控制而多工處理該些組成類比至數位轉換器的該些數位輸出的數位訊號，用以產生該數位輸出訊號；以及一標籤器，其被調適成用以提供該數位輸出訊號的每一個取樣一確認指示符。

於某些實施例中，該些一或更多個輸出處理單元可以包括：一記憶體，其被調適成用以暫時儲存該些組成類比至數位轉換器的該些數位輸出的數位訊號；以及一記憶體輸出讀取器，其被調適成用以響應於被 該些M個時序訊號時脈控制而藉由讀取被儲存在該記憶體中的一對應取樣來產生該數位輸出訊號。

於某些實施例中，M可以等於N。於其它實施例中，M可以小於N。

根據某些實施例，該時間交錯類比至數位轉換器包括一控制器。舉例來說，該控制器可以被調適成用以控制該組成類比至數位轉換器的啟動順序(也就是，該些取樣與保留電路的取樣順序)。

當M小於N時，該控制器可以被調適成用以讓該些N個組成類比至數位轉換器中的M個以該類比至數位轉換器操作時脈為基礎來操作，用以在該數位輸出處提供該數位訊號，並且讓不在該些M個組成類比至數位轉換器中的組成類比至數位轉換器進入低能量模式。於某些實施例中，該控制器可以進一步被調適成用以從該由N個組成類比至數位轉換器所構成的陣列中選擇該些M個組成類比至數位轉換器。

本發明的第四項觀點係一種積體電路，其包括第三項觀點的時間交錯類比至數位轉換器。

本發明的第五項觀點係一種電子裝置，其包括第三項觀點的時間交錯類比至數位轉換器或是第四項觀點的積體電路。

本發明的第六項觀點係一種製造時間交錯類比至數位轉換器的方法，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號。

該時間交錯類比至數位轉換器包括一由整數N個組成類比至數位轉換器所構成的陣列，其中，每一個組成類比至數位轉換器皆有一類比輸入與一數位輸出並且被調適成以一類比至數位轉換器操作時脈為基 礎來操作，用以在該數位輸出處提供一具有組成類比至數位轉換器潛伏期T的數位訊號。

該時間交錯類比至數位轉換器還包括整數N個取樣與保留單元，其中，每一個取樣與保留單元皆被連接至該些N個組成類比至數位轉換器中一個別組成類比至數位轉換器的類比輸入並且被調適成以N個時序訊號中的一個別時序訊號為基礎來操作，用以在該個別組成類比至數位轉換器的類比輸入處提供該類比輸入訊號的一取樣。沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元。

該時間交錯類比至數位轉換器進一步包括一或更多個數位輸出處理單元，其被調適成以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣。

再者，該時間交錯類比至數位轉換器包括一時序電路，其被調適成用以產生該類比至數位轉換器操作時脈訊號以及該些N個時序訊號，每一個時序訊號皆有週期N/R。

該製造方法包括：決定一整數M，其滿足T乘以R小於或等於M；以及選擇N等於M。根據某些實施例，該整數M可以被決定為滿足T乘以R是小於或等於M的最小整數。

於某些實施例中，第三、第四、第五、以及第六項觀點可以額外具有等同於或對應於如上面針對第一項觀點所解釋之任何各種特徵元件的特徵元件。

某些實施例的優點為可以在時間交錯類比至數位轉換器中 設計用於固定時脈頻率(或操作速率)的組成類比至數位轉換器並且進行驗證，以便適應各種取樣比率。藉由讓該些組成類比至數位轉換器以不必和取樣時脈相同或相關的時脈為基礎來操作並且以取樣時脈為基礎來時間對齊該些組成類比至數位轉換器的輸出可達成此目的。

某些實施例的另一優點為該些組成類比至數位轉換器僅必須被設計用於且在單一時脈頻率中被驗證。

某些實施例的另一優點為可以達成等距取樣的目的。

於某些實施例中，使用中的組成類比至數位轉換器的數量M係以目前的情形為基礎來決定，而某種施行方式之剩餘的組成類比至數位轉換器則會被迫進入低能量模式。此些實施例的一優點係，該時間交錯類比至數位轉換器會節能。

於某些實施例中，要施行的組成類比至數位轉換器的數量M係在該時間交錯類比至數位轉換器的設計或生產階段處決定。此些實施例的一優點係，該時間交錯類比至數位轉換器會節省矽面積。

某些實施例的又一優點係，有作用的組成類比至數位轉換器的數量M不必為2的冪次，而能夠為滿足組成類比至數位轉換器潛伏期T乘以取樣比率R是小於或等於M的任何整數，因為組成類比至數位轉換器操作時脈的週期不受取樣比率R的限制。

某些實施例的進一步優點係，有作用的組成類比至數位轉換器的數量M不必恰好匹配於取樣比率以及組成類比至數位轉換器潛伏期。這可藉由組成類比至數位轉換器輸出的時間對齊來達成。

又，某些實施例的進一步優點係提供一種彈性的方案。舉例 來說，其可以最佳化一給定取樣比率的功率消耗，因為任何數量的組成類比至數位轉換器皆可被迫進入低能量模式，同時仍可提供等距取樣。

200a‧‧‧時間交錯類比至數位轉換器(TI ADC)

200b‧‧‧時間交錯類比至數位轉換器(TI ADC)

200b‧‧‧時間交錯類比至數位轉換器(TI ADC)

201‧‧‧輸入

202a‧‧‧輸出

202b‧‧‧輸出

202c‧‧‧輸出

211‧‧‧取樣與保留單元

212‧‧‧取樣與保留單元

213‧‧‧取樣與保留單元

221‧‧‧組成類比至數位轉換器

222‧‧‧組成類比至數位轉換器

223‧‧‧組成類比至數位轉換器

230a‧‧‧時間對齊器

230b‧‧‧標籤器

230c‧‧‧記憶體

240a‧‧‧多工器

240b‧‧‧多工器

240c‧‧‧記憶體輸出讀取器

260‧‧‧時序電路

262‧‧‧ADC時脈

265‧‧‧時序訊號

300‧‧‧時間交錯類比至數位轉換器(TI ADC)

301‧‧‧輸入

302‧‧‧輸出

311‧‧‧取樣與保留單元

312‧‧‧取樣與保留單元

313‧‧‧取樣與保留單元

321‧‧‧組成類比至數位轉換器

322‧‧‧組成類比至數位轉換器

323‧‧‧組成類比至數位轉換器

330‧‧‧時間對齊器

340‧‧‧多工器

350‧‧‧控制器

351‧‧‧控制訊號

352‧‧‧控制訊號

353‧‧‧控制訊號

354‧‧‧控制訊號

360‧‧‧時序電路

361‧‧‧ADC時脈產生器

362‧‧‧ADC時脈

363‧‧‧取樣時脈產生器

364‧‧‧時序訊號產生器

365‧‧‧時序訊號

370‧‧‧輸入

500‧‧‧CD-ROM

510‧‧‧裝置

520‧‧‧記憶體

530‧‧‧資料處理單元

參考附圖可從下面實施例的詳細說明中明白本發明的進一步目的、特點、以及優點，其中：圖1所示的係根據某些實施例的範例方法步驟的流程圖；圖2A所示的係根據某些實施例的一範例時間交錯類比至數位轉換器的概略方塊圖；圖2B所示的係根據某些實施例的一範例時間交錯類比至數位轉換器的概略方塊圖；圖2C所示的係根據某些實施例的一範例時間交錯類比至數位轉換器的概略方塊圖；圖3所示的係根據某些實施例的一範例時間交錯類比至數位轉換器的概略方塊圖；圖4所示的係根據某些實施例用於該些組成類比至數位轉換器的範例設定的概略時序圖；以及圖5所示的係根據某些實施例的電腦可讀取媒體的略圖。

將在下面說明的實施例中，一時間交錯類比至數位轉換器(TI ADC)有N條處理路徑，每一條處理路徑皆在一由N個組成ADC所構成的陣列中包括一組成ADC。

該些組成ADC由一類比至數位轉換器操作時脈訊號(ADC 時脈)來時脈控制，該類比至數位轉換器操作時脈訊號通常有和該些組成ADC的設計與硬體施行方式相關聯的固定時脈週期。

該TI ADC的其它部件(舉例來說，取樣與保留單元)則以一取樣時脈為基礎被時脈控制，該取樣時脈的週期通常以一彈性的取樣比率為基礎。該彈性可在施行階段中獲得證實，因為處理路徑的數量會針對討論中的取樣比率而被最佳化；及/或該彈性可在使用中獲得證實，因為針對目前取樣比率成為冗餘的處理路徑可被設為低能量模式。

將ADC時脈與取樣比率去耦可能導致來自該些組成ADC的輸出取樣為非等距。該些輸出取樣可以該取樣時脈為基礎被正確地重新對齊，用以產生一具有等距取樣以及所希望取樣比率的最終數位訊號。

圖1所示的係根據某些實施例的操作一時間交錯ADC的範例方法100，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號。該時間交錯ADC有一由N個組成ADC所構成的陣列，每一個組成ADC皆有一連接其類比輸入的個別取樣與保留單元。該些組成ADC以一類比至數位轉換器操作時脈訊號(ADC時脈)為基礎來操作，該類比至數位轉換器操作時脈訊號通常為固定並且由該些組成ADC的設計與施行方式來決定，而且每一個組成ADC皆能夠在等於T(亦稱為組成ADC潛伏期)的時間週期期間數位化一類比訊號取樣。

在方法100之特殊執行中所使用的組成ADC的數量M可以在步驟110中決定為滿足TRM的整數。此條件可讓一組成ADC在必須開始數位化下一個類比取樣之前完成數位化一類比取樣，也就是，在等於M/R的時間週期期間。舉例來說，M可以被決定為滿足TRM的最小整數。可 以注意的係，因為ADC時脈和取樣比率去耦，所以，M不必為2的冪次，而可彈性地選擇，用以最佳化該TI ADC的效率。

接著會在步驟120中產生該ADC時脈與該些M個時序訊號，其為一具有週期M/R的時脈訊號的時間移位版本。在該些時脈訊號的其中一者中的時間移位可以為零。

在步驟130中會選擇該陣列的N個組成ADC之中哪些M個組成ADC應該在該特殊執行中被使用。於某些實施例中，組成ADC的使用可以在該陣列的N個組成ADC之中循環(舉例來說，以循環法(round-robin)的方式)。舉例來說，可能會希望該些組成ADC的運用隨著時間均勻地分散。該選擇可以為動態或靜態。於某些實施例中，在給定的M中總是會選擇相同的組成ADC。舉例來說，最接近該陣列之實體硬體施行方式的一特殊端的組成類比至數位轉換器可以被選擇。

倘若有任何組成ADC不會在該執行中被使用的話(也就是，M<N)，此些組成ADC則可以在步驟140中被迫進入低能量模式(或是低功率模式)。舉例來說，這可以藉由切斷此些組成ADC的供應電壓來達成。或者，此些組成ADC可能仍會操作並且甚至可以執行某些較低功率消耗的工作。根據某些實施例，該低能量模式會被施加至一未被使用的組成ADC的整條處理路徑。

步驟160至180接著會針對對應於已選定M個組成ADC的M條處理路徑中的每一條處理路徑被執行(平行或半平行的方式)，如步驟150所示。

在步驟160中，該取樣與保留單元會被在步驟120中所產生 的M個時序訊號中的其中一個時序訊號時脈控制。該些M個取樣與保留單元的每一者會被該些M個時序訊號中的一個時序訊號時脈控制。該些M個時序訊號的每一者係被用來恰好時脈控制其中一個取樣與保留單元，而且該些M個時序訊號中沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元。當被時脈控制時，該取樣與保留單元會在該對應組成ADC的類比輸入處提供該類比輸入訊號的一取樣。

該組成ADC會在步驟170中數位化該類比輸入訊號的該取樣。該組成ADC的操作係以在步驟120中所產生的ADC時脈為基礎。

在該組成ADC的輸出處的已數位化取樣接著會在步驟180中對齊該些M個時序訊號中的一個別時序訊號。

這通常藉由以和在步驟160中所使用的該些M個時序訊號中的同一個時序訊號(但是在一或更多個時序訊號週期之後)來時脈控制一時間對齊器而達成。該時間對齊器接著可操作用以響應於該時脈控制將該已數位化取樣從一輸入處傳輸至一輸出。來自一處理路徑的該些已時間對齊取樣為等距並且具有取樣比率R/M。

在步驟190中，來自所有M條已使用處理路徑的已時間對齊取樣會被多工處理，用以提供一具有等距取樣與取樣比率R的數位輸出訊號。多工順序通常和步驟160中該些取樣與保留單元的時脈控制有關。因此，該多工器通常會選擇該些已時間對齊取樣用以和該些取樣與保留單元被時脈控制相同的順序來輸出。於某些實施例中，該時脈控制為依序式且該多工器為一定序器。

於其它實施例中，步驟180及/或190可由替代的步驟取代， 用以在該組成ADC的輸出處提供該已數位化取樣作為具有等距取樣與取樣比率R的數位輸出訊號的一取樣。

舉例來說，在該些組成ADC的輸出處的該些已數位化取樣可以暫時被儲存在一記憶體中，而且該記憶體可以該取樣比率被定址，用以提供該數位輸出訊號的等距取樣。

於另一範例中，一操作在相同取樣比率處(舉例來說，以該些時序訊號為基礎)的多工器直接被連接至該些組成ADC的輸出，並且因而輸出一具有等距取樣的數位輸出訊號。於此些實施例中，每一個取樣通常會被附加一辨識該取樣為一合法取樣的指示符標籤。

根據某些實施例，每一個取樣可以被附加一辨識該取樣為一合法取樣的指示符標籤以及被附加一定義哪一個組成ADC產生該取樣的指示符標籤。於此些實施例中，當已實施進一步的處理時(例如，舉例來說，數位修正)，該多工處理可以稍後被實施。

圖2A所示的係根據某些實施例的一範例時間交錯類比至數位轉換器(Time-Interleaved Analog-to-Digital Converter，TI ADC)200a，用以將類比輸入訊號(SIGN_IN)轉換成具有取樣比率R的數位輸出訊號(SIGN_OUT)。舉例來說，該TI ADC 200a可以被調適成用以實施配合圖1所述的方法。

該TI ADC 200a包括一由多個組成ADC(ADC_1、ADC_2、…ADC_N)221、222、223所構成的陣列。每一個組成ADC可以包括任何合宜的已知或未來ADC施行方式。舉例來說，該些組成ADC可以各自包括一連續近似ADC，例如，在WO2012/123578 A1與EP 0624289 B1 之中所述的任何ADC。

一時序電路(TIM_GEN)260會產生一ADC時脈262以及M個時序訊號265。該ADC時脈以及該些時序訊號的特點與條件已於上面詳述過。

類比輸入訊號(SIGN_IN)會在一輸入201處被輸入至該TI ADC 200a，以及一由多個取樣與保留單元(S/H_1、S/H_2、…S/H_N)211、212、213(每一個取樣與保留單元各用於一組成ADC)所構成的陣列被調適成用以在被時序訊號265時脈控制時取樣該類比輸入訊號並且在對應的組成ADC 221、222、223的輸入處提供該類比訊號取樣。在操作中，該些N個取樣與保留單元211、212、213中的M個會如265所示般地被M個時序訊號中的一個別時序訊號連續地時脈控制。

該些組成ADC 221、222、223的每一者被調適成以ADC時脈262為基礎來操作，用以數位化位在其輸入處的類比訊號取樣。在操作中，此工作係由對應於該些被連續時脈控制的M個取樣與保留單元的M個組成ADC來實施。

一時間對齊器(TA)230a被調適成用以從該些組成ADC(在操作中為M個)的每一者處接收已數位化的訊號取樣並且以該些M個時序訊號265為基礎來時間對齊它們。一般來說，該時間對齊器的每一個輸出和該時間對齊器的一個別輸入相關聯以及該時間對齊器的每一個輸入皆被連接至該些N個組成類比至數位轉換器中的一個別組成類比至數位轉換器的數位輸出。當該時間對齊器被一時序訊號265時脈控制時，其可以(針對包括被相同時序訊號時脈控制的取樣與保留單元的處理路徑)透過該時間對齊 器的個別輸入將該數位輸出訊號從該組成類比至數位轉換器的該數位輸出處傳輸至該時間對齊器的輸出。對使用中的M條處理路徑來說，該時間對齊器的每一個數位輸出訊號的取樣比率為R/M。

TI ADC 200a還包括一多工器(MUX)240a，其會適當地選擇及序列化來自時間對齊器230a的輸出用以在TI ADC 200a的輸出202a處產生一具有取樣比率R的數位輸出訊號(SIGN_OUT)。

時序電路260能夠藉由控制訊號262提供該ADC時脈給該些組成ADC 221、222、223的每一者。在操作中，該ADC時脈被提供至該些組成ADC中的M個。進一步言之，該ADC時脈可以或不會被提供至剩餘的N-M個組成ADC中的一或更多者。

時序電路260能夠藉由控制訊號265以一個別的時序訊號來時脈控制該些N個取樣與保留單元211、212、213的每一者。在操作中，該時序電路以M個時序訊號中的一個別時序訊號來時脈控制該些取樣與保留單元中的M個。該控制訊號265亦可被提供至時間對齊器230a以及被提供至多工器240a，以便以和該取樣與保留單元陣列被控制的雷同方式來控制時間對齊器230a與多工器240a的操作。

一般來說，控制訊號265可以在每一條處理路徑中包括一控制訊號連接線，而且適當的時序訊號可以被繞送至適當的處理路徑。或者，控制訊號265可以包括所有處理路徑共有的單一控制訊號連接線。接著，控制訊號265可以在取樣比率R處被啟動並且包括N個可能數值(舉例來說，[1、2、…、N])中的其中一者，用以表示目前的時序訊號引用哪一條處理路徑。所有此些差異皆希望被「M個時序訊號，每一者皆有週期M/R」 的表述涵蓋。

於某些實施例中，M可以等於N，舉例來說，倘若組成ADC的數量在設計或生產階段被最佳化至一特殊的取樣比率，該取樣比率接著被使用在目前的執行中。或者，M可以小於N，舉例來說，倘若在設計或生產階段以最大取樣比率為基礎來選擇組成ADC的數量，並且接著在目前的執行中使用較低的取樣比率。

圖2B所示的係根據某些實施例的一範例時間交錯類比至數位轉換器(TI ADC)200b，用以將類比輸入訊號(SIGN_IN)轉換成具有取樣比率R的數位輸出訊號(SIGN_OUT)。TI ADC 200b在許多方面雷同於圖2A的TI ADC 200a。因此，對應的特徵元件(201、211、212、213、221、222、223、260、262、265)會以對應的元件符號來表示並且不再配合圖2B作進一步說明。

TI ADC 200b圖解圖2A之時間對齊器230a的替代例。一多工器(MUX)240b，其被調適成用以(響應於被控制訊號265觸發)適當地選擇及序列化來自該些組成ADC的輸出，用以在TI ADC 200b的輸出202b處產生一具有取樣比率R的數位輸出訊號(SIGN_OUT)。

一標籤器(TAG)230b被調適成用以提供該數位輸出訊號的每一個取樣一確認指示符，用以辨識該取樣為一合法取樣。於圖2B的範例中，該標籤處理係配合多工器240b的多工處理來實施。然而，應該注意的係，於其它實施例中，標籤處理可以和多工作業分開實施。

圖2C所示的係根據某些實施例的一範例時間交錯類比至數位轉換器(TI ADC)200c，用以將類比輸入訊號(SIGN_IN)轉換成具有取樣比率 R的數位輸出訊號(SIGN_OUT)。TI ADC 200c在許多方面雷同於圖2A的TI ADC 200a。因此，對應的特徵元件(201、211、212、213、221、222、223、260、262、265)會以對應的元件符號來表示並且不再配合圖2c作進一步說明。

TI ADC 200c圖解圖2A之時間對齊器230a的又一替代例。一記憶體(MEM)230c被提供用以暫時儲存該些組成ADC的輸出。一記憶體輸出讀取器(OUT)240c會在被控制訊號265觸發時讀取記憶體230c的一適當項並且因而在TI ADC 200c的輸出202c處產生一具有取樣比率R的數位輸出訊號(SIGN_OUT)。

利用圖2A的結構為起點，圖3所示的係一範例時間交錯類比至數位轉換器(TI ADC)300，用以在輸入301處的類比輸入訊號(SIGN_IN)轉換成輸出302處的數位輸出訊號(SIGN_OUT)，其特別適合在設計或生產中以最大取樣比率為基礎來選擇組成ADC的數量而在執行中使用變動取樣比率的時候。雷同的修正可以分別配合圖2B與2C的結構來探討。舉例來說，範例TI ADC 300可以被調適成用以實施配合圖1所述的方法。

功能方塊311、312、313、321、322、323、330、以及340分別和圖2A的對應功能方塊211、212、213、221、222、223、230a以及240a相同或雷同，且所以不作更詳細的說明。

一時序電路(TIM_GEN)360會產生一ADC時脈362以及M個時序訊號365。時序電路360的其中一種範例施行方式圖解在圖3中，其亦可被用來施行圖2A、2B、以及2C的時序電路260。然而，應該注意的係，根據本發明的實施例，時序電路260、360的任何合宜的已知或未來施行方 式皆可以套用。

時序電路360在一輸入370處接收一系統時脈訊號(CLK)，其被作為一參考訊號，用以產生該ADC時脈362以及該些M個時序訊號365。

一ADC時脈產生器(ADC_CLK_GEN)361會產生該ADC時脈訊號。舉例來說，該ADC時脈可以等於該系統時脈，或者，週期可以小於或大於該系統時脈的週期。舉例來說，該ADC時脈的週期可以和該系統時脈週期有關，俾使得該ADC時脈的X個週期等於該系統時脈的Y個週期。

一取樣時脈產生器(SMPL_CLK_GEN)363會產生具有取樣比率R的取樣時脈訊號。舉例來說，該取樣時脈可以等於該系統時脈，或者，週期可以小於或大於該系統時脈的週期。舉例來說，該取樣時脈的週期可以和該系統時脈週期有關，俾使得該取樣時脈的Z個週期等於該系統時脈的W個週期。

因此，根據某些實施例，該ADC時脈與該取樣時脈皆可以由一系統時脈訊號來產生，舉例來說，藉由使用不同的合宜分割係數。於其它實施例中，該ADC時脈與該取樣時脈可以其它方式來產生。

該取樣時脈訊號會被時序訊號產生器(SEL/SHIFT)364用來產生該些M個時序訊號365。

於第一範例中，時序訊號產生器364藉由正確選擇該取樣時脈訊號的脈衝來產生該些M個時序訊號365的每一者。

於第二範例中，時序訊號產生器364藉由正確選擇該取樣時脈訊號的脈衝來產生該些時序訊號365的第一時序訊號並且藉由正確時間 移位該第一時序訊號來產生其它時序訊號。

於第三範例中，時序訊號產生器364藉由正確分割該取樣時脈訊號來產生該些時序訊號365的第一時序訊號並且藉由正確時間移位該第一時序訊號來產生其它時序訊號。

於第四範例中，時序訊號產生器364輸出具有該取樣比率並且包括選擇位在不同時間移位處的M個處理路徑指標(舉例來說，從總數[1、2、…、N]中選出)。

TI ADC 300包括一控制器(CNTR)350，其會接收該ADC時脈362以及該些M個時序訊號365，並且控制功能方塊311、312、313、321、322、323、330以及340的操作。

當M小於N時，控制器350可以讓該些N個組成ADC中的M個以該ADC時脈為基礎來操作，用以提供一數位輸出訊號。控制器350還可以讓未處於使用中的組成ADC進入低能量模式。根據某些實施例，控制器350可以實施選擇，用以決定在目前的執行中要使用該些N條處理路徑中的哪些M條處理路徑。

控制器350能夠藉由控制訊號352來提供該ADC時脈給組成ADC 321、322、323的每一者並且控制該些組成ADC的每一者模式(低能量模式或是操作模式)。

控制器350能夠藉由控制訊號351、353、以及354以一個別的時序訊號來對該些N條處理路徑的每一條進行時脈控制以及其它適當的控制，舉例來說，如上面的詳述。

當然，圖2A、2B、2C以及3中所述的功能單元(舉例來說， 控制器350以及時序電路260、360)亦可以根據其它實施例而有其它施行方式。

應該注意的係，許多施行方式的細節對個別實施例的說明並不重要，因而可在圖式及對應內文中被省略。舉例來說，可能出現在每一條處理路徑中或是在輸入201、301處提供類比訊號之前的額外處理步驟(舉例來說，濾波、放大、缺陷補償、…等)可以被排除。此些省略並沒有排除此些特徵元件之任何可能存在性的意圖。

圖4所示的係M=4個目前使用的組成ADC的範例的概略時序圖。該略圖的特殊目的為解釋該ADC時脈與該取樣時脈的去耦並且解釋如何藉由時間對齊來達成等距取樣。

該時序圖從最上面開始圖解具有比率R的取樣時脈訊號(SMPL_CLK)401以及對應的M=4個時序訊號(T_1、T_2、T_3、T_4)411、412、413、414。倘若被多工處理的話，M個時序訊號411、412、413、414會提供比率R的取樣時脈訊號。圖中還顯示一ADC時脈訊號(ADC_CLK)421。於此範例中，該ADC時脈的6個週期對應於該比率R的取樣時脈訊號的4個週期。

如取樣與保留訊號(S/H_1、S/H_2、S/H_3、S/H_4)431、432、433、434所示，M=4個取樣與保留單元係由M=4個時序訊號(T_1、T_2、T_3、T_4)411、412、413、414中的一個別時序訊號來時脈控制。這由時瞬481、482、483、484、485、486、487以及488處從時序訊號411、412、413、414至個別的取樣與保留訊號431、432、433、434的虛線箭頭來表示。圖中所示的取樣與保留單元的操作僅為達解釋之目的而被圖解為一對應的取樣 與保留訊號，其在保留階段期間有高訊號數值並且配合取樣階段而有下沉的訊號數值。

於此範例中，假設每一個組成ADC的潛伏期為ADC時脈ADC_CLK 421的4個循環，也就是，該組成ADC需要4個循環以數位化由該對應取樣與保留單元所提供的類比取樣，並且假設該些組成ADC由該ADC時脈的正向邊來時脈控制。ADC訊號(ADC_1、ADC_2、ADC_3、ADC_4)451、452、453、454概略圖解當使用中的M=4個組成ADC準備輸出一對應於由該取樣與保留單元所提供的類比訊號取樣的已數位化訊號取樣的時候。

第一取樣與保留單元(由S/H_1表示)在時瞬481處提供一類比訊號取樣並且在後面提供(ADC時脈421的)4個正向邊，在時瞬491處，該第一組成ADC(由ADC_1表示)輸出對應的數位取樣。因此，時間週期471所示的便係介於提供該類比取樣以及提供該對應的數位取樣之間的時間。

第二取樣與保留單元(由S/H_2表示)在時瞬482處提供一類比訊號取樣並且在後面提供(ADC時脈421的)4個正向邊，在時瞬492處，該第二組成ADC(由ADC_2表示)輸出對應的數位取樣。因此，時間週期472所示的便係介於提供該類比取樣以及提供該對應的數位取樣之間的時間。

第三取樣與保留單元(由S/H_3表示)在時瞬483處提供一類比訊號取樣並且在後面提供(ADC時脈421的)4個正向邊，在時瞬493處，該第三組成ADC(由ADC_3表示)輸出對應的數位取樣。因此，時間週期473所示的便係介於提供該類比取樣以及提供該對應的數位取樣之間的時間。

第四取樣與保留單元(由S/H_4表示)在時瞬484處提供一類 比訊號取樣並且在後面提供(ADC時脈421的)4個正向邊，在時瞬494處，該第四組成ADC(由ADC_4表示)輸出對應的數位取樣。因此，時間週期474所示的便係介於提供該類比取樣以及提供該對應的數位取樣之間的時間。

如時瞬491、492、493、494所示，由M=4個的使用中組成ADC所提供的數位取樣在時間中並沒有等距。這係因為該ADC時脈和該取樣時脈去耦的關係。已時間對齊的訊號(TA_1、TA_2、TA_3、TA_4)461、462、463、464圖解即使該ADC時脈和該取樣時脈去耦，如何操作一時間對齊器仍可以提供等距取樣時間。

在第一組成ADC的時瞬491處的輸出會如已時間對齊的訊號TA_1所示般地被調整至時瞬485。這可藉由以時序訊號T_1來時脈控制該時間對齊器的第一輸出而達成。同樣地，在第二、第三、以及第四組成ADC的時瞬492、493、494處的輸出會如已時間對齊的訊號TA_2、TA_3、TA_4所示般地被調整至時瞬486、487、488。這可藉由以個別的時序訊號T_2、T_3、T_4來時脈控制該時間對齊器的個別輸出而達成。

倘若TA_1、TA_2、TA_3、TA_4所示的M=4個已時間對齊的數位取樣被多工處理的話，一具有取樣比率R的數位輸出訊號以及等距取樣便會被提供。

本發明的實施例可以結合實行缺陷測量、校正、以及補償的應用。舉例來說，倘若M<N的話，目前沒有被用來數位化該類比輸入訊號的N-M條處理路徑中的一或更多條可以用於缺陷測量，其結果可以在後面用於校正以及補償。

缺陷測量可藉由在該組成ADC陣列的啟動期間讓要被測量 的處理路徑的組成ADC的類比輸入接收一參考訊號數值而非該類比輸入訊號來實現。該參考數值可以為接地位準或是零位準(舉例來說，0V)，於此情況中通常假設缺陷為線性(也就是，缺陷和該輸入訊號數值無關)。或者，該參考數值可以為非零位準。WO2012/123578 A1中便揭示如何使用非零位準來校正一組成ADC的其中一種範例。又，或者，該參考數值可以在不同的測量場合之間於數個不同的參考位準(適合實施不同類型的缺陷測量)之中改變。於某些實施例中，該參考數值係一變動訊號，其會致能測量與補償取樣時間缺陷以及頻率漂移。

該參考數值可以藉由該組成ADC之輸入處的一切換器的操作而被輸入至該組成ADC。或者，該參考數值可以藉由先前的處理步驟被設為該組成ADC的輸入。

本文已述的實施例以及它們的等效例可以軟體或硬體或它們的組合來實現。它們可由和一通訊裝置相關聯或是整合的一般用途電路來實施，例如，數位訊號處理器(Digital Signal Processor，DSP)、中央處理單元(Central Processing Unit，CPU)、共同處理器單元、可場程式化閘陣列(Field Programmable Gate Array，FPGA)或是其它可程式化硬體；或者，可由專屬電路來實施，例如，舉例來說，特定應用積體電路(Application-Specific Integrated Circuit，ASIC)。所有此些形式皆被視為落在本揭示內容的範疇內。

本發明的實施例可以出現在包括根據任何實施例之電路系統/邏輯或是實施根據任何實施例之方法的電子設備內。舉例來說，該電子設備可以為一類比前端、一通訊裝置、一多媒體裝置、一音頻/視訊記錄器、…等。舉例來說，一視訊處理器可以包括三個TI ADC(舉例來說，如圖2A、 2B、2C以及3中所述的任何TI ADC)，每一條通道(RGB一紅、綠、藍)一個TI ADC。

根據某些實施例，一電腦程式產品包括一電腦可讀取媒體，例如，舉例來說，磁碟或是如圖5的CD-ROM 500所示的CD-ROM。該電腦可讀取媒體可於其上儲存一包括程式指令的電腦程式。該電腦程式可載入於一資料處理單元530之中，舉例來說，資料處理單元530可以被併入於裝置510之中。當被載入至資料處理單元530之中時，該電腦程式可以被儲存在和該資料處理單元530相關聯或是整合的記憶體520之中。根據某些實施例，當被載入至該資料處理單元之中並且被該資料處理單元運行時，舉例來說，該電腦程式可以讓該資料處理單元執行根據圖1中所示之方法的方法步驟。

本文中雖然已經參考各種實施例；然而，熟習本技術的人士便會明瞭，本文中已述實施例的許多變化仍落在申請專利範圍的範疇內。舉例來說，本文中已述的方法實施例雖然經由以特定順序被實施的方法步驟來說明範例方法；然而，應該明瞭的係，此些事件順序亦可以另一種順序來進行，其並沒有脫離申請專利範圍的範疇。再者，某些方法步驟雖然被描述為依序實施，它們亦可以平行實施；反之依然。

依照相同的方式，應該注意的係，在實施例的說明中將功能性方塊分割成多個特殊單元並沒有任何限制意義。相反地，此些分割僅為範例。在本文中被描述為單一單元的功能性方塊可以被分成二或更多個單元。依照相同的方式，在本文中被描述為施行成二或更多個單元的功能性方塊亦可被施行成單一單元，其並沒有脫離申請專利範圍的範疇。舉例來 說，圖3的控制器350可以被施行為數個單元及/或圖2A、2B、2C以及3的時序電路260、360可以被施行為數個單元(舉例來說，其中一者產生該ADC時脈，以及其中一者產生該些M個時序訊號)。以另一範例來說，圖2A與3的時間對齊器230a、330可以被施行為每一條處理路徑中的一個單元。

所以，應該瞭解的係，本文中所述實施例的細節僅為達解釋之目的而沒有任何限制意義。相反地，本文則希望涵蓋落在申請專利範圍之範圍內的所有變化。

200a‧‧‧時間交錯類比至數位轉換器(TI ADC)

201‧‧‧輸入

202a‧‧‧輸出

211‧‧‧取樣與保留單元

212‧‧‧取樣與保留單元

213‧‧‧取樣與保留單元

221‧‧‧組成類比至數位轉換器

222‧‧‧組成類比至數位轉換器

223‧‧‧組成類比至數位轉換器

230a‧‧‧時間對齊器

240a‧‧‧多工器

260‧‧‧時序電路

262‧‧‧ADC時脈

265‧‧‧時序訊號

Claims (17)

1. 一種操作一時間交錯類比至數位轉換器的方法，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號，其中，該時間交錯類比至數位轉換器包括：一由整數N個組成類比至數位轉換器所構成的陣列，每一個組成類比至數位轉換器皆有一類比輸入與一數位輸出；整數N個取樣與保留單元，每一個取樣與保留單元皆被連接至該些N個組成類比至數位轉換器中一個別組成類比至數位轉換器的類比輸入；以及一時序電路，用以產生(120)：一類比至數位轉換器操作時脈訊號，該操作時脈訊號的週期會以該類比至數位轉換器操作時脈為基礎來致能一組成類比至數位轉換器操作，用以在等於M/R的時間週期期間數位化一類比訊號取樣；以及M個時序訊號，每一個時序訊號皆有週期M/R，其中，M小於或等於N；該方法包括，針對該些N個組成類比至數位轉換器中的M個組成類比至數位轉換器的每一者(150)進行下面步驟，其中，該些M個組成類比至數位轉換器中的每一個組成類比至數位轉換器皆和一對應的取樣與保留單元相關聯：以該些M個時序訊號中的一個別時序訊號來時脈控制(160)該對應的取樣與保留單元，用以在該組成類比至數位轉換器的類比輸入處提供該類比輸入訊號的一取樣，其中，沒有任何時序訊號被用來時脈控制該些取 樣與保留單元中的二或更多個取樣與保留單元；以該類比至數位轉換器操作時脈為基礎來操作(170)該組成類比至數位轉換器，用以在該組成類比至數位轉換器的數位輸出處提供一數位訊號；以及以該些M個時序訊號中的該個別時序訊號為基礎提供(180、190)該組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣。
2. 根據申請專利範圍第1項的方法，其中，該時間交錯類比至數位轉換器包括一時間對齊器，其具有N個輸入與N個輸出，其中，每一個輸出皆和一個別輸入相關聯以及每一個輸入皆被連接至該些N個組成類比至數位轉換器中的一個別組成類比至數位轉換器的數位輸出，且其中，以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的取樣作為該數位輸出訊號的一取樣包括：以該些M個時序訊號中的該個別時序訊號來時脈控制(180)該時間對齊器；以及響應以該些M個時序訊號中的該個別時序訊號來時脈控制該時間對齊器而透過該時間對齊器的一對應輸入將該數位訊號從該組成類比至數位轉換器的該數位輸出處傳輸(180)至該時間對齊器的一對應輸出，其中，該時間對齊器的該對應輸出的該數位訊號具有取樣比率R/M。
3. 根據申請專利範圍第2項的方法，其進一步包括多工處理(190)該時間對齊器的該些對應輸出的數位訊號，用以產生該數位輸出訊號。
4. 根據申請專利範圍第1至3項中任一項的方法，其進一步包括決定 (110)M為一整數，其滿足一組成類比至數位轉換器潛伏期T乘以R小於或等於M。
5. 根據申請專利範圍第4項的方法，其中，該整數M被決定為滿足T乘以R小於或等於M的最小整數。
6. 根據申請專利範圍第1至3項中任一項的方法，其中，M小於N，該方法進一步包括迫使(140)不在該些M個組成類比至數位轉換器之中的組成類比至數位轉換器進入低能量模式。
7. 根據申請專利範圍第6項的方法，其進一步包括從該由N個組成類比至數位轉換器所構成的陣列中選擇(130)該些M個組成類比至數位轉換器。
8. 一種電腦程式產品，其包括一電腦可讀取媒體(500)，於該媒體中有一包括程式指令的電腦程式，該電腦程式可載入於一資料處理單元(530)之中並且被調適成用以在該電腦程式被該資料處理單元運行時執行根據申請專利範圍第1至7項中任一項的方法。
9. 一種時間交錯類比至數位轉換器，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號，該時間交錯類比至數位轉換器包括：一由整數N個組成類比至數位轉換器(221、222、223、321、322、323)所構成的陣列，其中，每一個組成類比至數位轉換器皆有一類比輸入與一數位輸出並且被調適成以一類比至數位轉換器操作時脈為基礎來操作，用以在該數位輸出處提供一數位訊號；整數N個取樣與保留單元(211、212、213、311、312、313)，其中，每一個取樣與保留單元皆被連接至該些N個組成類比至數位轉換器中一個別組成類比至數位轉換器的類比輸入並且被調適成以M個時序訊號中的一個 別時序訊號為基礎來操作，用以在該個別組成類比至數位轉換器的類比輸入處提供該類比輸入訊號的一取樣，其中，沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元；一或更多個數位輸出處理單元(230a、240a、230b、240b、230c、240c、330)，其被調適成以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣；以及一時序電路(260、360)，其被調適成用以產生：該類比至數位轉換器操作時脈訊號(262、362)，其週期會以該類比至數位轉換器操作時脈為基礎來致能一組成類比至數位轉換器操作，用以在等於M/R的時間週期期間數位化一類比訊號取樣；以及該些M個時序訊號(265、365)，每一個時序訊號皆有週期M/R，其中，M小於或等於N。
10. 根據申請專利範圍第9項的時間交錯類比至數位轉換器，其中，該些一或更多個輸出處理單元包括一時間對齊器(230a、330)，其具有N個輸入與N個輸出，其中，該時間對齊器的每一個輸出皆和該時間對齊器的一個別輸入相關聯以及該時間對齊器的每一個輸入皆被連接至該些N個組成類比至數位轉換器中的一個別組成類比至數位轉換器的數位輸出，該時間對齊器被調適成針對該時間對齊器的每一個輸出響應於該時間對齊器被該些M個時序訊號中的該個別時序訊號時脈控制而透過該時間對齊器的該個別輸入將該數位訊號從該個別組成類比至數位轉換器的該數位輸出處傳輸至該時間對齊器的該輸出，其中該時間對齊器的該輸出的該數位訊號具有 取樣比率R/M。
11. 根據申請專利範圍第10項的時間交錯類比至數位轉換器，其中，該時間交錯類比至數位轉換器進一步包括一多工器(240a、340)，其被調適成用以多工處理該時間對齊器的該些輸出的數位訊號，用以產生該數位輸出訊號。
12. 根據申請專利範圍第9至11項中任一項的時間交錯類比至數位轉換器，其中，M等於N。
13. 根據申請專利範圍第9至11項中任一項的時間交錯類比至數位轉換器，其中，M小於N，該時間交錯類比至數位轉換器進一步包括一控制器(350)，其被調適成以該類比至數位轉換器操作時脈為基礎迫使該些N個組成類比至數位轉換器中的M個進行操作，用以在該數位輸出處提供該數位訊號，並且迫使不在該些M個組成類比至數位轉換器中的組成類比至數位轉換器進入低能量模式。
14. 根據申請專利範圍第13項的時間交錯類比至數位轉換器，其中，該控制器(350)進一步被調適成用以從該由N個組成類比至數位轉換器所構成的陣列中選擇該些M個組成類比至數位轉換器。
15. 一種積體電路，其包括根據申請專利範圍第9至14項中任一項的時間交錯類比至數位轉換器。
16. 一種電子裝置，其包括根據申請專利範圍第9至14項中任一項的時間交錯類比至數位轉換器或是根據申請專利範圍第15項的積體電路。
17. 一種製造時間交錯類比至數位轉換器的方法，用以將類比輸入訊號轉換成具有取樣比率R的數位輸出訊號，其中，該時間交錯類比至數位轉 換器包括：一由整數N個組成類比至數位轉換器所構成的陣列，其中，每一個組成類比至數位轉換器皆有一類比輸入與一數位輸出並且被調適成以一類比至數位轉換器操作時脈為基礎來操作，用以在該數位輸出處提供一具有組成類比至數位轉換器潛伏期T的數位訊號；整數N個取樣與保留單元，其中，每一個取樣與保留單元皆被連接至該些N個組成類比至數位轉換器中一個別組成類比至數位轉換器的類比輸入並且被調適成以N個時序訊號中的一個別時序訊號為基礎來操作，用以在該個別組成類比至數位轉換器的類比輸入處提供該類比輸入訊號的一取樣，其中，沒有任何時序訊號被用來時脈控制該些取樣與保留單元中的二或更多個取樣與保留單元；一或更多個數位輸出處理單元，其被調適成以該些M個時序訊號中的該個別時序訊號為基礎提供該組成類比至數位轉換器的該數位輸出的數位訊號的一取樣作為該數位輸出訊號的一取樣；以及一時序電路，其被調適成用以產生該類比至數位轉換器操作時脈訊號以及該些N個時序訊號，每一個時序訊號皆有週期N/R；該方法包括：決定一整數M，其滿足T乘以R小於或等於M；選擇N等於M。