CN117492514A - 一种应用于转换器芯片的时钟同步系统及方法 - Google Patents
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Abstract
本发明属于电子器件领域，公开了一种应用于转换器芯片的时钟同步系统及方法，包括分频器、同步信号相位检测模块、带隙电压自测试信号模块、失配自校正算法逻辑模块、若干同步相位调节模块以及若干延时失配校正模块；同步信号相位检测模块与分频器和若干同步相位调节模块均连接，若干延时失配校正模块一端一一对应连接各同步相位调节模块，另一端一一对应连接转换器芯片的各模数转换器；失配自校正算法逻辑模块与若干延时失配校正模块以及各模数转换器均连接；带隙电压自测试信号模块与各模数转换器均连接。极大的提高多芯片同步收敛速度，增强了多芯片同步的一致性，降低多芯片同步的难度。
Description
技术领域
本发明属于电子器件领域，涉及一种应用于转换器芯片的时钟同步系统及方法。
背景技术
随着通信技术的快速发展，现代电子通信系统中高速高精度芯片的大量应用，需要处理海量数据信号，各种不同的高速芯片对应不同的时钟频率，多芯片的协同工作控制需要极高的时钟同步精度，尤其在大型芯片阵列组成的整机系统中，各个芯片的工作时钟的频率、周期及相位等可能都不尽相同，因此，高速高精度的时钟同步成为近年亟需解决的问题。
目前，多芯片的同步仅通过外部基准脉冲信号进行同步，虽然能解决大部分中低速芯片的内部时钟频率相位不同的问题，但同步时间较长，同步精度较低，在高速高精度转换芯片领域的应用不够理想。即便是相同的多片芯片阵列系统，若需要高速同步其难度也因工艺角偏差以及板级系统局部环境温度影响，造成多片相同芯片内部延迟路径和延时时间存在差异，最终导致多片芯片同步时序收敛难度提高，需要达到同步的时间大大延长，不利于整机系统级高效同步响应。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种应用于转换器芯片的时钟同步系统及方法。
为达到上述目的，本发明采用以下技术方案予以实现：
本发明第一方面，提供一种应用于转换器芯片的时钟同步系统，包括分频器、同步信号相位检测模块、带隙电压自测试信号模块、失配自校正算法逻辑模块、若干同步相位调节模块以及若干延时失配校正模块；
同步信号相位检测模块与分频器和若干同步相位调节模块均连接，若干延时失配校正模块一端一一对应连接各同步相位调节模块，另一端一一对应连接转换器芯片的各模数转换器；失配自校正算法逻辑模块与若干延时失配校正模块以及各模数转换器均连接；带隙电压自测试信号模块与各模数转换器均连接；
分频器用于接收外部时钟并进行分频，得到偶数路分频时钟；
同步信号相位检测模块用于接收同步基准脉冲信号，并通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息；
同步相位调节模块用于根据同步相位调整信息调节转换器芯片的工作时钟；
带隙电压自测试信号模块用于发送带隙电压自测试信号至各模数转换器；
失配自校正算法逻辑模块用于接收各模数转换器各通道的转换结果，并根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延；
延时失配校正模块用于根据模数转换器各通道的时延，同步模数转换器各通道的工作时钟。
可选的，还包括温度传感器；
温度传感器用于检测转换器芯片工作温度发送至失配自校正算法逻辑模块；
失配自校正算法逻辑模块还用于根据转换器芯片工作温度，通过预设的温度延时偏差值查找表，得到转换器芯片的温度调整时延；
延时失配校正模块还用于根据温度调整时延调整转换器芯片的工作时钟。
可选的，还包括同步基准脉冲接收模块；同步基准脉冲接收模块用于接收同步基准脉冲信号，并将同步信号相位检测模块的类型转换为单脉冲信号、不连续脉冲信号或周期脉冲信号后，发送至同步信号相位检测模块。
可选的，所述通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息包括：
通过偶数路分频时钟对同步基准脉冲信号进行采样，得到一组2进制数字编码，作为同步相位二进制编码；同步相位二进制编码中的编码值1表示同步基准脉冲信号位于分频时钟的高电平，编码值0表示同步基准脉冲信号位于分频时钟的低电平；以及根据同步相位二进制编码，解码出转换器芯片的工作时钟与同步基准脉冲信号有效沿对齐的相位偏差信息，作为同步相位调整信息。
可选的，所述带隙电压自测试信号模块采用与转换器芯片的各模数转换器参考电压同源的带隙基准电压电路，以外部时钟的二分频时钟的反向时钟为周期开关信号，发送带隙电压自测试信号至各模数转换器；所述带隙电压自测试信号以模数转换器参考电压/4为步进，产生模数转换器参考电压/4、模数转换器参考电压/2、3倍模数转换器参考电压/4以及0V电压4个电压值。
可选的，所述根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延包括：
以一次自校正周期的上升沿为采样沿，通过外部时钟产生若干相时钟，用若干相时钟分别同步采样沿得到若干个时钟周期延迟的若干相时钟沿；
将模数转换器的各通道的转换结果与理想转换值作差，如果差小于±E，则截取各通道转换结果的最高两位码值，得到各通道的自动调整数据码；其中，E为模数转换器的最大误差阈值；以及用若干相时钟沿采样各通道的自动调整数据码，得到各通道的自动调整数据码之间的偏移，并根据各通道的自动调整数据码之间的偏移，以一通道为参考基准通道，获取其余通道时钟的时延。
可选的，所述根据各通道的自动调整数据码之间的偏移，以一通道为参考基准通道，获取其余通道时钟的时延时，以二分法逐次逼近逻辑获取其余通道时钟的时延，至各通道的自动调整数据码相同。
可选的，所述偶数路分频时钟包括外部时钟以及外部时钟的2分频时钟、4分频时钟和8分频时钟。
可选的，当转换器芯片的工作时钟为外部时钟频率Fin的N分频时，所述同步相位调节模块调节转换器芯片的工作时钟的延时调节范围覆盖1/(Fin/N)。
本发明第二方面，提供一种应用于转换器芯片的时钟同步方法，包括：
发送带隙电压自测试信号至各模数转换器；
接收各模数转换器各通道的转换结果，并根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延；
根据模数转换器各通道的时延，同步模数转换器各通道的工作时钟；
接收外部时钟并进行分频，得到偶数路分频时钟；
接收同步基准脉冲信号，并通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息；
根据同步相位调整信息调节转换器芯片的工作时钟。
与现有技术相比，本发明具有以下有益效果：
本发明应用于转换器芯片的时钟同步系统，通过带隙电压自测试信号模块、失配自校正算法逻辑模块以及延时失配校正模块，可实现转换器芯片内部各通道间时钟路径失配自校正，保证同一时刻多通道信号转换数据结果每一次转换时序误差极大降低。通过分频器、同步信号相位检测模块以及同步相位调节模块，可以实现转换器芯片的工作时钟以同步基准脉冲信号为参考的时钟同步，具体的，当转换器芯片外部的同步基准脉冲信号到达后，开启转换器芯片的工作时钟相位和同步基准脉冲信号同步对齐，以转换器芯片的工作时钟的倍频时钟作为采样同步基准脉冲信号的相位检测时钟，提高了单颗转换器芯片的同步精度，在印刷电路板级系统集成多颗转换器芯片的环境中，同步精度的提高有利于同步多颗转换器芯片的收敛速度，高精度的同步系统同步后，各转换器芯片间的周期和相位误差极大减少，对高速通信整机系统的时钟同步具有更好的同步效果。
附图说明
图1为本发明实施例的应用于转换器芯片的时钟同步系统结构框图。
图2为本发明实施例的转换器芯片的时钟同步过程示意图。
图3为本发明实施例的通道间时钟失配自校正实例波形图。
图4为本发明实施例的同步信号相位检测模块实现电路示意图。
图5为本发明实施例的同步基准脉冲信号相位检测原理波形图。
图6为本发明实施例的4分频时钟与同步基准脉冲信号同步的时序波形图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面结合附图对本发明做进一步详细描述：
参见图1，本发明一实施例中，提供一种应用于转换器芯片的时钟同步系统，主要包含转换器芯片内部各通道时钟路径失配，在转换器芯片内部校正完成的基础上，通过现有常规的外部同步基准脉冲信号同步方法对多个转换器芯片的工作时钟进行高精度同步，极大的提高多转换器芯片同步收敛速度，增强了多转换器芯片同步的一致性，降低多转换器芯片同步的难度。
具体的，所述应用于转换器芯片的时钟同步系统包括分频器、同步信号相位检测模块、带隙电压自测试信号模块、失配自校正算法逻辑模块、若干同步相位调节模块以及若干延时失配校正模块。
同步信号相位检测模块与分频器和若干同步相位调节模块均连接，若干延时失配校正模块一端一一对应连接各同步相位调节模块，另一端一一对应连接转换器芯片的各模数转换器；失配自校正算法逻辑模块与若干延时失配校正模块以及各模数转换器均连接；带隙电压自测试信号模块与各模数转换器均连接。
其中，分频器用于接收外部时钟并进行分频，得到偶数路分频时钟；同步信号相位检测模块用于接收同步基准脉冲信号，并通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息；同步相位调节模块用于根据同步相位调整信息调节转换器芯片的工作时钟；带隙电压自测试信号模块用于发送带隙电压自测试信号至各模数转换器；失配自校正算法逻辑模块用于接收各模数转换器各通道的转换结果，并根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延；延时失配校正模块用于根据模数转换器各通道的时延，同步模数转换器各通道的工作时钟。
本发明应用于转换器芯片的时钟同步系统，通过带隙电压自测试信号模块、失配自校正算法逻辑模块以及延时失配校正模块，可实现转换器芯片内部各通道间时钟路径失配自校正，保证同一时刻多通道信号转换数据结果每一次转换时序误差极大降低。通过分频器、同步信号相位检测模块以及同步相位调节模块，可以实现转换器芯片的工作时钟以同步基准脉冲信号为参考的时钟同步，具体的，当转换器芯片外部的同步基准脉冲信号到达后，开启转换器芯片的工作时钟相位和同步基准脉冲信号同步对齐，以转换器芯片的工作时钟的倍频时钟作为采样同步基准脉冲信号的相位检测时钟，提高了单颗转换器芯片的同步精度，在印刷电路板级系统集成多颗转换器芯片的环境中，同步精度的提高有利于同步多颗转换器芯片的收敛速度，高精度的同步系统同步后，各转换器芯片间的周期和相位误差极大减少，对高速通信整机系统的时钟同步具有更好的同步效果。
在一种可能的实施方式中，所述应用于转换器芯片的时钟同步系统还包括温度传感器；温度传感器用于检测转换器芯片工作温度发送至失配自校正算法逻辑模块；失配自校正算法逻辑模块还用于根据转换器芯片工作温度，通过预设的温度延时偏差值查找表，得到转换器芯片的温度调整时延；延时失配校正模块还用于根据温度调整时延调整转换器芯片的工作时钟。
具体的，考虑高低温对转换器芯片同步的影响。高低温区变化对CMOS器件组成的器件的影响较大，时钟分发驱动路径的缓冲器也容易受高低温的影响，降低延时的一致性；高精度模数转换器的参考电压如有必要也需要有温度变化的指示信号。因此，温度传感器主要是粗略的区分温度间，通过转换器芯片内建的高温区间及低温区间偏差延时相对正常温区的温度延时偏差值查找表，对高低温区情况下的转换器芯片延时进行统一修正。
在一种可能的实施方式中，所述应用于转换器芯片的时钟同步系统还包括同步基准脉冲接收模块；同步基准脉冲接收模块用于接收同步基准脉冲信号，并将同步信号相位检测模块的类型转换为单脉冲信号、不连续脉冲信号或周期脉冲信号后，发送至同步信号相位检测模块。
具体的，主要是接收转换器芯片外部的同步基准脉冲信号，继而转变为同步信号相位检测模块可识别的单脉冲信号、不连续脉冲信号或者周期脉冲信号形式。
在一种可能的实施方式中，分频器通过外部时钟接收模块接收外部时钟。
具体的，在高速高精度电路中需要具备高频带通特性，尽量抑制带外噪声，降低其对转换器性能的影响。外部时钟接收模块的作用主要是因为高速时钟通常是输入单一正弦信号，需要转换为方波信号；其次是从片外接收后考虑片内时钟分发负载重，提高转换器芯片内时钟分发驱动能力；除此之外在系统级应用中多芯片的片内时钟存在频率相位相对关系随机性大，不利于多转换器芯片同步。通过外部时钟接收模块，在系统级多转换器芯片同步中尽可能用统一的一个时钟信号源给多片转换器芯片提供同源且有相对相位关系的时钟信号，同时从板级系统布局布线考虑多芯时钟的延时效应，尽量降低板级误差。保证不同频率和相位关系的时钟具有可控的相对相位频率差，能提高时钟同步的效率。外部时钟接收模块接收的时钟周期是转换器芯片内系统时钟同步精度的基础。
在一种可能的实施方式中，分频器主要是产生偶数路分频时钟，进而作为同步信号相位检测模块的输入时钟信号，如转换器芯片工作频率为接收到的外部时钟频率Fin除以，4即工作在4分频频率，那么分频器需要产生除4和除2分频信号，并和1分频时钟同步，将产生的多路偶数分频即4分频、2分频以及与其同步的1分频时钟输入给同步信号相位检测模块。同步精度取决于外部时钟接收模块输出的最高频率时钟的周期。
在一种可能的实施方式中，所述带隙电压自测试信号模块采用与转换器芯片的各模数转换器参考电压同源的带隙基准电压电路，以外部时钟的二分频时钟的反向时钟为周期开关信号，发送带隙电压自测试信号至各模数转换器；所述带隙电压自测试信号以模数转换器参考电压/4为步进，产生模数转换器参考电压/4、模数转换器参考电压/2、3倍模数转换器参考电压/4以及0V电压4个电压值。
具体的，带隙电压自测试信号模块，主要是产生特定的转换器输入信号，采用与模数转换器参考电压(VREF)同源的带隙基准电压电路，以VREF/4为步进，产生VREF/4、VREF/2、3*VREF/4以及0V电压4个电压值，以采样时钟的反向时钟为周期开关信号顺序产生4个模拟电平输入，保证采样时钟沿对齐这4个模拟信号量的中间时刻附近。
在一种可能的实施方式中，所述根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延包括：以一次自校正周期的上升沿为采样沿，通过外部时钟产生若干相时钟，用若干相时钟分别同步采样沿得到若干个时钟周期延迟的若干相时钟沿；将模数转换器的各通道的转换结果与理想转换值作差，如果差小于±E，则截取各通道转换结果的最高两位码值，得到各通道的自动调整数据码；其中，E为模数转换器的最大误差阈值；以及用若干相时钟沿采样各通道的自动调整数据码，得到各通道的自动调整数据码之间的偏移，并根据各通道的自动调整数据码之间的偏移，以一通道为参考基准通道，获取其余通道时钟的时延。
具体的，失配自校正算法逻辑模块通过带隙电压自测试信号模块产生的4个顺序电压值(VREF/4、VREF/2、3*VREF/4以及0)给模数转换器，根据转换器多通道同时输出的数字码值是否相同或者根据相邻通道码值偏移，判定通道间时延误差，从而控制各通道的延时失配校正模块，调整各通道时钟，达到通道间转换延时自动校正的目的。
可选的，所述根据各通道的自动调整数据码之间的偏移，以一通道为参考基准通道，获取其余通道时钟的时延时，以二分法逐次逼近逻辑获取其余通道时钟的时延，至各通道的自动调整数据码相同。
在一种可能的实施方式中，所述通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息包括：通过偶数路分频时钟对同步基准脉冲信号进行采样，得到一组2进制数字编码，作为同步相位二进制编码；同步相位二进制编码中的编码值1表示同步基准脉冲信号位于分频时钟的高电平，编码值0表示同步基准脉冲信号位于分频时钟的低电平；以及根据同步相位二进制编码，解码出转换器芯片的工作时钟与同步基准脉冲信号有效沿对齐的相位偏差信息，作为同步相位调整信息。
具体的，同步信号相位检测模块，主要是用分频器分频后的时钟(如4、2、1分频时钟)对同步基准脉冲接收模块产生的同步基准脉冲信号进行采样，确定同步基准脉冲接位于4个分频时钟的相对相位关系，由于偶数路分频信号都是和1分频信号同步，偶数路分频信号作为参考时钟，用片外输入的同步基准脉冲接进行采样即可得到一组2进制数字编码，每一位编码的值代表了基准脉冲信号位于该参考时钟的高电平(编码值为1)或者低电平(编码值为0)，即为同步基准脉冲接相对于多路分频时钟的相对相位关系，也就是转换器芯片将要处理的同步相位误差，故同步信号相位检测模块的主要功能是检测同步基准脉冲信号和分频后的片内时钟相位差，为同步相位调节模块的调整提供信息。
在一种可能的实施方式中，当转换器芯片的工作时钟为外部时钟频率Fin的N分频时，所述同步相位调节模块调节转换器芯片的工作时钟的延时调节范围覆盖1/(Fin/N)。
具体的，同步相位调节模块，该模块的调节主要是响应外部同步基准脉冲信号，通过同步信号相位检测模块得到的同步相位二进制编码，控制同步相位调节模块进行延时调节，其延时调节范围是根据转换器芯片工作的分频频率来决定，转换器芯片工作频率为外部时钟频率Fin的N分频，则同步相位调节模块的延时调节范围需要覆盖1/(Fin/N)，调节完成后即达到了转换器芯片内部工作时钟相位和转换器芯片外部输入的同步基准脉冲信号的同步，误差为片外输入频率为Fin的外部时钟的周期的一半。
下面详细介绍本发明应用于转换器芯片的时钟同步系统的同步过程。
在一种可能的实施方式中，同步过程主要分为转换器芯片内部通道间时钟失配自校正和转换器芯片外部有效同步基准脉冲信号触发后进行的转换器芯片内部转换器芯片工作时钟以同步基准脉冲信号为参考的时钟同步过程。
参见图2，首先，转换器芯片上电复位POR信号出现后，默认转换器芯片工作在常温区，时钟失配校正使能开启后进行转换器芯片内部通道时钟失配的自动校正。然后，如果检测到转换器芯片外部输入同步基准脉冲信号，就通过同步信号相位检测模块对输入的同步基准脉冲信号进行检测，解析出同步基准脉冲信号和转换器芯片工作时钟之间的相位偏差信息，再通过同步相位调节模块对转换器芯片工作时钟的相位进行调节，使其和转换器芯片外部的同步基准脉冲信号同步，即完成整个时钟同步过程。
上述过程是转换器芯片启动时钟同步过程触发的情况，时钟同步过程的触发还有另外两种情况，当转换器芯片正常工作后，转换器芯片温度区间变化后会主动发出自校正请求，向总线上的处理器发送请求，自校正请求被同意后才会停止转换器芯片的工作进行自校正；当转换器芯片正常工作时，转换器芯片外部输入有效的同步基准脉冲信号被检测到时，会向总线上的处理器发送时钟同步请求，得到反馈信号同意进行时钟同步时，转换器芯片转换过程停止，进入时钟同步过程，同步完成后再向总线发送同步完成指示信号，转换器芯片继续工作。
下面详细阐述转换器芯片内通道间时钟失配同步过程。
1、当转换器芯片内POR信号检测到芯片上电复位完成后向处理器发出自校正请求，得到响应后如配置自校正使能有效则进行自校正。
2、上电正常工作后，温度传感器监测转换器芯片温度剧烈变化时，根据转换器芯片工作温度范围划分为3段以中间段温度为基准，转换器芯片工作温度变化至高温或低温判定区工作时发出校正请求信号，通过高低温测试分别得到高温区间/低温区间与常温工作区间的通道时钟延迟失配误差值，批量写入至预留地址位作为温区变化时温度延时偏差值查找表，当转换器芯片工作温区变化后根据查表数值修正通道时钟相位，减小转换器芯片内多通道时序差异，降低同步难度。
3、处理器如对数据输出监测发现数据帧错位时可主动请求自校正。
4、参见图3，采用与转换器芯片参考电压同源的带隙基准电压作为参考电压VREF，将带隙电压自测试信号模块产生的VREF/4、VREF/2、3*VREF/4以及0V电压4个电压值，图3中波形实例以外部时钟接收模块接收的时钟频率Fin的二分频时钟作为采样时钟CLK1的反向时钟CLK1B为周期开关信号，顺序的向模数转换器输入上述4个电压值，即信号波形Diff_in；以一次自校正为周期的上升沿POSedge为自校正功能的采样沿，通过外部时钟接收模块的时钟产生四相时钟，即CLK_phase0、CLK_phase1、CLK_phase2以及CLK_phase3，用四相时钟分别同步POSedge则得到四个频率为Fin的时钟周期延迟的四相时钟沿，即Phase0_edge、Phase1_edge、Phase2_edge以及Phase3_edge，用这四相时钟沿去采样模数转换器的ABCD四通道转换结果，即CHA_DATA、CHB_DATA、CHC_DATA以及CHD_DATA。
本实施方式中，考虑版图布局选取中间通道B或C通道为参考基准通道，如以B通道为参考基准通道对其余通道时钟通路延时失配进行校正。以±E个LSB(最小分辨率单位)标识为实际转换器芯片正常转换的误差值阈值，LSB为最小分辨率单位，转换器芯片指标静态误差的通用单位，如果4个通道转换出的实际值和理想值的偏差小于±E，则把转换出的实际值截取最高两位，一般为00、01、10以及11，并作为自动调整数据码。以12位理想转换器为例，基准电压/4的理想准换值0100_0000_0000，如果实际模数转换器芯片转换出的二进制码值为0100_0000_0000±E，则转换结果是有效值，截取最高两位码值01，依此可得4个电压准确正常转换结果的码值为：00、01、10及11，即图3波形中CHA_DATA、CHB_DATA、CHC_DATA以及CHD_DATA中的数据。
以图3采样到的B通道数据为基准码。接收到的频率为Fin的时钟分频M＝2，以B通道为参考，四相时钟沿采样到4个01，失配自校正算法逻辑模块以二分法逐次逼近逻辑调整延时失配校正模块的延迟，多个校正周期后收敛为A/C/D通道与参考通道(B通道)四相时钟沿采到的自动调整数据码一样即3个或4个01码值则通道间失配校正完成。
下面详细阐述转换器芯片外部有效同步基准脉冲信号触发后进行的转换器芯片内部转换器芯片工作时钟以同步基准脉冲信号为参考的时钟同步过程。
通过外部输入频率Fin，周期为T的外部时钟，经过分频器产生多路分频时钟，本实施方式中，分频最高位M分频(M为偶数)即为转换器的工作时钟频率，如分频数为1、2、4及8四路时钟即M＝8。将分频后的分频时钟输入给同步信号相位检测模块，在此模块中通过4路分频时钟对脉冲基准信号(脉冲信号宽度大于8*T)进行采样，得到基准脉冲有效沿相对于四路时钟的位置信息4bit编码，代表了在8分频16个T/2的位置信息sysref_info<3:0>。根据sysref_info<3:0>解码出8分频时钟与同步基准脉冲信号有效沿的相对位置信息，如m个T/2，则多通道同步配置m个延时相位，延时相位为整数个T/2时间，调整后的时钟沿对齐同步基准脉冲信号的有效沿达到同步采样沿的作用，同步精度为T/2。
参见图4，为相同步信号相位检测模块的一种实现电路，由触发器和反相器组成，其实际上的实现是用基准脉冲沿作为触发器时钟沿对多路分频时钟采样的到同步信息编码。
参见图5，其中，CLK_DIV1即为外部时钟，CLKDIV2_D、CLKDIV4_D及CLKDIV8_D为CLK_DIV1分频后的2分频、4分频及8分频时钟。SYSREF为转换器芯片外部输入通过同步基准脉冲接收模块产生的同步基准脉冲信号，通过该检测电路得到转换器芯片内部工作时钟即与最高8分频同频的时钟，需要与同步基准脉冲同步对齐的相位偏差信息，图示8、4、2、1分频四个分频时钟可以得到4bit同步相位偏差信息码SYSREF_INFO<3:0>。
参见图6，通过解码SYSREF_INFO<3:0>，得到调整延时的相位个数，输入给同步相位调节模块，使其调节后4分频时钟CLK_CHA/B(以转换器芯片其中一个通道为例)的下降沿和同步基准脉冲信号SYSREF的上升沿误差小于T/2，达到以同步基准脉冲信号沿同步的目的。图中展示了需要同步对齐的SYSREF上升沿到来时，位于分频时钟CLK_DIV4的低电平，CLK_DIV2的高电平下降沿附近，CLK_DIV1的低电平靠近其上升沿附近处，通过同步相位调节模块对CLK_CHA/B时钟进行延时调整后，CLK_CHA/B时钟的下降沿位于CLK_DIV4的低电平，CLK_DIV2的高电平下降沿，CLK_DIV1的低电平上升沿处，即达到同步前SYSREF相对于CLK_DIV4/2/1时钟的位置。
本发明又一实施例中，提供一种应用于转换器芯片的时钟同步方法，可以基于上述的应用于转换器芯片的时钟同步系统实现，包括以下步骤：
发送带隙电压自测试信号至各模数转换器；接收各模数转换器各通道的转换结果，并根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延；根据模数转换器各通道的时延，同步模数转换器各通道的工作时钟；接收外部时钟并进行分频，得到偶数路分频时钟；接收同步基准脉冲信号，并通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息；根据同步相位调整信息调节转换器芯片的工作时钟。
本发明，应用于转换器芯片的时钟同步方法，首先对转换器芯片内部各通道间时钟路径失配自校正，保证同一时刻多通道信号转换数据结果每一次转换时序误差极大降低。当转换器芯片外部的同步基准脉冲信号到达后，开启转换器芯片内部转换器工作时钟相位和同步基准脉冲信号同步对齐，以工作时钟的倍频时钟作为采样同步基准脉冲信号的相位检测时钟，提高了单颗转换器芯片的同步精度。因此，在PCB(印刷电路板)级系统集成多颗芯片的环境中，同步精度的提高有理由同步多颗芯片的收敛速度，高精度的同步系统同步后，各芯片间的周期和相位误差极大减少，对高速通信整机系统的时钟同步具有更好的同步效果。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (10)
1.一种应用于转换器芯片的时钟同步系统，其特征在于，包括分频器、同步信号相位检测模块、带隙电压自测试信号模块、失配自校正算法逻辑模块、若干同步相位调节模块以及若干延时失配校正模块；
同步信号相位检测模块与分频器和若干同步相位调节模块均连接，若干延时失配校正模块一端一一对应连接各同步相位调节模块，另一端一一对应连接转换器芯片的各模数转换器；失配自校正算法逻辑模块与若干延时失配校正模块以及各模数转换器均连接；带隙电压自测试信号模块与各模数转换器均连接；
分频器用于接收外部时钟并进行分频，得到偶数路分频时钟；
同步信号相位检测模块用于接收同步基准脉冲信号，并通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息；
同步相位调节模块用于根据同步相位调整信息调节转换器芯片的工作时钟；
带隙电压自测试信号模块用于发送带隙电压自测试信号至各模数转换器；
失配自校正算法逻辑模块用于接收各模数转换器各通道的转换结果，并根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延；
延时失配校正模块用于根据模数转换器各通道的时延，同步模数转换器各通道的工作时钟。
2.根据权利要求1所述的应用于转换器芯片的时钟同步系统，其特征在于，还包括温度传感器；
温度传感器用于检测转换器芯片工作温度发送至失配自校正算法逻辑模块；
失配自校正算法逻辑模块还用于根据转换器芯片工作温度，通过预设的温度延时偏差值查找表，得到转换器芯片的温度调整时延；
延时失配校正模块还用于根据温度调整时延调整转换器芯片的工作时钟。
3.根据权利要求1所述的应用于转换器芯片的时钟同步系统，其特征在于，还包括同步基准脉冲接收模块；同步基准脉冲接收模块用于接收同步基准脉冲信号，并将同步信号相位检测模块的类型转换为单脉冲信号、不连续脉冲信号或周期脉冲信号后，发送至同步信号相位检测模块。
4.根据权利要求1所述的应用于转换器芯片的时钟同步系统，其特征在于，所述通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息包括：
通过偶数路分频时钟对同步基准脉冲信号进行采样，得到一组2进制数字编码，作为同步相位二进制编码；同步相位二进制编码中的编码值1表示同步基准脉冲信号位于分频时钟的高电平，编码值0表示同步基准脉冲信号位于分频时钟的低电平；以及根据同步相位二进制编码，解码出转换器芯片的工作时钟与同步基准脉冲信号有效沿对齐的相位偏差信息，作为同步相位调整信息。
5.根据权利要求1所述的应用于转换器芯片的时钟同步系统，其特征在于，所述带隙电压自测试信号模块采用与转换器芯片的各模数转换器参考电压同源的带隙基准电压电路，以外部时钟的二分频时钟的反向时钟为周期开关信号，发送带隙电压自测试信号至各模数转换器；所述带隙电压自测试信号以模数转换器参考电压/4为步进，产生模数转换器参考电压/4、模数转换器参考电压/2、3倍模数转换器参考电压/4以及0V电压4个电压值。
6.根据权利要求5所述的应用于转换器芯片的时钟同步系统，其特征在于，所述根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延包括：
以一次自校正周期的上升沿为采样沿，通过外部时钟产生若干相时钟，用若干相时钟分别同步采样沿得到若干个时钟周期延迟的若干相时钟沿；
将模数转换器的各通道的转换结果与理想转换值作差，如果差小于±E，则截取各通道转换结果的最高两位码值，得到各通道的自动调整数据码；其中，E为模数转换器的最大误差阈值；以及用若干相时钟沿采样各通道的自动调整数据码，得到各通道的自动调整数据码之间的偏移，并根据各通道的自动调整数据码之间的偏移，以一通道为参考基准通道，获取其余通道时钟的时延。
7.根据权利要求6所述的应用于转换器芯片的时钟同步系统，其特征在于，所述根据各通道的自动调整数据码之间的偏移，以一通道为参考基准通道，获取其余通道时钟的时延时，以二分法逐次逼近逻辑获取其余通道时钟的时延，至各通道的自动调整数据码相同。
8.根据权利要求1所述的应用于转换器芯片的时钟同步系统，其特征在于，所述偶数路分频时钟包括外部时钟以及外部时钟的2分频时钟、4分频时钟和8分频时钟。
9.根据权利要求1所述的应用于转换器芯片的时钟同步系统，其特征在于，当转换器芯片的工作时钟为外部时钟频率Fin的N分频时，所述同步相位调节模块调节转换器芯片的工作时钟的延时调节范围覆盖1/(Fin/N)。
10.一种应用于转换器芯片的时钟同步方法，其特征在于，包括：
发送带隙电压自测试信号至各模数转换器；
接收各模数转换器各通道的转换结果，并根据各模数转换器各通道的转换结果，得到各模数转换器各通道的时延；
根据模数转换器各通道的时延，同步模数转换器各通道的工作时钟；
接收外部时钟并进行分频，得到偶数路分频时钟；
接收同步基准脉冲信号，并通过偶数路分频时钟对同步基准脉冲信号进行采样，得到同步相位调整信息；
根据同步相位调整信息调节转换器芯片的工作时钟。
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2023
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