CN116938246A - 一种基于环形放大器的4通道时间交织adc电路 - Google Patents

一种基于环形放大器的4通道时间交织adc电路 Download PDF

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Abstract

本发明公开了一种基于环形放大器的4通道时间交织ADC电路，涉及集成电路技术领域，通过4通道时间交织ADC电路控制各子通道ADC交替对模拟输入Vin进行采样，多路选择器MUX在时钟的控制下4路信号分别输出；每个子通道采用单通道流水线ADC电路，包括由前端采样保持电路、多级子级流水线转换电路等；每个子级流水线转换电路由时钟产生电路控制，相邻两级采用两相非交叠时钟进行控制；本发明将多个单通道流水线型ADC构成多通道系统，有效地提高了采样速率，同时能保证高精度的实现。同时，在不增加系统复杂程度的情况下，创新性地使用全差分环形放大器结构，大大地降低了系统的功耗，性能满足高速、高精度的要求。

Description

一种基于环形放大器的4通道时间交织ADC电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种基于环形放大器的4通道时间交织ADC电路。
背景技术
模数转换器是SoC芯片系统的重要组成部分，现代无线通信技术的飞速发展迫切需要高性能的模数转换器。随着CMOS工艺线宽进入亚微米、深亚微米乃至纳米范围，器件按比例缩小和电源电压降低等因素带来的非理想效应给高性能模数转换器设计带来诸多挑战。对于如今的单通道模数转换器，其速度与精度越来越趋近于现有工艺的性能极限。多通道时间交织模数转换器（TIADC，Time-Interleaved Analog-to-Digital Converter）利用几个相对低速高精度的单通道作为子通道交替采样模拟输入信号，分别得到的转换结果在输出端选择器构成最终输出结果，以此完成高精度而更高速的模数转换器。然而，由于通道之间的失调失配、增益失配以及采样时刻的失配，严重限制了TIADC系统的动态性能。针对多通道之间的失配，已经发展出多种检测和消除失配的方法。针对通道间采样时间失配，在对已有的采样时间失配校正方法做了系统的归纳和总结后，创新性地提出对单通道流水线ADC使用模拟触发异步时序的设计方法，在ADC内部使用模拟信号触发技术产生时钟信号，以此解决多时钟域背景下，时钟抖动对ADC精度的影响。
在高速Pipeline ADC中的余量放大器的架构大致有三种，第一种是传统的运算跨导放大器（Operational-Transconductance Amplifier, OTA）。运算放大器一般需要极高的开环增益和极大的功耗才能保证稳定且精确的闭环增益，与此同时，随着如今CMOS工艺的进步，运算放大器在小工艺尺寸下的集成度也逐步降低，另一方面，由于Pipelined架构最主要的问题是高功耗的问题，而一般作为级间放大器的运算放大器往往占据一半甚至以上的功耗，适合用来设计采样率低于100MS/s的Pipeline ADC余量放大器。
第二种是动态放大器（Dynamic amplifier），该类型放大器是开环结构，因此不存在环路稳定性的问题，且从电源到地不存在直流通路，其放大与复位均受时钟控制，因此动态放大器的功耗较低。其工作原理是利用两个有着互补增益特性的放大器级联来以取得较高的线性度，而同时因为是开环结构，所以开环增益即为所需增益，从而不需要很高的开环增益来换取较为稳定的闭环增益，所以功耗也较低。对于动态放大器的两级子放大器而言，由于是全动态的开环结构，而且放大器的总增益由两级的增益相乘而得，所以两个子放大器的增益互相受到彼此的调整，故而要想得到一个相对平坦的增益曲线，即较高的线性度仍然有一定的难度，所以这种放大器一般需要复杂的增益校准电路来确保增益精度。
最后一种是环形放大器（Ring amplifier），是一种闭环放大器结构，其最突出的优势在于其输出端电压以固定的压摆率（swing slew）建立，故放大余量信号时间短，适用于高速场合。
发明内容
针对上述问题，本发明提供一种基于环形放大器的4通道时间交织ADC电路，针对现有技术中ADC有着采样速率低、精度低、功耗高等缺点，提供一种更高采样率、高精度、低功耗的时间交织模数转换电路。
本发明采用下述的技术方案：
一种基于环形放大器的4通道时间交织ADC电路，包括4通道时间交织ADC电路，所述4通道时间交织ADC电路通过控制各子通道ADC交替对模拟输入Vin进行采样，多路选择器MUX在时钟的控制下分别输出4路信号；
每个子通道ADC采用单通道流水线ADC电路，包括由前端采样保持电路、多级子级流水线转换电路、FlashADC电路构成的流水线转换结构，以及时钟产生电路、延时对准寄存器电路和冗余位数字校正电路；每个子级流水线转换电路由时钟产生电路控制，相邻两级采用两相非交叠时钟进行控制；
所述子级流水线转换电路包括余量增益转换电路MDAC和子ADC电路，所述余量增益转换电路MDAC包括级间增益放大器、子DAC电路和减法电路；
所述级间增益放大器包括第一级反相器、第二级反相器和输出级反相器以及共模反馈电路CMFB，所述第二级反相器的输出和输出级反相器的输入设有反向并联的AP-CMOS结构来调整死区电压VDZ的大小和关闭级间增益放大器，所述AP-CMOS结构包括MOS管Mbp和MOS管Mbn。
优选的，所述子通道ADC的采样频率为fs/4，最高采样速率500MSPs，各子通道ADC以4Ts为一个采样周期，4通道时间交织ADC电路的采样速率为2GSPs，采样频率为fs，采样周期为Ts。
优选的，所述子级流水线转换电路的数量为10个，位数为1.5位，所述FlashADC电路为2位。
优选的，所述共模反馈电路CMFB通过三条反馈路径的组合方式控制环路的共模抑制：
第一条，将级间增益放大器电路的输出共模采集到反馈节点B1上，通过改变VFB来增大或减小第一级工作电流，进而反馈调节输出共模电压；
第二条，在级间增益放大器电路复位时，将级间增益放大器电路的输出端OUTp，OUTm短接到共模电压VCM实现VCM的自动归零；
第三条，施加在第一级漏极和第二级输入之间的一对MOS管抑制了第一条共模反馈路径传递函数中的峰值，提高了主信号路径的稳态共模相位裕度。
优选的，所述死区电压VDZ为第二级反相器中的MOS管工作在饱和区时，输出级的MOS管MP3与MOS管MN3的栅极电压之差，所述死区电压VDZ通过作用在AP-CMOS结构的栅极偏置电压Vb,p和Vb,n来改变。
优选的，所述级间增益放大器第一级反相器的输出和第二级反相器的输出设置单独的CMOS结构，包括MOS管BP1、MOS管BP2、MOS管BP3和MOS管BN3。
本发明的有益效果是：
利用时间交织技术将多个单通道流水线型ADC构成多通道系统，有效地提高了采样速率，同时能保证高精度的实现，突破了单通道的性能极限。同时，在不增加系统复杂程度的情况下，创新性的使用全差分环形放大器结构，大大地降低了系统的功耗，使ADC的性能满足高速、高精度的要求。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单的介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1为本发明的4通道时间交织ADC电路结构示意图；
图2为本发明的单通道流水线ADC电路的结构示意图；
图3为本发明级间增益放大器的结构示意图；
图4为本发明级间增益放大器的CMFB电路结构示意图；
图5为本发明级间增益放大器的瞬态电流仿真曲线。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图和实施例对本发明进一步说明。
如图1所示，一种基于环形放大器的4通道时间交织ADC电路，包括4通道时间交织ADC电路；
所述4通道时间交织ADC电路采用4路时钟交替采样结构，实现单路最高采样速率500MSPs，4个子通道ADC合计最高采样速率2GSPs，分辨率位数为12bit，信噪失真比（SNDR）高于66dB，有效位数高于10.6bit。ADC0-ADC3是4个采样率为500MHz，相位分别为、的子通道PipelineADC。频率为fs，周期为Ts的多相时钟产生器产生多相时钟信号，由其控制各子通道ADC以采样频率fs/4交替对模拟输入Vin进行采样，各子通道ADC以4Ts为一个采样周期。输入信号在系统时钟的控制下选择通道，使得各个子通道ADC可以交替工作，输出端Vout运用多路选择器MUX，在时钟的控制下4路信号分别输出。这样，4个子通道组成的4通道时间交织ADC电路的采样速率就提高到单通道的4倍。
如图2所示为单通道流水线ADC电路的结构示意图，包括前端采样保持电路、时钟产生电路、10个1.5位输出的子级流水线转换电路、末端2位FlashADC电路、延时对准寄存器阵列电路和冗余位数字校正电路。所述前端采样保持电路（Sample-and-Hold，S/H）、10个1.5位输出的子级流水线转换电路和最后一级的2位FlashADC电路级联构成流水线转换结构。每个1.5位子级流水级转换电路由其本级的子ADC电路（SubADC）、子DAC电路（SubDAC）、减法电路与级间增益放大器组成，而每个子级流水级转换电路中除了子ADC电路外的三部分电路构成余量增益转换电路（MultiplyingDigital-to-AnalogConverter，MDAC）。每个子级流水级转换电路都由时钟信号进行控制，相邻两级采用两相非交叠时钟进行控制，这样可以避免相互干扰。延迟对准寄存器电路将各级流水线的输出数据调整同步，然后通过数字校正电路进行校正，输出最终数字码（Dout）。
如图3所示，所述级间增益放大器采用全差分环形放大器结构，级间增益放大器包括第一级反相器、第二级反相器和输出级反相器以及共模反馈电路，每级反相器由两个MOS管构成。在第二级反相器加入了反向并联的AP-CMOS结构（Anti-ParallelCMOS，AP-CMOS），不仅能调整死区电压VDZ的大小，还能有效关闭级间增益放大器，进一步降低功耗。
所述死区电压VDZ为第二级反相器工作在饱和区时，输出MOS管MP3，MOS管MN3的栅极电压之差（VDZ=Vg,MP3-Vg,MN3）。死区电压VDZ通过作用在AP-CMOS结构的栅极偏置电压Vb,p和Vb,n来改变，偏置电压Vb,p和Vb,n分别偏离目标电源轨的压差越大，死区电压VDZ就越大。相比现有技术中的自偏置结构增加了级间增益放大器的可控性，并且在此基础上通过对第一级反相器和输出级反相器进一步优化，使得级间增益放大器在高速高精度流水线模数转化器应用中表现出巨大的潜力。
具体地，在级间增益放大器第一级反相器的输出和第二级反相器的输出设置单独的CMOS结构，如图3中的MOS管BP1,MOS管BP2,MOS管BP3和MOS管BN3。MOS管BP1的源端接VDD，漏端与MN1源端相连，栅端与en信号连接。MOS管BP2的源端接VDD，漏端连接到第二级反相器的输入，由en信号控制其栅极电压。MOS管BP3的源端接VDD，漏端连接到输出级反相器PMOS的输入，即MOS管MP3的栅端，MOS管BP3的栅端接en。MOS管BN3的源端接地，漏端接输出级反相器NMOS的输入，即MOS管MN3的栅端，MOS管BN3的栅端由en_i控制。
AP-CMOS结构使级间增益放大器有自动复位的功能，当电路在关断状态下（en=“0”），这些PMOS/NMOS管的栅极电压被设置为低电平/高电平，关断输出级，电路在不工作时没有静态电流，减少整个电路的功耗。级间增益放大器从电源获得的瞬态电流如图5所示，平均瞬态电流为47µA，动态功耗47µW。
级间增益放大器刚开始工作时，处于压摆阶段，第二级反相器中的MOS管交替工作在三极管区和截止区，将MOS管MP3、MOS管MN3的栅极电压拉向电源轨，此时AP-CMOS结构上的压降（Vg,MP3- Vg,MN3）要小于MOS管Mb,p和MOS管Mb,n的过驱动电压VDS,sat（晶体管工作在饱和区所需的VDS的最小值），因此MOS管Mb,p，MOS管Mb,n工作在三极管区。这时的AP-CMOS结构等效为一个CMOS电阻，阻值随着MOS管MP3栅极电压Vg,MP3和MOS管MN3栅极电压Vg,MN3被拉向目标电源电压而减小，使输出级完全轨到轨地驱动负载电容，级间增益放大器实现高转换速率。在级间增益放大器处于趋稳状态和稳定状态时，随着死区电压VDZ的增加，AP-CMOS结构上的压降（Vctrlp–Vctrlm）逐渐大于MOS管Mb,p和MOS管Mb,n的过驱动电压VDS,sat，MOS管Mb,p和MOS管Mb,n工作在饱和区，为第二级反相器提供恒定电阻，增大第二级反相器输出节点的极点频率，以提供足够的相位裕度。此外，由于AP-CMOS结构可以很容易地置于高阻抗状态，因此可以使用最小尺寸的晶体管设置偏置电压Vb,p、偏置电压Vb,n的值使AP-CMOS结构进入高阻抗状态，将级间增益放大器与输出断开，而不会影响放大信号的速度。
死区电压VDZ的大小在决定级间增益放大器的瞬态响应中起着至关重要的作用，通过调节输出级晶体管的阻抗和跨导，以及主极点和增益带宽积（GainBandwidth，GBW）的位置，使放大器稳定。
死区电压VDZ由AP-CMOS结构控制，改变AP-CMOS结构的偏置电压Vb,p、偏置电压Vb,n可以使电路工作在不同范围的死区电压VDZ。输出级反相器中MOS管的栅极电压直接由死区电压VDZ控制，｜Vctrlp｜ + Vctrlm= VDD-VDZ，因此只需要设置合适的死区电压VDZ就可以驱动输出级反相器进入亚阈值区，满足公式（1），级间增益放大器便可以产生足够高的输出阻抗，形成输出端主极点。公式（2）表明，死区电压VDZ通过增大输出级阻抗进而引起主极点频率降低，增大了相位裕度，加快级间增益放大器的转换速率，有效减少放大残差信号的时间，提高了整个ADC的响应速度。
Vctrlp>VDD-|VTHP|，Vctrlm<VTHN（1）；
（2）；
式中，VTHN为NMOS管的阈值电压；VTHP为PMOS管的阈值电压；Vctrlp为PMOS管MP3的栅极电压；Vctrlm为NMOS管MN3的栅极电压；为主极点频率；/>为输出级输出PMOS管MP3的输出电阻；/>为输出级输出NMOS管MN3的输出电阻；C L为负载电容。
在级间增益放大器的稳定阶段，为了使总输出共模能够稳定在共模电压VCM附近，设置一个共模反馈电路CMFB，如图4所示。共模反馈电路CMFB通过三条反馈路径的组合确保了环路的共模抑制。
第一条、通过反馈电容C3、反馈电容C4将级间增益放大器的输出共模采集到反馈节点B1上，通过改变反馈电压VFB来增大或减小第一级反相器的工作电流，进而反馈调节输出共模电压。
第二条、在级间增益放大器复位时，开关CK2闭合，开关CK1、开关CK3断开，将级间增益放大器的输出端OUTp、OUTm短接到共模电压VCM，一个小型监测放大器通过对电容C1、电容C2充电实现共模电压VCM的自动归零。在级间增益放大器放大时，开关CK1、开关CK3闭合，开关CK2断开，该监测放大器检测到共模误差并输出放大后的共模电压VCM误差，存储到电容CS上。电容CS用于更新存储在电容Cb和节点B1的电荷，调节互补电流源管MT1和电流源管MT2的电流，提供了比单个电流源偏置方案更宽的共模抑制范围，并且消除了对静态电流基准的需求，实现了完全动态操作。
第三条、反馈路径为施加在第一级反相器漏极和第二级反相器输入之间的MOS管MT3和MOS管MT4，这条高速反馈路径抑制了第一条主共模反馈路径（反馈电容C3、反馈电容C4）传递函数中的峰值，提高了主信号路径的稳态共模相位裕度。
本发明在进行模数信号转换时，前端采样保持电路在其采样时钟相时，对输入的模拟信号进行采样，然后在其保持时钟相时，向第一级子级流水线转换电路输出，前端采样保持电路的输出作为第一级子级流水线转换电路的模拟输入Vin；第一级子级流水线转换电路中的采样保持电路对模拟输入Vin进行采样和保持，同时第一级子级流水线转换电路中的子ADC电路对模拟输入Vin进行模数转换，所得的2位转换结果不仅作为本级数字输出送至延迟对准寄存器阵列，同时也作为本级子DAC的数字输入信号以实现本级模数转换，减法电路实现模拟输入Vin与SubDAC的输出信号相减，得到的残差信号在保持时钟相通过级间增益放大器电路放大2倍后，作为本级模拟输出Vout送至下一级子级流水线转换电路。其他子级流水线转换电路的工作原理相同，其中第k级子级流水线转换电路需要放大的残差电压Vres,k可以表示为：Vres,k=Gk[Vin,k-Vdac,k(Dk)]，其中，Gk为级间增益2，Vin,k为上级的输出即本级的输入信号，Vdac,k(Dk)为本级子DAC的输出信号。第十级子级流水线转换电路的输出信号送到2位FlashADC电路，实现最后一级模数转换，FlashADC电路的数字输出也送到延迟对准电路进行信号的时序对准。如此循环往复，完成每级的转换。由于PipelineADC对输入的模拟信号逐级串行流水处理，前一流水级的采样和后一流水级的保持在两相非交叠时钟的控制下总是同时进行，所以后一级子级流水线转换电路的输出信号相对于前一级子级流水线转换电路的输出信号会有半个时钟周期的延迟，因此各个子级流水线转换电路输出的数字信号Douti（i=1，2……10，11）在进入数字位校准电路之前必须要保持同步，这样在每个子级流水线转换电路的输出和数字校准电路之间需要加入延迟对准寄存器，使各个子级流水线转换电路的数字输出有一个逐级减少的延迟，这样对应于同一模拟输入信号的各个子级流水线转换电路的数字位输出信号能在时序上对齐后输出。经过时序上同步化的各个子级流水线转换电路数字输出进入数字位校正电路，产生最终的数字结果Dout[11:0]。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种基于环形放大器的4通道时间交织ADC电路，其特征在于，包括4通道时间交织ADC电路，所述4通道时间交织ADC电路通过控制各子通道ADC交替对模拟输入Vin进行采样，多路选择器MUX在时钟的控制下分别输出4路信号；
每个子通道ADC采用单通道流水线ADC电路，包括由前端采样保持电路、多级子级流水线转换电路、FlashADC电路构成的流水线转换结构，以及时钟产生电路、延时对准寄存器电路和冗余位数字校正电路；每个子级流水线转换电路由时钟产生电路控制，相邻两级采用两相非交叠时钟进行控制；
所述子级流水线转换电路包括余量增益转换电路MDAC和子ADC电路，所述余量增益转换电路MDAC包括级间增益放大器、子DAC电路和减法电路；
所述级间增益放大器包括第一级反相器、第二级反相器和输出级反相器以及共模反馈电路CMFB，所述第二级反相器的输出和输出级反相器的输入设有反向并联的AP-CMOS结构来调整死区电压VDZ的大小，关闭级间增益放大器，所述AP-CMOS结构包括MOS管Mbp和MOS管Mbn。
2.根据权利要求1所述的一种基于环形放大器的4通道时间交织ADC电路，其特征在于，所述子通道ADC的采样频率为fs/4，最高采样速率500MSPs，各子通道ADC以4Ts为一个采样周期，4通道时间交织ADC电路的采样速率为2GSPs，采样频率为fs，采样周期为Ts。
3.根据权利要求1所述的一种基于环形放大器的4通道时间交织ADC电路，其特征在于，所述子级流水线转换电路的数量为10个，位数为1.5位，所述FlashADC电路为2位。
4.根据权利要求1所述的一种基于环形放大器的4通道时间交织ADC电路，其特征在于，所述共模反馈电路CMFB通过三条反馈路径的组合方式控制环路的共模抑制：
第一条，将级间增益放大器的输出共模采集到反馈节点B1上，通过改变反馈电压VFB来增大或减小第一级反相器工作电流，进而反馈调节输出共模电压；
第二条，在级间增益放大器复位时，将级间增益放大器的输出端OUTp、OUTm短接到共模电压VCM实现共模电压VCM的自动归零；
第三条，施加在第一级反相器漏极和第二级反相器输入之间的一对MOS管抑制了第一条共模反馈路径传递函数中的峰值，提高了主信号路径的稳态共模相位裕度。
5.根据权利要求1所述的一种基于环形放大器的4通道时间交织ADC电路，其特征在于，所述死区电压VDZ为第二级反相器中的MOS管工作在饱和区时，输出级的MOS管MP3与MOS管MN3的栅级电压之差，所述死区电压VDZ通过作用在AP-CMOS结构的栅极偏置电压Vb,p和Vb,n来改变。
6.根据权利要求1所述的一种基于环形放大器的4通道时间交织ADC电路，其特征在于，所述级间增益放大器第一级反相器的输出和第二级反相器的输出设置单独的CMOS结构，包括MOS管BP1、MOS管BP2、MOS管BP3和MOS管BN3。
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