WO2012023225A1 - Ａ／ｄ変換器 - Google Patents

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gate
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道正志郎
高山雅夫
三木拓司
Original Assignee
パナソニック株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Definitions

  • the present invention relates to an A / D converter, and more particularly to an improvement in throughput of the A / D converter.
  • a / D converters analog-digital converters
  • analog circuits in LSI generally do not follow Moore's Law, it is difficult to improve the performance of A / D converters even if LSI miniaturization advances. Therefore, by parallelizing A / D converters and interleave-controlling multiple A / D converters, the overall A / D conversion throughput is improved even if the operation speed per A / D converter is somewhat slow. can do.
  • timing skew related to interleave control becomes a critical factor. Therefore, the conversion accuracy is improved by digitally correcting the timing skew (see, for example, Non-Patent Documents 1 and 2).
  • sample and hold circuits that hold analog voltages input to the A / D converters are necessary. These sample-and-hold circuits are required to have high accuracy. However, as LSI miniaturization and voltage reduction progress, it becomes difficult to hold analog voltages with high accuracy. If the characteristics of the sample-and-hold circuit are not uniform in the parallel A / D converter, the conversion accuracy deteriorates. Therefore, it is conceivable to digitally correct the characteristic variation of the sample hold circuit by each A / D converter, but it is extremely difficult to correct even the frequency characteristic variation. That is, in improving the performance of the parallel A / D converter, the characteristic variation of the analog circuit such as the sample hold circuit becomes a bottleneck.
  • an object of the present invention is to realize a high-precision and high-throughput A / D converter that is not affected by variations in characteristics of analog circuits.
  • An A / D converter includes a voltage time converter that converts an input analog voltage into a time difference between two signals in synchronization with a sampling clock signal, and a time difference between the two signals into a digital value. And a plurality of time digital converters for conversion. A plurality of time digital converters interleave.
  • analog voltage information is once converted into time difference information and then distributed to a plurality of time digital converters, and the time difference information is digitally converted by each time digital converter. Since the time difference information is hardly affected by the analog circuit characteristics, high accuracy and high throughput are achieved without being affected by the characteristics variation of the analog circuit.
  • the A / D converter may include a plurality of gate circuits that gate two signals and sequentially input the two signals to a plurality of time digital converters. Thereby, a plurality of time digital converters can be interleaved.
  • the A / D converter may include a plurality of gate control circuits that respectively control a plurality of gate circuits.
  • the gate control circuit detects that two signals have passed through the gate circuit to be controlled, the gate control circuit puts the gate circuit into a signal cutoff state and issues a trigger signal.
  • the gate control circuit Put the gate circuit in the signal passing state.
  • the gate circuit may selectively output one of the two signal test signals and the two signals. According to this, the time digital converter can digitally correct the conversion error based on the test signal.
  • the A / D converter may include a plurality of time amplification circuits that amplify the time difference between two signals.
  • Each of the plurality of time digital converters converts a time difference between two signals output from each of the plurality of time amplification circuits into a digital value. According to this, even if the sampling frequency is increased and the time difference between the two signals becomes small, the time digital converter can perform digital conversion with high accuracy.
  • the A / D converter may include a plurality of crossbar switches for exchanging paths of two signals from the voltage time converter to the plurality of time digital converters. According to this, the time digital converter can detect and uncorrect the imbalance between the paths of the two signals.
  • FIG. 1 is a configuration diagram of an A / D converter according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of an A / D converter to which a gate circuit for synchronization control is added.
  • FIG. 3 is a configuration diagram of an A / D converter to which an asynchronous control gate control circuit is added.
  • FIG. 4 is a configuration diagram of an asynchronous control gate control circuit.
  • FIG. 5 is a block diagram of an A / D converter that enables test signal input.
  • FIG. 6 is a configuration diagram of an A / D converter to which a time amplification circuit is added.
  • FIG. 7 is a configuration diagram of an A / D converter to which a crossbar switch is added.
  • FIG. 8 is a schematic diagram showing the principle of path error correction.
  • FIG. 1 is a configuration diagram of an A / D converter according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of an A / D converter to which a gate circuit for
  • FIG. 9 is a configuration diagram of a voltage-time converter according to an embodiment of the present invention.
  • FIG. 10 is a configuration diagram of the voltage-time conversion unit.
  • FIG. 11 is a configuration diagram of the variable delay circuit.
  • FIG. 12 is a more specific configuration diagram of the variable delay circuit.
  • FIG. 1 shows a configuration of an A / D converter according to an embodiment.
  • the voltage / time converter 1 converts the input analog voltage Vin into a time difference between two signals in synchronization with the sampling clock signal CLK.
  • the voltage-to-time converter 1 is not particularly limited as long as it can generate two signals having a time difference at the rising edge or two signals having a time difference at the falling edge.
  • the two signals represent a time difference at the rising edge.
  • the time difference between the two signals is important, and the voltage level is not important. That is, there may be variations in the voltage levels of the two signals.
  • the two signals are input in common to a plurality of time digital converters 2.
  • the time digital converter 2 converts the time difference between the two input signals into a digital value.
  • the resolution and configuration of the time digital converter 2 are arbitrary.
  • a plurality of time digital converters 2 perform an interleaving operation to realize Vin A / D conversion.
  • an interleaving operation can be performed by providing a ring counter that operates in synchronization with CLK in the time digital converter 2 so that the input signal is converted every time the count value reaches a predetermined value.
  • a gate circuit 3 that gate-controls two signals may be provided for each time digital converter 2, and these gate circuits 3 may be sequentially controlled by the gate control circuit 4.
  • the gate circuit 3 can be composed of two AND gates to which two signals are respectively input.
  • the gate control circuit 4 can be constituted by a ring counter or the like that operates in synchronization with CLK.
  • a gate control circuit 4 may be provided for each gate circuit 3 to control the gate circuit 3 asynchronously.
  • the gate control circuit 4 receives the trigger signal from the other gate control circuit 4, the gate control circuit 4 puts the gate circuit 3 to be controlled into a signal passing state.
  • the gate control circuit 4 detects that two signals have passed through the gate circuit 3 to be controlled, the gate control circuit 4 sets the gate circuit 3 in a signal cutoff state and issues a trigger signal.
  • the trigger signal can be exchanged via the trigger bus 5, for example.
  • FIG. 4 shows a configuration example of the gate control circuit 4.
  • the passage detection circuit 41 detects that two signals have passed through the gate circuit 3 and generates a trigger signal.
  • “1” is fixedly input, and two flip-flops 411 having two outputs of the gate circuit 3 as clock inputs, respectively, and a negative logical product of the outputs of the two flip-flops 411.
  • a low-active one-shot pulse is output. Is done.
  • an inverted version of the one-shot pulse becomes a trigger signal and is transmitted to another gate control circuit 4 via the trigger bus 5.
  • the flip-flop 42 controls the gate circuit 3.
  • the flip-flop 42 outputs a fixed input “1” using a trigger signal generated by another gate control circuit 4 as a trigger.
  • the gate circuit 3 enters a signal passing state when “1” is input.
  • the trigger signal input to the flip-flop 42 is selected by the multiplexer 43.
  • the trigger signal of all the gate control circuits 4 is input to the multiplexer 43 via the trigger bus 5, and any one of them can be selected by the selection signal SEL.
  • the flip-flop 42 is reset by a one-shot pulse output from the passage detection circuit 41. Therefore, when the passage detection circuit 41 detects the passage of two signals and outputs a one-shot pulse, the flip-flop 42 is reset and outputs “0”. When “0” is input, the gate circuit 3 enters a signal cutoff state.
  • the flip-flop 42 can be initialized by the initialization signal INT and the set / reset control signal S / R. Specifically, the flip-flop 42 is initialized to “1” when the S / R is “1”, and is initialized to “0” when the S / R is “0”. Accordingly, the flip-flop 42 in any one of the plurality of gate control circuits 4 is initialized to “1” and the others are initialized to “0”, so that each gate control circuit 4 is based on the trigger signal thereafter.
  • the gate circuit 3 is sequentially controlled.
  • the gate circuit 3 shown in FIG. 2 may be modified so that two time test signals can be input to the time digital converter 2.
  • the time digital converter 2 can calculate a digital correction value based on the input test signal, and can correct the conversion error in the digital domain.
  • FIG. 5 shows the configuration of an A / D converter that enables test signal input.
  • the gate circuit 3A selectively outputs one of the test signal and the two signals. That is, the gate circuit 3A inputs the test signal to the time digital converter 2 when the two signals are cut off.
  • the gate circuit 3A is asynchronously controlled, it is necessary to appropriately disconnect the gate control circuit 4 that instructs the gate circuit 3A to select a test signal from the trigger signal chain.
  • the gate control circuit 4 of FIG. 4 by appropriately changing the SEL, any gate control circuit 4 can be separated from the trigger signal chain and a new trigger signal chain can be easily reconfigured.
  • a plurality of time amplification circuits 6 are added to the configuration of FIG. 3 to amplify the time difference between the two signals output from the voltage time converter 1 and You may make it input into each.
  • the time amplification circuit 6 can be added to configurations other than those shown in FIG.
  • the time amplifying circuit 6 only needs to be able to amplify the time difference between the two input signals and output the two signals. Thereby, the input allowable jitter of the time digital converter 2 is expanded, and the design of the time digital converter 2 becomes easy. Further, since the time digital converter 2 can be designed with a gate circuit having a smaller driving capability, the power consumption can be reduced.
  • a plurality of crossbar switches 7 for exchanging paths of two signals may be provided.
  • the crossbar switch 7 is controlled by the control signal CTL and switches the paths of the two signals at the same time.
  • the time digital converter 2 calculates a digital correction value based on input signals before and after path switching, and can correct a path error in the digital domain.
  • the crossbar switch 7 is preferably inserted immediately after the voltage-time converter 1 and immediately before the time-digital converter 2.
  • FIG. 8 schematically shows the principle of path error correction.
  • the time difference between the two signals is Td
  • the path delay between the two signals is TL on one side and TL + ⁇ T on the other side. That is, ⁇ T is a path error.
  • the paths are straightly connected by the crossbar switch 7 (see FIG. 8A).
  • the conversion result of the time digital converter 2 becomes a value corresponding to Td + ⁇ T.
  • the crossbar switch 7 cross-connects the paths (see FIG. 8B).
  • the conversion result of the time digital converter 2 becomes a value corresponding to Td ⁇ T. Therefore, the path error ⁇ T can be calculated by subtracting the values before and after the path switching at the crossbar switch 7 and dividing by 2.
  • the path error is canceled by correcting the digital value converted by the time digital converter 2 with the path error.
  • the analog voltage information is once converted into time difference information and then distributed to a plurality of time digital converters 2.
  • the time difference information is hardly affected by the transfer characteristic of the path, and can be easily corrected even if it is received. Furthermore, the time difference information is not related to the frequency characteristic, and is input to each time digital converter 2. It can be said that there is no variation in time difference information. Therefore, it is possible to improve the accuracy and throughput of the A / D converter.
  • the sample-and-hold circuit is unnecessary, the circuit scale and power consumption can be reduced.
  • the voltage time converter is realized as a variable delay circuit that delays and outputs an input signal by a delay amount corresponding to an input analog voltage. That is, the input analog voltage is expressed as the delay time of the signal output from the variable delay circuit.
  • a typical variable delay circuit includes a buffer circuit whose output drive capability is adjusted by an input analog voltage, a capacitive element connected to the output terminal of the buffer circuit, and a waveform shaping circuit that shapes a charging voltage waveform of the capacitive element It consists of. That is, the delay time of the output signal is controlled by adjusting the charging / discharging current of the capacitive element with the input analog voltage and controlling the time when the charging voltage of the capacitive element crosses the threshold of the waveform shaping circuit.
  • the conventional configuration has a drawback in that the jitter of the output signal increases when the rounding of the waveform due to the capacitive element increases due to the input conversion noise of the waveform shaping circuit. That is, when the delay time is increased, the output accuracy is significantly deteriorated. Therefore, since there is a concern that the conventional voltage time converter is insufficient in accuracy to be used as the voltage time converter 1 of the A / D converter, it is preferable to employ the following voltage time converter.
  • FIG. 9 shows a configuration of a voltage time converter according to an embodiment.
  • the voltage time converter 1 according to the present embodiment includes a plurality of voltage time conversion units 10 connected in cascade. Each voltage / time conversion unit 10 outputs two signals by adding a time difference corresponding to the analog voltage Vin as a differential signal to the two input signals.
  • the sampling clock signal CLK is input to the voltage / time conversion unit 10 in the first stage.
  • each voltage / time conversion unit 10 includes two variable delay circuits 100. Vin is input to the two variable delay circuits 100 as differential signals having opposite polarities. Each variable delay circuit 100 delays and outputs one of the two signals input to the voltage / time conversion unit 10 and the other with a delay amount corresponding to Vin.
  • FIG. 11 shows the configuration of the variable delay circuit 100.
  • the variable delay circuit 100 can be composed of two delay circuits 101, two buffer circuits 102, and a waveform shaping circuit 103.
  • the two delay circuits 101 delay and output a common input signal with different delay amounts.
  • the outputs of the two delay circuits 101 are input to the two buffer circuits 102, respectively.
  • the output drive capability of the two buffer circuits 102 is controlled by using one and the other of Vin as control signals.
  • the outputs of the two buffer circuits 102 are shared.
  • the waveform shaping circuit 103 performs waveform shaping of the output common to the two buffer circuits 102.
  • FIG. 12 shows a specific configuration example of the variable delay circuit 100.
  • the delay circuit 101 can be composed of one or a plurality of inverter circuits connected in cascade.
  • the buffer circuit 102 can be composed of an inverter circuit 104 and an NMOS transistor 105 that is connected in series to the NMOS transistor that constitutes the inverter circuit 104, and to which a control signal is applied to the gate.
  • the variable delay circuit 100 can be configured with only a transistor without using a capacitor.
  • the NMOS transistor 105 may be replaced with a PMOS transistor connected in series to a PMOS transistor included in the inverter circuit 104 and having a gate applied with a control signal.
  • current control may be performed by connecting transistors for current control to the source sides of both the PMOS transistor and NMOS transistor constituting the inverter circuit 104.
  • the signals input to the variable delay circuit 100 configured as described above are delayed by different delay amounts in the two delay circuits 101 and input to the two buffer circuits 102, respectively. Since the output drive capability of the two buffer circuits 102 is controlled by one and the other of the differential signals, if the output drive capability of either one increases, the other output drive capability decreases. Therefore, the two signals having different delay amounts output from the two buffer circuits 102 are blended according to the output drive capability of the two buffer circuits 102. As a result, a signal having a delay amount corresponding to the middle of the delay amounts of the two delay circuits 101 is generated as a common output of the two buffer circuits 102. Then, by reducing the difference in delay time between the two delay circuits 101, the delay time can be changed almost linearly according to Vin.
  • the voltage / time converter 1 may be composed of one voltage / time conversion unit 10.
  • the number of connected voltage / time conversion units 10 may be determined according to the required output dynamic range.
  • the output dynamic range of the voltage time converter 1 can be set to 300 psec by connecting 30 voltage time conversion units 10 that can achieve a signal delay of 10 psec at the maximum.
  • a / D converter according to the present invention has characteristics of high accuracy and high throughput, it is useful for various wireless devices and high-speed interfaces.

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  • Theoretical Computer Science (AREA)
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Abstract

　アナログ回路の特性ばらつきに影響されない高精度かつ高スループットのＡ／Ｄ変換器を実現する。Ａ／Ｄ変換器は、サンプリングクロック信号に同期して、入力されたアナログ電圧を二つの信号の時間差に変換する電圧時間変換器（１）と、二つの信号の時間差をデジタル値に変換する複数の時間デジタル変換器（２）とを備え、複数の時間デジタル変換器（２）がインタリーブ動作する。

Description

Ａ／Ｄ変換器
　本発明は、Ａ／Ｄ変換器に関し、特にＡ／Ｄ変換器のスループット向上に関する。
　近年のユビキタス技術、無線技術、高速インタフェース技術などの発展に伴い、アナログ電圧情報をデジタル値に変換するアナログデジタル変換器（Ａ／Ｄ変換器）の高性能化が急務となっている。しかし、一般的にＬＳＩ中のアナログ回路はムーアの法則に従わないため、ＬＳＩの微細化が進んでもＡ／Ｄ変換器の性能向上は難しい。そこで、Ａ／Ｄ変換器を並列化して複数のＡ／Ｄ変換器をインタリーブ制御することで、Ａ／Ｄ変換器１個当たりの動作速度が多少遅くとも全体としてのＡ／Ｄ変換のスループットを向上することができる。
　Ａ／Ｄ変換器を並列化する場合、インタリーブ制御に係るタイミングスキューがクリティカルファクタとなる。そこで、タイミングスキューをデジタル補正することで変換精度の向上を図っている（例えば、非特許文献１，２参照）。
Manar El-Chammas and Boris Murmann, "A 12-GS/s 81-mW 5-bit Time-Interleaved Flash ADC with Background Timing Skew Calibration", 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 157-158 Chun-Cheng Huang, Chung-Yi Wang, and Jieh-Tsorng Wu, "A CMOS 6-Bit 16-GS/s Time-Interleaved ADC with Digital Background Calibration", 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 159-160
　並列化されたＡ／Ｄ変換器では、各Ａ／Ｄ変換器に入力するアナログ電圧を保持する複数のサンプルホールド回路が必要である。これらサンプルホールド回路には高い精度が求められるが、ＬＳＩの微細化や低電圧化が進むと高精度なアナログ電圧の保持が困難となる。並列化されたＡ／Ｄ変換器においてサンプルホールド回路の特性が不均一だと変換精度が劣化してしまう。そこで、各Ａ／Ｄ変換器でサンプルホールド回路の特性ばらつきをデジタル補正することが考えられるが、周波数特性のばらつきまで補正することは極めて困難である。すなわち、並列化されたＡ／Ｄ変換器の性能を向上する上で、サンプルホールド回路などのアナログ回路の特性ばらつきがボトルネックとなる。
　上記問題に鑑み、本発明は、アナログ回路の特性ばらつきに影響されない高精度かつ高スループットのＡ／Ｄ変換器を実現することを課題とする。
　本発明の一例に係るＡ／Ｄ変換器は、サンプリングクロック信号に同期して、入力されたアナログ電圧を二つの信号の時間差に変換する電圧時間変換器と、二つの信号の時間差をデジタル値に変換する複数の時間デジタル変換器とを備えている。そして、複数の時間デジタル変換器がインタリーブ動作する。
　これによると、アナログ電圧情報がいったん時間差情報に変換されてから複数の時間デジタル変換器に分配され、各時間デジタル変換器で時間差情報がデジタル変換される。時間差情報はアナログ回路特性にほとんど影響を受けないため、アナログ回路の特性ばらつきに影響されない高精度かつ高スループットが達成される。
　例えば、上記Ａ／Ｄ変換器は、二つの信号をゲート制御して二つの信号を複数の時間デジタル変換器に順繰りに入力する複数のゲート回路を備えていてもよい。これにより、複数の時間デジタル変換器をインタリーブ制御することができる。
　さらに、上記Ａ／Ｄ変換器は、複数のゲート回路をそれぞれ制御する複数のゲート制御回路を備えていてもよい。ゲート制御回路は、二つの信号が制御対象のゲート回路を通過したことを検知すると当該ゲート回路を信号遮断状態にするとともにトリガ信号を発し、他のゲート制御回路が発したトリガ信号を受けると当該ゲート回路を信号通過状態にする。これによると、複数の時間デジタル変換器を非同期でインタリーブ制御することができる。
　ゲート回路を、二つの信号のテスト信号と二つの信号のいずれか一方を選択的に出力するようにしてもよい。これによると、時間デジタル変換器はテスト信号に基づいて変換誤差をデジタル補正することができる。
　上記Ａ／Ｄ変換器は、二つの信号の時間差を増幅する複数の時間増幅回路を備えていてもよい。複数の時間デジタル変換器のそれぞれは、複数の時間増幅回路のそれぞれから出力される二つの信号の時間差をデジタル値に変換する。これによると、サンプリング周波数を上げて二つの信号の時間差が微少になっても時間デジタル変換器において精度よくデジタル変換することができる。
　また、上記Ａ／Ｄ変換器は、電圧時間変換器から複数の時間デジタル変換器までの二つの信号のパスを互いに入れ替える複数のクロスバスイッチを備えていてもよい。これによると、時間デジタル変換器が二つの信号のパスの不平衡を検出してデジタル補正することができる。
　本発明によると、アナログ回路の特性ばらつきに影響されない高精度かつ高スループットのＡ／Ｄ変換器を実現することができる。
図１は、本発明の一実施形態に係るＡ／Ｄ変換器の構成図である。 図２は、同期制御のゲート回路を追加したＡ／Ｄ変換器の構成図である。 図３は、非同期制御のゲート制御回路を追加したＡ／Ｄ変換器の構成図である。 図４は、非同期制御のゲート制御回路の構成図である。 図５は、テスト信号入力を可能にしたＡ／Ｄ変換器の構成図である。 図６は、時間増幅回路を追加したＡ／Ｄ変換器の構成図である。 図７は、クロスバスイッチを追加したＡ／Ｄ変換器の構成図である。 図８は、パス誤差の補正の原理を表す模式図である。 図９は、本発明の一実施形態に係る電圧時間変換器の構成図である。 図１０は、電圧時間変換ユニットの構成図である。 図１１は、可変遅延回路の構成図である。 図１２は、可変遅延回路のより具体的な構成図である。
　（Ａ／Ｄ変換器の実施形態）
　図１は、一実施形態に係るＡ／Ｄ変換器の構成を示す。当該Ａ／Ｄ変換器において、電圧時間変換器１は、サンプリングクロック信号ＣＬＫに同期して、入力されたアナログ電圧Ｖｉｎを二つの信号の時間差に変換する。電圧時間変換器１は、立ち上がりエッジに時間差のある二つの信号、または立ち下がりエッジに時間差のある二つの信号を生成できればよく、構成は問わない。以下、便宜的に二つの信号は立ち上がりエッジで時間差を表すものとする。また、二つの信号の時間差が重要であって電圧レベルは問わない。すなわち、二つの信号の電圧レベルにばらつきがあってもかまわない。
　二つの信号は複数の時間デジタル変換器２に共通に入力される。時間デジタル変換器２は、入力された二つの信号の時間差をデジタル値に変換する。時間デジタル変換器２の分解能や構成は任意である。そして、複数の時間デジタル変換器２がインタリーブ動作することでＶｉｎのＡ／Ｄ変換が実現される。例えば、時間デジタル変換器２にＣＬＫに同期して動作するリングカウンタを設けて、当該カウント値が所定値になるごとに入力信号の変換処理を行うようにすることでインタリーブ動作が可能である。あるいは、図２に示したように、時間デジタル変換器２ごとに二つの信号をゲート制御するゲート回路３を設けて、ゲート制御回路４でこれらゲート回路３を順繰りに制御してもよい。ゲート回路３は、二つの信号がそれぞれ入力される二つのＡＮＤゲートで構成することができる。また、ゲート制御回路４は、ＣＬＫに同期して動作するリングカウンタなどで構成することができる。
　図２に示した構成では、回路規模が増大するとゲート制御信号のパスが長くなり、ゲート回路３に二つの信号が到達するまでの配線遅延とゲート制御信号が到達するまでの配線遅延の調整が難しくなる。そこで、図３に示したように、ゲート回路３ごとにゲート制御回路４を設けてゲート回路３を非同期制御してもよい。この場合、ゲート制御回路４は、他のゲート制御回路４からトリガ信号を受けると制御対象のゲート回路３を信号通過状態にする。一方、ゲート制御回路４は、二つの信号が制御対象のゲート回路３を通過したことを検知すると当該ゲート回路３を信号遮断状態にするとともにトリガ信号を発する。トリガ信号は例えばトリガバス５を介してやり取りすることができる。
　図４は、ゲート制御回路４の構成例を示す。ゲート制御回路４において、通過検知回路４１は、二つの信号がゲート回路３を通過したことを検知してトリガ信号を発する。具体的には、通過検知回路４１は、“１”が固定入力され、ゲート回路３の二つの出力をそれぞれクロック入力とする二つのフリップフロップ４１１と、二つのフリップフロップ４１１の出力の否定論理積を演算して二つのフリップフロップ４１１をリセットするＮＡＮＤゲート４１２で構成することができる。かかる構成の通過検知回路４１によると、二つの信号がいずれも“０”から“１”に遷移したとき、すなわち、二つの信号がゲート回路３を通過したとき、ローアクティブのワンショットパルスが出力される。そして、当該ワンショットパルスを反転したものがトリガ信号となってトリガバス５を介して他のゲート制御回路４に伝達される。
　また、ゲート制御回路４において、フリップフロップ４２はゲート回路３を制御する。フリップフロップ４２は、他のゲート制御回路４が発したトリガ信号をトリガとして固定入力“１”を出力する。ゲート回路３は“１”が入力されると信号通過状態となる。フリップフロップ４２に入力されるトリガ信号はマルチプレクサ４３によって選択される。マルチプレクサ４３にはトリガバス５を介してすべてのゲート制御回路４のトリガ信号が入力されており、その中から選択信号ＳＥＬによって任意の一つを選択することができる。また、フリップフロップ４２は通過検知回路４１から出力されるワンショットパルスでリセットされるようになっている。したがって、通過検知回路４１が二つの信号の通過を検知してワンショットパルスを出力すると、フリップフロップ４２はリセットされて“０”を出力する。ゲート回路３は“０”が入力されると信号遮断状態となる。
　フリップフロップ４２は、初期化信号ＩＮＴおよびセットリセット制御信号Ｓ／Ｒで初期化することができる。具体的には、フリップフロップ４２は、Ｓ／Ｒが“１”であれば“１”に初期化され、Ｓ／Ｒが“０”であれば“０”に初期化される。したがって、複数のゲート制御回路４のうちいずれか一つにおけるフリップフロップ４２を“１”に初期化し、その他を“０”に初期化することで、後は各ゲート制御回路４がトリガ信号に基づいて順にゲート回路３を制御する。
　図２に示したゲート回路３を変形して時間デジタル変換器２に二つの信号のテスト信号を入力できるようにしてもよい。時間デジタル変換器２は入力されたテスト信号に基づいてデジタル補正値を算出し、デジタル領域で変換誤差を補正することができる。図５は、テスト信号入力を可能にしたＡ／Ｄ変換器の構成を示す。ゲート回路３Ａは、テスト信号と二つの信号のいずれか一方を選択的に出力する。すなわち、ゲート回路３Ａは、二つの信号を遮断する場合にはテスト信号を時間デジタル変換器２に入力する。ゲート回路３Ａが非同期制御される場合には、ゲート回路３Ａにテスト信号を選択指示するゲート制御回路４をトリガ信号チェーンから適宜切り離す必要がある。図４のゲート制御回路４によるとＳＥＬを適宜変更することで任意のゲート制御回路４をトリガ信号チェーンから切り離して新たなトリガ信号チェーンを容易に再構成することができる。
　当該Ａ／Ｄ変換器のサンプリング周波数を上げると電圧時間変換器１から出力される二つの信号の最大時間差が短くなる。しかし、二つの信号の時間差が短くなるとこれら信号のジッタが相対的に大きくなり、時間デジタル変換器２における変換精度が低下してしまう。そこで、図６に示したように、図３の構成に複数の時間増幅回路６を追加して、電圧時間変換器１から出力される二つの信号の時間差を増幅して時間デジタル変換器２のそれぞれに入力するようにしてもよい。時間増幅回路６は図３以外の構成にも追加可能である。時間増幅回路６は、入力された二つの信号の時間差を増幅して二つの信号を出力できればよく、構成は問わない。これにより、時間デジタル変換器２の入力許容ジッタが拡大され、時間デジタル変換器２の設計が容易となる。また、時間デジタル変換器２はより駆動能力の小さなゲート回路で設計することができるため、低消費電力化が可能となる。
　また、電圧時間変換器１と時間デジタル変換器２とが互いに遠く離れていたり、時間増幅回路６などのさまざまな回路が途中に挿入されていたりすると、電圧時間変換器１から出力された二つの信号が時間デジタル変換器２に至るまでのパス長が非平衡となり、二つの信号の時間差に誤差が生じてしまう。そこで、図７に示したように、二つの信号のパスを互いに入れ替える複数のクロスバスイッチ７を設けてもよい。クロスバスイッチ７は、制御信号ＣＴＬによって制御され、二つの信号のパスを一斉に切り替える。時間デジタル変換器２はパス切り替え前後の入力信号に基づいてデジタル補正値を算出し、デジタル領域でパス誤差を補正することができる。なお、クロスバスイッチ７は、電圧時間変換器１の直後、および時間デジタル変換器２の直前にそれぞれ挿入することが好ましい。
　図８は、パス誤差の補正の原理を模式的に示したものである。二つの信号の時間差はＴｄであり、二つの信号のパス遅延は一方がＴＬ、他方がＴＬ＋ΔＴとする。すなわち、ΔＴはパス誤差である。まず、クロスバスイッチ７でパスをストレート接続する（図８（ａ）参照）。このとき、時間デジタル変換器２の変換結果はＴｄ＋ΔＴに相当する値となる。次に、クロスバスイッチ７でパスをクロス接続する（図８（ｂ）参照）。このとき、時間デジタル変換器２の変換結果はＴｄ－ΔＴに相当する値となる。したがって、クロスバスイッチ７でのパス切り替え前後の値どうしを減算して２で割ることにより、パス誤差ΔＴを算出することができる。そして、時間デジタル変換器２が変換したデジタル値をパス誤差で補正することによりパス誤差はキャンセルされる。
　以上のように、本実施形態に係るＡ／Ｄ変換器によると、アナログ電圧情報はいったん時間差情報に変換されてから複数の時間デジタル変換器２に分配される。時間差情報はパスの伝達特性にほとんど影響を受けず、また、受けたとしても容易に補正可能であり、さらに、時間差情報は周波数特性とは無縁であるため、各時間デジタル変換器２に入力される時間差情報のばらつきは皆無と言える。したがって、Ａ／Ｄ変換器の高精度化および高スループット化が可能となる。また、サンプルホールド回路が不要となるため、回路規模および消費電力を低減することができる。
　（電圧時間変換器の実施形態）
　一般に、電圧時間変換器は、入力アナログ電圧に応じた遅延量で入力信号を遅延出力する可変遅延回路として実現される。すなわち、入力アナログ電圧は可変遅延回路から出力される信号の遅延時間として表される。典型的な可変遅延回路は、入力アナログ電圧で出力駆動能力が調整されるバッファ回路と、当該バッファ回路の出力端に接続された容量素子と、当該容量素子の充電電圧波形を整形する波形整形回路とで構成される。すなわち、入力アナログ電圧で容量素子の充放電電流を調整し、容量素子の充電電圧が波形整形回路の閾値を横切る時間を制御することで出力信号の遅延時間が制御される。
　しかし、従来の構成では、波形整形回路の入力換算雑音の影響により、容量素子による波形のなまりが大きくなると出力信号のジッタが大きくなるという欠点がある。すなわち、遅延時間が大きくなると出力精度が著しく劣化してしまう。したがって、従来の電圧時間変換器は上記のＡ／Ｄ変換器の電圧時間変換器１として用いるには精度不足であることが懸念されるため、下記の電圧時間変換器を採用することが好ましい。
　図９は、一実施形態に係る電圧時間変換器の構成を示す。本実施形態に係る電圧時間変換器１は、縦続接続された複数の電圧時間変換ユニット１０を有する。各電圧時間変換ユニット１０は、入力された二つの信号に差動信号としてのアナログ電圧Ｖｉｎに応じた時間差を付けて二つの信号を出力する。初段の電圧時間変換ユニット１０にはサンプリングクロック信号ＣＬＫが入力される。図１０に示したように、各電圧時間変換ユニット１０は、二つの可変遅延回路１００から構成される。二つの可変遅延回路１００にはＶｉｎが互いに逆極性の差動信号として入力される。各可変遅延回路１００は、電圧時間変換ユニット１０に入力される二つの信号の一方および他方をＶｉｎに応じた遅延量でそれぞれ遅延出力する。
　図１１は、可変遅延回路１００の構成を示す。可変遅延回路１００は、二つの遅延回路１０１、二つのバッファ回路１０２、および波形整形回路１０３で構成することができる。二つの遅延回路１０１は、互いに異なる遅延量で共通の入力信号を遅延出力する。二つのバッファ回路１０２には二つの遅延回路１０１の出力がそれぞれ入力される。また、二つのバッファ回路１０２の出力駆動能力はＶｉｎの一方および他方のそれぞれを制御信号として制御される。そして、二つのバッファ回路１０２の出力は共通化されている。波形整形回路１０３は、二つのバッファ回路１０２の共通化された出力の波形整形を行う。
　図１２は、可変遅延回路１００の具体的な構成例を示す。遅延回路１０１は、一または縦続接続された複数のインバータ回路で構成することができる。バッファ回路１０２は、インバータ回路１０４と、インバータ回路１０４を構成するＮＭＯＳトランジスタに直列に接続され、ゲートに制御信号が印加されるＮＭＯＳトランジスタ１０５で構成することができる。このように、可変遅延回路１００は、容量素子を用いずにトランジスタのみで構成することができる。なお、ＮＭＯＳトランジスタ１０５を、インバータ回路１０４を構成するＰＭＯＳトランジスタに直列に接続され、ゲートに制御信号が印加されるＰＭＯＳトランジスタに置換してもよい。また、インバータ回路１０４を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方のソース側に電流制御用のトランジスタを接続して電流制御を行ってもよい。
　上記構成の可変遅延回路１００に入力された信号は二つの遅延回路１０１において互いに異なる遅延量で遅延して二つのバッファ回路１０２にそれぞれ入力される。二つのバッファ回路１０２の出力駆動能力は差動信号の一方および他方のそれぞれで制御されるため、いずれか一方の出力駆動能力が大きくなれば他方の出力駆動能力は小さくなる。したがって、二つのバッファ回路１０２から出力される互いに異なる遅延量の二つの信号が二つのバッファ回路１０２の出力駆動能力に応じてブレンドされる。これにより、二つのバッファ回路１０２の共通化された出力として、二つの遅延回路１０１のそれぞれの遅延量の中間に相当する遅延量の信号が生成される。そして、二つの遅延回路１０１の遅延時間の差異を小さくすることでＶｉｎに応じてほぼ線形に遅延時間を変化させることができる。
　以上のように、本実施形態に係る電圧時間変換器によると、信号を遅延させるのに波形なまりを利用しないため、遅延出力される信号に重畳されるジッタを極めて小さくすることができる。これにより、電圧時間変換器の出力精度を向上することができる。
　なお、電圧時間変換器１を１個の電圧時間変換ユニット１０で構成してもよい。電圧時間変換ユニット１０の接続個数は必要とする出力ダイナミックレンジに応じて決めればよい。例えば、最大で１０ｐｓｅｃの信号遅延が達成できる電圧時間変換ユニット１０を３０個縦続接続することで、電圧時間変換器１の出力ダイナミックレンジを３００ｐｓｅｃにすることができる。
　本発明に係るＡ／Ｄ変換器は、高精度かつ高スループットという特性を有するため、各種無線装置や高速インタフェースなどに有用である。
　１　　　電圧時間変換器
　１０　　電圧時間変換ユニット
　１００　可変遅延回路
　１０１　遅延回路
　１０２　バッファ回路
　１０３　波形整形回路
　１０４　インバータ回路
　１０５　トランジスタ
　２　　　時間デジタル変換器
　３　　　ゲート回路
　４　　　ゲート制御回路
　６　　　時間増幅回路
　７　　　クロスバスイッチ

Claims (12)

  1. 　サンプリングクロック信号に同期して、入力されたアナログ電圧を二つのデジタル信号の時間差に変換する電圧時間変換器と、
    　前記二つのデジタル信号の時間差をデジタル値に変換する複数の時間デジタル変換器とを備え、
    　前記複数の時間デジタル変換器がインタリーブ動作する
    ことを特徴とするＡ／Ｄ変換器。
  2. 請求項１のＡ／Ｄ変換器において、
    　前記二つのデジタル信号をゲート制御して前記二つのデジタル信号を前記複数の時間デジタル変換器に順繰りに入力する複数のゲート回路を備えている
    ことを特徴とするＡ／Ｄ変換器。
  3. 請求項２のＡ／Ｄ変換器において、
    　前記複数のゲート回路をそれぞれ制御する複数のゲート制御回路を備え、
    　前記ゲート制御回路は、前記二つのデジタル信号が制御対象のゲート回路を通過したことを検知すると当該ゲート回路を信号遮断状態にするとともにトリガ信号を発し、他のゲート制御回路が発したトリガ信号を受けると当該ゲート回路を信号通過状態にする
    ことを特徴とするＡ／Ｄ変換器。
  4. 請求項２のＡ／Ｄ変換器において、
    　前記ゲート回路は、前記二つのデジタル信号のテスト信号と前記二つのデジタル信号のいずれか一方を選択的に出力する
    ことを特徴とするＡ／Ｄ変換器。
  5. 請求項１のＡ／Ｄ変換器において、
    　前記二つのデジタル信号の時間差を増幅する複数の時間増幅回路を備え、
    　前記複数の時間デジタル変換器のそれぞれは、前記複数の時間増幅回路のそれぞれから出力される二つのデジタル信号の時間差をデジタル値に変換する
    ことを特徴とするＡ／Ｄ変換器。
  6. 請求項１のＡ／Ｄ変換器において、
    　前記電圧時間変換器から前記複数の時間デジタル変換器までの前記二つのデジタル信号のパスを互いに入れ替える複数のクロスバスイッチを備えている
    ことを特徴とするＡ／Ｄ変換器。
  7. 請求項１のＡ／Ｄ変換器において、
    　前記電圧時間変換器は、入力された二つのデジタル信号に前記アナログ電圧に応じた時間差を付けて二つのデジタル信号を出力する一または縦続接続された複数の電圧時間変換ユニットを有し、
    　前記サンプリングクロック信号が初段の電圧時間変換ユニットに入力される
    ことを特徴とするＡ／Ｄ変換器。
  8. 請求項７のＡ／Ｄ変換器において、
    　前記電圧時間変換ユニットは、互いに逆極性の差動信号として入力される前記アナログ電圧に応じた遅延量で前記入力された二つのデジタル信号の一方および他方をそれぞれ遅延出力する二つの可変遅延回路を有する
    ことを特徴とするＡ／Ｄ変換器。
  9. 請求項８のＡ／Ｄ変換器において、
    　前記可変遅延回路は、
    　　互いに異なる遅延量で共通の入力信号を遅延出力する二つの遅延回路と、
    　　前記二つの遅延回路の出力がそれぞれ入力され、前記差動信号の一方および他方のそれぞれを制御信号として出力駆動能力が制御され、出力が共通化された二つのバッファ回路と、
    　　前記二つのバッファ回路の共通化された出力の波形整形を行う波形整形回路とを有する
    ことを特徴とするＡ／Ｄ変換器。
  10. 請求項９のＡ／Ｄ変換器において、
    　前記遅延回路は、一または縦続接続された複数のインバータ回路を有する
    ことを特徴とするＡ／Ｄ変換器。
  11. 請求項９のＡ／Ｄ変換器において、
    　前記バッファ回路は、
    　　インバータ回路と、
    　　前記インバータ回路を構成するトランジスタに直列に接続され、ゲートに前記制御信号が印加されるトランジスタとを有する
    ことを特徴とするＡ／Ｄ変換器。
  12. 　アナログ信号とクロック信号とを個々に入力し、前記アナログ信号の値に応じて前記クロック信号に遅延を与えて時間差を有した２つのクロック信号を出力する電圧時間変換器と、
    　前記二つのクロック信号の前記時間差をデジタル値に変換する複数の時間デジタル変換器とを備え、
    　前記複数の時間デジタル変換器がインタリーブ動作する
    ことを特徴とするＡ／Ｄ変換器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180701A1 (en) 2012-05-30 2013-12-05 Intel Corporation Analog-to-digital converter
CN103501164A (zh) * 2013-09-24 2014-01-08 中国科学院声学研究所 一种时间放大器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425860B2 (en) 2013-07-19 2016-08-23 Biosense Webster (Israel), Ltd. Two wire signal transmission
WO2015177786A1 (en) * 2014-05-18 2015-11-26 B.G. Negev Technologies And Applications Ltd., At Ben-Gurion University Fully-digital fully-synthesizable delay-line analog to digital converter
KR101615435B1 (ko) * 2014-06-09 2016-04-26 한국과학기술원 센서 저항을 이용한 온도 측정 장치 및 그 방법
US10454483B2 (en) * 2016-10-24 2019-10-22 Analog Devices, Inc. Open loop oscillator time-to-digital conversion
US9847786B1 (en) * 2017-06-05 2017-12-19 Semiconductor Components Industries, Llc Methods and apparatus for a multi-cycle time-based ADC
TWI693799B (zh) * 2019-01-23 2020-05-11 創意電子股份有限公司 類比數位轉換器裝置與時脈偏斜校正方法
JP2020159921A (ja) * 2019-03-27 2020-10-01 ソニーセミコンダクタソリューションズ株式会社 受光装置、受光装置の評価方法、及び、受光装置の駆動方法
KR20210119669A (ko) 2020-03-25 2021-10-06 삼성전자주식회사 아날로그-디지털 변환기 및 이를 포함하는 반도체 장치
JP7439930B2 (ja) 2020-07-20 2024-02-28 日本電信電話株式会社 アナログ－デジタル変換器
KR20220142213A (ko) 2021-04-14 2022-10-21 삼성전자주식회사 아날로그-디지털 변환 회로 및 이를 포함하는 수신기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007094074A1 (ja) * 2006-02-17 2007-08-23 Fujitsu Limited 信号処理方法、信号処理装置及びアナログ／デジタル変換装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3802844B2 (ja) * 2002-06-14 2006-07-26 古河電気工業株式会社 光半導体モジュール
JP2007104475A (ja) * 2005-10-06 2007-04-19 Denso Corp Ａ／ｄ変換方法及び装置
CA2562200A1 (en) * 2006-09-18 2008-03-18 Abdel-Fattah S. Yousif Time-to-digital converter
US7893861B2 (en) * 2009-06-30 2011-02-22 International Business Machines Corporation Time-to-digital based analog-to-digital converter architecture

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007094074A1 (ja) * 2006-02-17 2007-08-23 Fujitsu Limited 信号処理方法、信号処理装置及びアナログ／デジタル変換装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MANDAI, S. ET AL.: "Cascaded Time Difference Amplifier using Differential Logic Delay Cell", SOC DESIGN CONFERENCE (ISOCC), 2009, pages 194 - 197 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180701A1 (en) 2012-05-30 2013-12-05 Intel Corporation Analog-to-digital converter
EP2856650A4 (en) * 2012-05-30 2016-03-23 Intel Corp ANALOG / DIGITAL CONVERTER
CN103501164A (zh) * 2013-09-24 2014-01-08 中国科学院声学研究所 一种时间放大器
CN103501164B (zh) * 2013-09-24 2017-01-18 中国科学院声学研究所 一种时间放大器

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