JP2012044350A

JP2012044350A - Ａ／ｄ変換器

Info

Publication number: JP2012044350A
Application number: JP2010182203A
Authority: JP
Inventors: Shiro Michimasa; 志郎道正; Masao Takayama; 雅夫高山; Takuji Miki; 拓司三木
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-08-17
Filing date: 2010-08-17
Publication date: 2012-03-01
Anticipated expiration: 2030-08-17
Also published as: US8890741B2; WO2012023225A1; JP5383610B2; US20130154867A1

Abstract

【課題】アナログ回路の特性ばらつきに影響されない高精度かつ高スループットのＡ／Ｄ変換器を実現する。
【解決手段】Ａ／Ｄ変換器は、サンプリングクロック信号に同期して、入力されたアナログ電圧を二つの信号の時間差に変換する電圧時間変換器（１）と、二つの信号の時間差をデジタル値に変換する複数の時間デジタル変換器（２）とを備え、複数の時間デジタル変換器（２）がインタリーブ動作する。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器に関し、特にＡ／Ｄ変換器のスループット向上に関する。

近年のユビキタス技術、無線技術、高速インタフェース技術などの発展に伴い、アナログ電圧情報をデジタル値に変換するアナログデジタル変換器（Ａ／Ｄ変換器）の高性能化が急務となっている。しかし、一般的にＬＳＩ中のアナログ回路はムーアの法則に従わないため、ＬＳＩの微細化が進んでもＡ／Ｄ変換器の性能向上は難しい。そこで、Ａ／Ｄ変換器を並列化して複数のＡ／Ｄ変換器をインタリーブ制御することで、Ａ／Ｄ変換器１個当たりの動作速度が多少遅くとも全体としてのＡ／Ｄ変換のスループットを向上することができる。

Ａ／Ｄ変換器を並列化する場合、インタリーブ制御に係るタイミングスキューがクリティカルファクタとなる。そこで、タイミングスキューをデジタル補正することで変換精度の向上を図っている（例えば、非特許文献１，２参照）。

Manar El-Chammas and Boris Murmann, "A 12-GS/s 81-mW 5-bit Time-Interleaved Flash ADC with Background Timing Skew Calibration", 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 157-158 Chun-Cheng Huang, Chung-Yi Wang, and Jieh-Tsorng Wu, "A CMOS 6-Bit 16-GS/s Time-Interleaved ADC with Digital Background Calibration", 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers, pp. 159-160

並列化されたＡ／Ｄ変換器では、各Ａ／Ｄ変換器に入力するアナログ電圧を保持する複数のサンプルホールド回路が必要である。これらサンプルホールド回路には高い精度が求められるが、ＬＳＩの微細化や低電圧化が進むと高精度なアナログ電圧の保持が困難となる。並列化されたＡ／Ｄ変換器においてサンプルホールド回路の特性が不均一だと変換精度が劣化してしまう。そこで、各Ａ／Ｄ変換器でサンプルホールド回路の特性ばらつきをデジタル補正することが考えられるが、周波数特性のばらつきまで補正することは極めて困難である。すなわち、並列化されたＡ／Ｄ変換器の性能を向上する上で、サンプルホールド回路などのアナログ回路の特性ばらつきがボトルネックとなる。

上記問題に鑑み、本発明は、アナログ回路の特性ばらつきに影響されない高精度かつ高スループットのＡ／Ｄ変換器を実現することを課題とする。

上記課題を解決するために本発明によって次のような手段を講じた。例えば、Ａ／Ｄ変換器は、サンプリングクロック信号に同期して、入力されたアナログ電圧を二つの信号の時間差に変換する電圧時間変換器と、二つの信号の時間差をデジタル値に変換する複数の時間デジタル変換器とを備えている。そして、複数の時間デジタル変換器がインタリーブ動作する。

これによると、アナログ電圧情報がいったん時間差情報に変換されてから複数の時間デジタル変換器に分配され、各時間デジタル変換器で時間差情報がデジタル変換される。時間差情報はアナログ回路特性にほとんど影響を受けないため、アナログ回路の特性ばらつきに影響されない高精度かつ高スループットが達成される。

例えば、上記Ａ／Ｄ変換器は、二つの信号をゲート制御して二つの信号を前記複数の時間デジタル変換器に順繰りに入力する複数のゲート回路を備えている。これにより、複数の時間デジタル変換器をインタリーブ制御することができる。

さらに、上記Ａ／Ｄ変換器は、複数のゲート回路をそれぞれ制御する複数のゲート制御回路を備えていてもよい。ゲート制御回路は、二つの信号が制御対象のゲート回路を通過したことを検知すると当該ゲート回路を信号遮断状態にするとともにトリガ信号を発し、他のゲート制御回路が発したトリガ信号を受けると当該ゲート回路を信号通過状態にする。これによると、複数の時間デジタル変換器を非同期でインタリーブ制御することができる。

ゲート回路を、二つの信号のテスト信号と二つの信号のいずれか一方を選択的に出力するようにしてもよい。これによると、時間デジタル変換器はテスト信号に基づいて変換誤差をデジタル補正することができる。

上記Ａ／Ｄ変換器は、二つの信号の時間差を増幅する複数の時間増幅器を備えていてもよい。複数の時間デジタル変換器のそれぞれは、複数の時間増幅器のそれぞれから出力される二つの信号の時間差をデジタル値に変換する。これによると、サンプリング周波数を上げて二つの信号の時間差が微少になっても時間デジタル変換器において精度よくデジタル変換することができる。

また、上記Ａ／Ｄ変換器は、電圧時間変換器から複数の時間デジタル変換器までの二つの信号のパスを互いに入れ替える複数のクロスバスイッチを備えていてもよい。これによると、時間デジタル変換器が二つの信号のパスの不平衡を検出してデジタル補正することができる。

本発明によると、アナログ回路の特性ばらつきに影響されない高精度かつ高スループットのＡ／Ｄ変換器を実現することができる。

図１は、本発明の一実施形態に係るＡ／Ｄ変換器の構成図である。図２は、同期制御のゲート回路を追加したＡ／Ｄ変換器の構成図である。図３は、非同期制御のゲート制御回路を追加したＡ／Ｄ変換器の構成図である。図４は、非同期制御のゲート制御回路の構成図である。図５は、テスト信号入力を可能にしたＡ／Ｄ変換器の構成図である。図６は、時間増幅回路を追加したＡ／Ｄ変換器の構成図である。図７は、クロスバスイッチを追加したＡ／Ｄ変換器の構成図である。図８は、パス誤差の補正の原理を表す模式図である。図９は、本発明の一実施形態に係る電圧時間変換器の構成図である。図１０は、電圧時間変換ユニットの構成図である。図１１は、可変遅延回路の構成図である。図１２は、可変遅延回路のより具体的な構成図である。

（Ａ／Ｄ変換器の実施形態）
図１は、一実施形態に係るＡ／Ｄ変換器の構成を示す。当該Ａ／Ｄ変換器において、電圧時間変換器１は、サンプリングクロック信号ＣＬＫに同期して、入力されたアナログ電圧Ｖｉｎを二つの信号の時間差に変換する。電圧時間変換器１は、立ち上がりエッジに時間差のある二つの信号、または立ち下がりエッジに時間差のある二つの信号を生成できればよく、構成は問わない。以下、便宜的に二つの信号は立ち上がりエッジで時間差を表すものとする。また、二つの信号の時間差が重要であって電圧レベルは問わない。すなわち、二つの信号の電圧レベルにばらつきがあってもかまわない。

二つの信号は複数の時間デジタル変換器２に共通に入力される。時間デジタル変換器２は、入力された二つの信号の時間差をデジタル値に変換する。時間デジタル変換器２の分解能や構成は任意である。そして、複数の時間デジタル変換器２がインタリーブ動作することでＶｉｎのＡ／Ｄ変換が実現される。例えば、時間デジタル変換器２にＣＬＫに同期して動作するリングカウンタを設けて、当該カウント値が所定値になるごとに入力信号の変換処理を行うようにすることでインタリーブ動作が可能である。あるいは、図２に示したように、時間デジタル変換器２ごとに二つの信号をゲート制御するゲート回路３を設けて、ゲート制御回路４でこれらゲート制御回路３を順繰りに制御してもよい。ゲート回路３は、二つの信号がそれぞれ入力される二つのＡＮＤゲートで構成することができる。また、ゲート制御回路４は、ＣＬＫに同期して動作するリングカウンタなどで構成することができる。

図２に示した構成では、回路規模が増大するとゲート制御信号のパスが長くなり、ゲート回路３に二つの信号が到達するまでの配線遅延とゲート制御信号が到達するまでの配線遅延の調整が難しくなる。そこで、図３に示したように、ゲート回路３ごとにゲート制御回路４を設けてゲート回路３を非同期制御してもよい。この場合、ゲート制御回路４は、他のゲート制御回路４からトリガ信号を受けると制御対象のゲート回路３を信号通過状態にする。一方、ゲート制御回路４は、二つの信号が制御対象のゲート回路３を通過したことを検知すると当該ゲート回路３を信号遮断状態にするとともにトリガ信号を発する。トリガ信号は例えばトリガバス５を介してやり取りすることができる。

図４は、ゲート制御回路４の構成例を示す。ゲート制御回路４において、通過検知回路４１は、二つの信号がゲート回路３を通過したことを検知してトリガ信号を発する。具体的には、通過検知回路４１は、“１”が固定入力され、ゲート回路３の二つの出力をそれぞれクロック入力とする二つのフリップフロップ４１１と、二つのフリップフロップ４１１の出力の否定論理積を演算して二つのフリップフロップ４１１をリセットするＮＡＮＤゲート４１２で構成することができる。かかる構成の通過検知回路４１によると、二つの信号がいずれも“０”から“１”に遷移したとき、すなわち、二つの信号がゲート回路３を通過したとき、ローアクティブのワンショットパルスが出力される。そして、当該ワンショットパルスを反転したものがトリガ信号となってトリガバス５を介して他のゲート制御回路４に伝達される。

また、ゲート制御回路４において、フリップフロップ４１はゲート回路３を制御する。フリップフロップ４１は、他のゲート制御回路４が発したトリガ信号をトリガとして固定入力“１”を出力する。ゲート回路３は“１”が入力されると信号通過状態となる。フリップフロップ４１に入力されるトリガ信号はマルチプレクサ４３によって選択される。マルチプレクサ４３にはトリガバス５を介してすべてのゲート制御回路４のトリガ信号が入力されており、その中から選択信号ＳＥＬによって任意の一つを選択することができる。また、フリップフロップ４１は通過検知回路４１から出力されるワンショットパルスでリセットされるようになっている。したがって、通過検知回路４１が二つの信号の通過を検知してワンショットパルスを出力すると、フリップフロップ４１はリセットされて“０”を出力する。ゲート回路３は“０”が入力されると信号遮断状態となる。

フリップフロップ４１は、初期化信号ＩＮＴおよびセットリセット制御信号Ｓ／Ｒで初期化することができる。具体的には、フリップフロップ４１は、Ｓ／Ｒが“１”であれば“１”に初期化され、Ｓ／Ｒが“０”であれば“０”に初期化される。したがって、複数のゲート制御回路４のうちいずれか一つにおけるフリップフロップ４１を“１”に初期化し、その他を“０”に初期化することで、後は各ゲート制御回路４がトリガ信号に基づいて順にゲート回路３を制御する。

図２に示したゲート回路３を変形して時間デジタル変換器２に二つの信号のテスト信号を入力できるようにしてもよい。時間デジタル変換器２は入力されたテスト信号に基づいてデジタル補正値を算出し、デジタル領域で変換誤差を補正することができる。図５は、テスト信号入力を可能にしたＡ／Ｄ変換器の構成を示す。ゲート回路３Ａは、テスト信号と二つの信号のいずれか一方を選択的に出力する。すなわち、ゲート回路３Ａは、二つの信号を遮断する場合にはテスト信号を時間デジタル変換器２に入力する。ゲート回路３Ａが非同期制御される場合には、ゲート回路３Ａにテスト信号を選択指示するゲート制御回路４をトリガ信号チェーンから適宜切り離す必要がある。図４のゲート制御回路４によるとＳＥＬを適宜変更することで任意のゲート制御回路４をトリガ信号チェーンから切り離して新たなトリガ信号チェーンを容易に再構成することができる。

当該Ａ／Ｄ変換器のサンプリング周波数を上げると電圧時間変換器１から出力される二つの信号の最大時間差が短くなる。しかし、二つの信号の時間差が短くなるとこれら信号のジッタが相対的に大きくなり、時間デジタル変換器２における変換精度が低下してしまう。そこで、図６に示したように、図３の構成に複数の時間増幅回路６を追加して、電圧時間変換器１から出力される二つの信号の時間差を増幅して時間デジタル変換器２のそれぞれに入力するようにしてもよい。時間増幅回路６は図３以外の構成にも追加可能である。時間増幅回路６は、入力された二つの信号の時間差を増幅して二つの信号を出力できればよく、構成は問わない。これにより、時間デジタル変換器２の入力許容ジッタが拡大され、時間デジタル変換器２の設計が容易となる。また、時間デジタル変換器２はより駆動能力の小さなゲート回路で設計することができるため、低消費電力化が可能となる。

また、電圧時間変換器１と時間デジタル変換器２とが互いに遠く離れていたり、時間増幅回路６などのさまざまな回路が途中に挿入されていたりすると、電圧時間変換器１から出力された二つの信号が時間デジタル変換器２に至るまでのパス長が非平衡となり、二つの信号の時間差に誤差が生じてしまう。そこで、図７に示したように、二つの信号のパスを互いに入れ替える複数のクロスバスイッチ７を設けてもよい。クロスバスイッチ７は、制御信号ＣＴＬによって制御され、二つの信号のパスを一斉に切り替える。時間デジタル変換器２はパス切り替え前後の入力信号に基づいてデジタル補正値を算出し、デジタル領域でパス誤差を補正することができる。なお、クロスバスイッチ７は、電圧時間変換器１の直後、および時間デジタル変換器２の直前にそれぞれ挿入することが好ましい。

図８は、パス誤差の補正の原理を模式的に示したものである。二つの信号の時間差はＴｄであり、二つの信号のパス遅延は一方がＴＬ、他方がＴＬ＋ΔＴとする。すなわち、ΔＴはパス誤差である。まず、クロスバスイッチ７でパスをストレート接続する（図８（ａ）参照）。このとき、時間デジタル変換器２の変換結果はＴｄ＋ΔＴに相当する値となる。次に、クロスバスイッチ７でパスをクロス接続する（図８（ｂ）参照）。このとき、時間デジタル変換器２の変換結果はＴｄ−ΔＴに相当する値となる。したがって、クロスバスイッチ７でのパス切り替え前後の値どうしを減算して２で割ることにより、パス誤差ΔＴを算出することができる。そして、時間デジタル変換器２が変換したデジタル値をパス誤差で補正することによりパス誤差はキャンセルされる。

以上のように、本実施形態に係るＡ／Ｄ変換器によると、アナログ電圧情報はいったん時間差情報に変換されてから複数の時間デジタル変換器２に分配される。時間差情報はパスの伝達特性にほとんど影響を受けず、また、受けたとしても容易に補正可能であり、さらに、時間差情報は周波数特性とは無縁であるため、各時間デジタル変換器２に入力される時間差情報のばらつきは皆無と言える。したがって、Ａ／Ｄ変換器の高精度化および高スループット化が可能となる。また、サンプルホールド回路が不要となるため、回路規模および消費電力を低減することができる。

（電圧時間変換器の実施形態）
一般に、電圧時間変換器は、入力アナログ電圧に応じた遅延量で入力信号を遅延出力する可変遅延回路として実現される。すなわち、入力アナログ電圧は可変遅延回路から出力される信号の遅延時間として表される。典型的な可変遅延回路は、入力アナログ電圧で出力駆動能力が調整されるバッファ回路と、当該バッファ回路の出力端に接続された容量素子と、当該容量素子の充電電圧波形を整形する波形整形回路とで構成される。すなわち、入力アナログ電圧で容量素子の充放電電流を調整し、容量素子の充電電圧が波形整形回路の閾値を横切る時間を制御することで出力信号の遅延時間が制御される。

しかし、従来の構成では、波形整形回路の入力換算雑音の影響により、容量素子による波形のなまりが大きくなると出力信号のジッタが大きくなるという欠点がある。すなわち、遅延時間が大きくなると出力精度が著しく劣化してしまう。したがって、従来の電圧時間変換器は上記のＡ／Ｄ変換器の電圧時間変換器１として用いるには精度不足であることが懸念されるため、下記の電圧時間変換器を採用することが好ましい。

図９は、一実施形態に係る電圧時間変換器の構成を示す。本実施形態に係る電圧時間変換器１は、縦続接続された複数の時間変換ユニット１０を有する。各時間変換ユニット１０は、入力された二つの信号に差動信号としてのアナログ電圧Ｖｉｎに応じた時間差を付けて二つの信号を出力する。初段の時間変換ユニット１０にはサンプリングクロック信号ＣＬＫが入力される。図１０に示したように、各時間変換ユニット１０は、二つの可変遅延回路１００から構成される。二つの可変遅延回路１００にはＶｉｎが互いに逆極性の差動信号として入力される。各可変遅延回路１００は、電圧時間変換ユニット１０に入力される二つの信号の一方および他方をＶｉｎに応じた遅延量でそれぞれ遅延出力する。

図１１は、可変遅延回路１００の構成を示す。可変遅延回路１００は、二つの遅延回路１０１、二つのバッファ回路１０２、および波形整形回路１０３で構成することができる。二つの遅延回路１０１は、互いに異なる遅延量で共通の入力信号を遅延出力する。二つのバッファ回路１０２には二つの遅延回路１０１の出力がそれぞれ入力される。また、二つのバッファ回路１０２の出力駆動能力はＶｉｎの一方および他方のそれぞれを制御信号として制御される。そして、二つのバッファ回路１０２の出力は共通化されている。波形整形回路１０３は、二つのバッファ回路１０２の共通化された出力の波形整形を行う。

図１２は、可変遅延回路１００の具体的な構成例を示す。遅延回路１０１は、一または縦続接続された複数のインバータ回路で構成することができる。バッファ回路１０２は、インバータ回路１０４と、インバータ回路１０４を構成するＮＭＯＳトランジスタに直列に接続され、ゲートに制御信号が印加されるＮＭＯＳトランジスタ１０５で構成することができる。このように、可変置換回路１００は、容量素子を用いずにトランジスタのみで構成することができる。なお、ＮＭＯＳトランジスタ１０５を、インバータ回路１０４を構成するＰＭＯＳトランジスタに直列に接続され、ゲートに制御信号が印加されるＰＭＯＳトランジスタに置換してもよい。また、インバータ回路１０４を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方のソース側に電流制御用のトランジスタを接続して電流制御を行ってもよい。

上記構成の可変遅延回路１００に入力された信号は二つの遅延回路１０１において互いに異なる遅延量で遅延して二つのバッファ回路１０２にそれぞれ入力される。二つのバッファ回路１０２の出力駆動能力は差動信号の一方および他方のそれぞれで制御されるため、いずれか一方の出力駆動能力が大きくなれば他方の出力駆動能力は小さくなる。したがって、二つのバッファ回路１０２から出力される互いに異なる遅延量の二つの信号が二つのバッファ回路１０２の出力駆動能力に応じてブレンドされる。これにより、二つのバッファ回路１０２の共通化された出力として、二つの遅延回路１０１のそれぞれの遅延量の中間に相当する遅延量の信号が生成される。そして、二つの遅延回路１０１の遅延時間の差異を小さくすることでＶｉｎに応じてほぼ線形に遅延時間を変化させることができる。

以上のように、本実施形態に係る電圧時間変換器によると、信号を遅延させるのに波形なまりを利用しないため、遅延出力される信号に重畳されるジッタを極めて小さくすることができる。これにより、電圧時間変換器の出力精度を向上することができる。

なお、電圧時間変換器１を１個の時間変換ユニット１０で構成してもよい。時間変換ユニット１０の接続個数は必要とする出力ダイナミックレンジに応じて決めればよい。例えば、最大で１０ｐｓｅｃの信号遅延が達成できる時間変換ユニット１０を３０個縦続接続することで、電圧時間変換器１の出力ダイナミックレンジを３００ｐｓｅｃにすることができる。

本発明に係るＡ／Ｄ変換器は、高精度かつ高スループットという特性を有するため、各種無線装置や高速インタフェースなどに有用である。

１電圧時間変換器
１０時間変換ユニット
１００可変遅延回路
１０１遅延回路
１０２バッファ回路
１０３波形整形回路
１０４インバータ回路
１０５トランジスタ
２時間デジタル変換器
３ゲート回路
４ゲート制御回路
６時間増幅回路
７クロスバスイッチ

Claims

サンプリングクロック信号に同期して、入力されたアナログ電圧を二つの信号の時間差に変換する電圧時間変換器と、
前記二つの信号の時間差をデジタル値に変換する複数の時間デジタル変換器とを備え、
前記複数の時間デジタル変換器がインタリーブ動作する
ことを特徴とするＡ／Ｄ変換器。
請求項１のＡ／Ｄ変換器において、
前記二つの信号をゲート制御して前記二つの信号を前記複数の時間デジタル変換器に順繰りに入力する複数のゲート回路を備えている
ことを特徴とするＡ／Ｄ変換器。
請求項２のＡ／Ｄ変換器において、
前記複数のゲート回路をそれぞれ制御する複数のゲート制御回路を備え、
前記ゲート制御回路は、前記二つの信号が制御対象のゲート回路を通過したことを検知すると当該ゲート回路を信号遮断状態にするとともにトリガ信号を発し、他のゲート制御回路が発したトリガ信号を受けると当該ゲート回路を信号通過状態にする
ことを特徴とするＡ／Ｄ変換器。
請求項２のＡ／Ｄ変換器において、
前記ゲート回路は、前記二つの信号のテスト信号と前記二つの信号のいずれか一方を選択的に出力する
ことを特徴とするＡ／Ｄ変換器。
請求項１のＡ／Ｄ変換器において、
前記二つの信号の時間差を増幅する複数の時間増幅器を備え、
前記複数の時間デジタル変換器のそれぞれは、前記複数の時間増幅器のそれぞれから出力される二つの信号の時間差をデジタル値に変換する
ことを特徴とするＡ／Ｄ変換器。
請求項１のＡ／Ｄ変換器において、
前記電圧時間変換器から前記複数の時間デジタル変換器までの前記二つの信号のパスを互いに入れ替える複数のクロスバスイッチを備えている
ことを特徴とするＡ／Ｄ変換器。
請求項１のＡ／Ｄ変換器において、
前記電圧時間変換器は、入力された二つの信号に前記アナログ電圧に応じた時間差を付けて二つの信号を出力する一または縦続接続された複数の電圧時間変換ユニットを有し、
前記サンプリングクロック信号が初段の電圧時間変換ユニットに入力される
ことを特徴とするＡ／Ｄ変換器。
請求項７のＡ／Ｄ変換器において、
前記電圧時間変換ユニットは、互いに逆極性の差動信号として入力される前記アナログ電圧に応じた遅延量で前記入力された二つの信号の一方および他方をそれぞれ遅延出力する二つの可変遅延回路を有する
ことを特徴とするＡ／Ｄ変換器。
請求項８のＡ／Ｄ変換器において、
前記可変遅延回路は、
互いに異なる遅延量で共通の入力信号を遅延出力する二つの遅延回路と、
前記二つの遅延回路の出力がそれぞれ入力され、前記差動信号の一方および他方のそれぞれを制御信号として出力駆動能力が制御され、出力が共通化された二つのバッファ回路と、
前記二つのバッファ回路の共通化された出力の波形整形を行う波形整形回路とを有する
ことを特徴とするＡ／Ｄ変換器。
請求項９のＡ／Ｄ変換器において、
前記遅延回路は、一または縦続接続された複数のインバータ回路を有する
ことを特徴とするＡ／Ｄ変換器。
請求項９のＡ／Ｄ変換器において、
前記バッファ回路は、
インバータ回路と、
前記インバータ回路を構成するトランジスタに直列に接続され、ゲートに前記制御信号が印加されるトランジスタとを有する
ことを特徴とするＡ／Ｄ変換器。