JP2015091114A - アナログ・デジタル変換器 - Google Patents

Abstract

【課題】同程度の性能の複数のＡ／Ｄ変換器を用いて、タイム・インタリーブ方式のＡ／Ｄ変換器において発生する歪を補正することを可能にする。【解決手段】周波数がｆ／Ｎ（Ｎは、２以上の整数）であって位相が１／ｆずつずらされたＮ個のクロック信号の各々により動作するＮ個の第１のアナログ・デジタル変換器と、周波数がｆ／Ｍ（Ｍは、Ｎ＋１以上の整数）であって前記Ｎ個のクロック信号の全てといずれかの時点で一致するタイミングを有するクロック信号により動作する第２のアナログ・デジタル変換器と、を備え、前記Ｎ個の第１のアナログ・デジタル変換器のいずれか１つと前記第２のアナログ・デジタル変換器とについて、各々のクロック信号のタイミングが一致する複数のタイミングで各々から出力される出力値に基づいて補正値を算出し、前記補正値に基づいて、前記Ｎ個の第１のアナログ・デジタル変換器の出力値のそれぞれを補正する。【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器に関する。

低速なアナログ・デジタル変換器（以下、Ａ／Ｄ変換器ともいう）を複数個用いて、高速な１つのＡ／Ｄ変換器を実現するタイム・インタリーブ方式のＡ／Ｄ変換器が知られている。タイム・インタリーブ方式のＡ／Ｄ変換器では、高速なＡ／Ｄ変換の処理が実現されているのに対して、複数のＡ／Ｄ変換器を用いることに起因する問題がある。複数のＡ／Ｄ変換器の各々には、変換利得、ＤＣオフセット、サンプリングタイミングといった誤差が含まれており、１つのＡ／Ｄ変換器として動作させた場合、これらの誤差により歪が発生し、本来入力信号には存在しないスプリアス成分が現れてしまう。このような歪に対処するため、例えば、特許文献１には、補正用に用いるＡ／Ｄ変換器を加え、この補正用のＡ／Ｄ変換器からの出力値を用いた適応信号処理によって複数のＡ／Ｄ変換器からの出力信号を補正する技術が開示されている。

特開２００７−１５０６４０号公報

しかしながら、特許文献１に記載の技術では、１つのＡ／Ｄ変換器として動作する複数のＡ／Ｄ変換器は、低速高分解能の性能であるのに対して補正用に加えられたＡ／Ｄ変換器は、高速低分解能という異なる性能を必要としている。このような性能の違うＡ／Ｄ変換器を付け加えるためには、新たに回路設計を行わなければならず、例えば、１つのＩＣ（Integrated Circuit）上で構成するのが困難であったり、構成できたとしても多大なコストがかかってしまったりするという問題がある。

本発明は、上記問題を解決すべくなされたもので、その目的は、同程度の性能の複数のＡ／Ｄ変換器を用いて、タイム・インタリーブ方式のＡ／Ｄ変換器において発生する歪を補正することを可能とするアナログ・デジタル変換器を提供することにある。

上記問題を解決するために、本発明の一態様は、周波数がｆ／Ｎ（Ｎは、２以上の整数）であって位相が１／ｆずつずらされたＮ個のクロック信号の各々により動作するＮ個の第１のアナログ・デジタル変換器と、周波数がｆ／Ｍ（Ｍは、Ｎ＋１以上の整数）であって前記Ｎ個のクロック信号の全てといずれかの時点で一致するタイミングを有するクロック信号により動作する第２のアナログ・デジタル変換器と、前記Ｎ個の第１のアナログ・デジタル変換器のいずれか１つと前記第２のアナログ・デジタル変換器とについて、各々のクロック信号のタイミングが一致する複数のタイミングで各々から出力される出力値に基づいて補正値を算出して出力する演算回路と、前記演算回路が出力する前記Ｎ個の第１のアナログ・デジタル変換器のそれぞれに対応する前記補正値に基づいて、前記Ｎ個の第１のアナログ・デジタル変換器の出力値のそれぞれを補正する補正回路と、を備え、補正された前記Ｎ個の第１のアナログ・デジタル変換器の出力値をそれぞれの出力タイミングにしたがって順に出力することを特徴とするアナログ・デジタル変換器である。

また、本発明の一態様は、上記に記載の発明において、前記Ｍは、Ｎ＋１であることを特徴とする。

また、本発明の一態様は、上記に記載の発明において、前記演算回路は、前記複数のタイミングとして連続する２つのタイミングを用い、前記連続する２つのタイミングで各々から出力される出力値に基づいて補正値を算出して出力し、前記補正回路は、前記演算回路が出力する前記Ｎ個の第１のアナログ・デジタル変換器のそれぞれに対する前記補正値に基づいて、前記連続する２つのタイミングの間の前記Ｎ個の第１のアナログ・デジタル変換器の出力値のそれぞれを補正することを特徴とする。

また、本発明の一態様は、上記に記載の発明において、前記演算回路は、前記算出した補正値を記憶回路に記憶させ、前記記憶回路に記憶させた複数の前記補正値を前記Ｎ個の第１のアナログ・デジタル変換器ごとに平均し、平均した補正値を前記補正値として出力することを特徴する。

この発明によれば、同程度の性能の複数のＡ／Ｄ変換器を用いて、タイム・インタリーブ方式のＡ／Ｄ変換器において発生する歪を補正することが可能となる。

本発明の実施形態によるタイム・インタリーブＡ／Ｄ変換器の内部構成及びクロック発生器との接続構成を示すブロック図である。 同実施形態によるクロック信号のタイミングチャートを示す図である。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態によるタイム・インタリーブＡ／Ｄ変換器１の内部構成及びタイム・インタリーブＡ／Ｄ変換器１に接続されるクロック発生器１００を示すブロック図である。タイム・インタリーブＡ／Ｄ変換器１は、出力値の補正のために付け加えたＡ／Ｄ変換器１０、タイム・インタリーブ方式で動作する４個のＡ／Ｄ変換器１１，１２，１３，１４、演算回路２０、補正回路３０、マルチプレクサ（以下、ＭＵＸという）４０を備えている。また、タイム・インタリーブＡ／Ｄ変換器１は、クロック入力端子Ｃｔ０，Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４、変換対象のアナログ信号が与えられる入力端子Ｖｉｎ、及び変換後のデジタル信号を出力する出力端子Ｖｏｕｔを外部との接続のための端子として備えている。タイム・インタリーブＡ／Ｄ変換器１において、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器１１，１２，１３，１４は、入力端子が共通になるように結線されており、入力端子Ｖｉｎに接続される。また、Ａ／Ｄ変換器１０及びＡ／Ｄ変換器１１，１２，１３，１４のそれぞれのクロック端子は、それぞれクロック入力端子Ｃｔ０，Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４に接続されている。Ａ／Ｄ変換器１０の出力端子は、演算回路２０に接続されている。Ａ／Ｄ変換器１１，１２，１３，１４の出力端子は、一端が演算回路２０に接続され、他端が補正回路３０に接続されている。Ａ／Ｄ変換器１０，１１，１２，１３，１４は、それぞれのクロック入力端子Ｃｔ０，Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４に与えられるクロック信号にしたがって、入力端子Ｖｉｎから与えられるアナログ信号をサンプリングして分解能に応じたビット数のデジタル信号を出力する。ここで、Ａ／Ｄ変換器１０，１１，１２，１３，１４の各出力端子に示すＶ_{ｏｕｔ０ｎ}，Ｖ_{ｏｕｔ１ｎ}，Ｖ_{ｏｕｔ２ｎ}，Ｖ_{ｏｕｔ３ｎ}，Ｖ_{ｏｕｔ４ｎ}の意味は、それぞれから出力されたデジタル信号によって示される出力値である。ここで、出力値Ｖ_ｏｕｔの添え字に含まれるｎは、１以上の整数であり、クロック信号に応じて順に出力される順番を示しており、以下、Ｖ_{ｏｕｔ０１}，Ｖ_{ｏｕｔ０２}，Ｖ_{ｏｕｔ０３}，Ｖ_{ｏｕｔ０４}，・・・のように表す。

演算回路２０は、５個の入力端子と１個の出力端子を有し、それぞれの入力端子にＡ／Ｄ変換器１０，１１，１２，１３，１４の出力端子が接続され、出力端子に補正回路３０が接続されている。演算回路２０は、入力端子から与えられるＡ／Ｄ変換器１０，１１，１２，１３，１４が出力した出力値Ｖ_{ｏｕｔ０ｎ}，Ｖ_{ｏｕｔ１ｎ}，Ｖ_{ｏｕｔ２ｎ}，Ｖ_{ｏｕｔ３ｎ}，Ｖ_{ｏｕｔ４ｎ}を補正値の算出に必要な出力値の情報が揃うまで内部の記憶回路に記憶させる。また、演算回路２０は、Ａ／Ｄ変換器１０の出力値Ｖ_{ｏｕｔ０ｎ}と、Ａ／Ｄ変換器１１，１２，１３，１４の各々の出力値Ｖ_{ｏｕｔ１ｎ}，Ｖ_{ｏｕｔ２ｎ}，Ｖ_{ｏｕｔ３ｎ}，Ｖ_{ｏｕｔ４ｎ}とに基づいて、Ａ／Ｄ変換器１１，１２，１３，１４のそれぞれに対する補正値を算出して補正回路３０に出力する。補正回路３０は、５個の入力端子を有し、１つの入力端子は、演算回路２０の出力端子に接続され、４つの入力端子は、Ａ／Ｄ変換器１１，１２，１３，１４の出力端子に接続される。また、補正回路３０は、Ａ／Ｄ変換器１１，１２，１３，１４に対応する４個の出力端子を有し、それぞれＭＵＸ４０の入力端子に接続される。また、補正回路３０は、Ａ／Ｄ変換器１１，１２，１３，１４から出力される出力値Ｖ_{ｏｕｔ１ｎ}，Ｖ_{ｏｕｔ２ｎ}，Ｖ_{ｏｕｔ３ｎ}，Ｖ_{ｏｕｔ４ｎ}を各々に対応する補正値が演算回路２０で算出されて補正を行うことができるようになるまで内部の記憶回路に記憶させておく。また、補正回路３０は、演算回路２０からいずれかのＡ／Ｄ変換器に対応する補正値、例えば、Ａ／Ｄ変換器１１に対応する補正値が出力された場合、内部の記憶回路に記憶させている出力値Ｖ_{ｏｕｔ１ｎ}を読み出し、補正値に基づいて補正を行い、補正後の値を内部の記憶回路に記憶させる。また、補正回路３０は、内部の記憶回路に記憶する補正後の値を出力順にしたがって各出力端子からＭＵＸ４０に出力する。ＭＵＸ４０は、補正回路３０から出力されるデジタル信号を出力のタイミング、すなわちＡ／Ｄ変換器１１，１２，１３，１４の順に繰り返し出力端子Ｖｏｕｔに出力する。クロック発生器１００は、５個の出力端子を備えており、それぞれ、タイム・インタリーブＡ／Ｄ変換器１のクロック入力端子Ｃｔ０，Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４に接続される。また、クロック発生器１００は、内部に発振回路、位相シフト回路、分周器を備えてお
り、Ａ／Ｄ変換器１０，１１，１２，１３，１４の各々に応じたクロック信号を生成して出力する。

次に、図２を参照しつつタイム・インタリーブＡ／Ｄ変換器１の動作について説明する。図２において、ＣＬＫ、ＣＬＫ０〜ＣＬＫ４の行における上向きの矢印がクロック信号のエッジ（立ち上がり、または、立ち下がり、もしくはその両方のタイミング）を示している。また、縦軸がアナログ入力、横軸が時間として示されたグラフは、入力端子Ｖｉｎに与えられたアナログ信号を示しており、アナログ信号を示す曲線上の丸の箇所は、サンプリングされた箇所を示している。ＣＬＫとして示されたクロック信号は、クロック発生器１００が内部に備える発振回路が生成するクロック信号である。このクロック信号の周波数をｆ［Ｈｚ］とする。ＣＬＫ１からＣＬＫ４は、それぞれＡ／Ｄ変換器１１，１２，１３，１４に与えられるクロック信号であり。Ｎ個のＡ／Ｄ変換器がタイム・インタリーブ方式で動作する場合、それぞれに与えるクロック信号の周波数はｆ／Ｎ［Ｈｚ］となり、各々のクロック信号は１／ｆずつずらされる。図１の例ではＮ＝４であるため、ＣＬＫ１からＣＬＫ４のクロック信号は、クロック発生器１００の内部でＣＬＫのクロック信号が分周器によってｆ／４［Ｈｚ］として生成される。ＣＬＫ２，３，４については、さらに、位相シフト回路によって１／ｆずつずらされて生成される。ＣＬＫ０は、Ａ／Ｄ変換器１０に与えられるクロック信号であり、Ｎ個のＡ／Ｄ変換器がタイム・インタリーブ方式で動作する場合、ｆ／（Ｎ＋１）［Ｈｚ］の周波数とされる。図１の例では、Ｎ＝４であるため、ＣＬＫ０のクロック信号は、分周器によってｆ／５［Ｈｚ］とされて生成される。図２のＣＬＫ０からＣＬＫ４の行に示された上向きの矢印が、上記のようにして生成された各クロック信号を示している。なお、時間の軸は、説明のためにＣＬＫのクロック信号が時間経過にしたがって供給される順番を示すように、供給される時間が早い順に０から番号を付したものであり、以下、番号にしたがってクロック０、クロック１、…として表す。また、図２において、ＣＬＫ０からＣＬＫ４の上向き矢印の横に記載したＶ_{ｏｕｔ０１}などの表記は、そのタイミングで各Ａ／Ｄ変換器１０，１１，１２、１３、１４から出力される出力値を示す。

クロック０において、クロック発生器１００からＣＬＫ０とＣＬＫ１がＡ／Ｄ変換器１０，１１に与えられる。Ａ／Ｄ変換器１０，１１は、それぞれ出力値Ｖ_{ｏｕｔ０１}，Ｖ_{ｏｕｔ１１}を出力する。この出力値は、そのタイミングでサンプリングしたアナログ信号がデジタル信号に変換された値であるが、Ａ／Ｄ変換器１０，１１のそれぞれには性能の違いがあり、２つの値は以下の関係式で示されることになる。

式（１）において、Ｖ_ｃは、入力端子Ｖｉｎからアナログ信号が与えられる際の入力レンジの中心電圧に相当するコモン電圧の値である。Ｖ_ＯＳは、Ａ／Ｄ変換器１１のオフセット電圧に相当する値であり、Ｇは、Ａ／Ｄ変換器１１の利得に相当する値である。演算回路２０は、Ａ／Ｄ変換器１０，１１から出力される出力値Ｖ_{ｏｕｔ０１}，Ｖ_{ｏｕｔ１１}を内部の記憶回路に記憶させる。補正回路３０は、Ａ／Ｄ変換器１１の出力端子の他端から出力される出力値Ｖ_{ｏｕｔ１１}を内部の記憶回路に記憶させる。クロック１、２、３、４では、Ａ／Ｄ変換器１２、１３、１４、１１がそれぞれのタイミングで出力値Ｖ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ３１}，Ｖ_{ｏｕｔ４１}，Ｖ_{ｏｕｔ１２}を出力する。演算回路２０は、出力値Ｖ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ３１}，Ｖ_{ｏｕｔ４１}，Ｖ_{ｏｕｔ１２}については、Ａ／Ｄ変換器１０からの出力と同じタイミングではないため、内部の記憶回路には記憶させない。一方、補正回路３０は、補正を行う必要があるため、出力値Ｖ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ３１}，Ｖ_{ｏｕｔ４１}，Ｖ_{ｏｕｔ１２}についても内部の記憶回路に記憶させる。クロック５において、Ａ／Ｄ変換器１０，１２のクロック信号のタイミングが一致し、Ａ／Ｄ変換器１０，１１のクロックのタイミングが一致した場合と同じ処理が演算回路２０で行われる。このようにして、演算回路２０の内部の記憶回路に出力値の値が順に記憶される。クロック２０において、再び、Ａ／Ｄ変換器１０，１１のクロック信号のタイミングが一致し、Ａ／Ｄ変換器１０，１１が出力値Ｖ_{ｏｕｔ０５}，Ｖ_{ｏｕｔ１６}を出力する。タイミングが一致する周期を一般化して示すと、タイム・インタリーブ方式で動作するＡ／Ｄ変換器がＮ個の場合、一致する周期は Ｎ×（Ｎ＋１）となる。図２の場合Ｎ＝４であるため、２０クロックごとに出力するタイミングが一致することになる。クロック２０において、Ａ／Ｄ変換器１０，１１から出力される出力値Ｖ_{ｏｕｔ０５}，Ｖ_{ｏｕｔ１６}についても式（１）と同様の関係式で表され、以下のようになる。

演算回路２０は、クロック２０において、Ａ／Ｄ変換器１０，１１から出力値Ｖ_{ｏｕｔ０５}，Ｖ_{ｏｕｔ１６}が与えられると、クロック０において内部の記憶回路に記憶させた出力値Ｖ_{ｏｕｔ０１}，Ｖ_{ｏｕｔ１１}を読み出し、式（１）と式（２）に基づいて連立方程式を解き、Ｖ_ｏｓとＧを以下のように算出する。

演算回路２０は、Ｖ_ｏｓとＧを算出すると、Ｖ_ｏｓとＧとＶ_{ｏｕｔ０１}とＶ_{ｏｕｔ０５}を補正値として補正回路３０に出力する。補正回路３０は、Ａ／Ｄ変換器１１の出力値として内部の記憶回路に記憶している値のうちＶ_{ｏｕｔ１２}，Ｖ_{ｏｕｔ１３}，Ｖ_{ｏｕｔ１４}、Ｖ_{ｏｕｔ１５}を読み出し、以下の式（６）から（９）に基づいて補正を行う。Ｖ_{ｏｕｔ１１}とＶ_{ｏｕｔ１６}に対応する補正値Ｖ_ｏｕｔ１とＶ_ｏｕｔ６については、Ａ／Ｄ変換器１０と出力のタイミングが一致しているため、式（５）と式（１０）に示すようにＡ／Ｄ変換器１０の出力であるＶ_{ｏｕｔ０１}とＶ_{ｏｕｔ０５}に置き換える処理を行う。なお、Ｖ_ｃについては、既知の値であるため演算回路２０と補正回路３０に予め記憶させておくようにしてもよいし、演算回路２０に記憶させておき、補正値とともに補正回路３０に出力するようにしてもよい。

補正回路３０は、式（５）から式（１０）に基づいて算出した補正後の値を内部の記憶回路に記憶させ、ＣＬＫ１からＣＬＫ４によって示される出力すべきタイミング、すなわち、出力値Ｖ_{ｏｕｔ１１}，Ｖ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ３１}，Ｖ_{ｏｕｔ４１}，Ｖ_{ｏｕｔ１２}，…の順で補正後の値をＭＵＸ４０に出力する。ＭＵＸ４０は、出力すべきタイミングにしたがって補正回路３０から出力される信号を１つのデジタル信号系列にして出力端子Ｖｏｕｔに出力する。
上記の処理をＡ／Ｄ変換器１１，１２，１３，１４において繰り返し行うことで、次第にＡ／Ｄ変換器１０の出力値の傾向に近づくこととなり、Ａ／Ｄ変換器１０の出力値を基準としてＡ／Ｄ変換器１１，１２，１３，１４の出力を補正することが可能となる。これにより、複数のＡ／Ｄ変換器１１，１２，１３，１４によって発生する歪を補正することが可能となる。
なお、上記において、補正を行う必要があるため、補正回路３０の内部の記憶回路に、出力値Ｖ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ３１}，Ｖ_{ｏｕｔ４１}，Ｖ_{ｏｕｔ１２}を記憶させると記載した。クロック０から処理が開始された場合、補正値が得られるのはＡ／Ｄ変換器１０との出力のタイミングが一致した時点以降の出力値、例えば、Ａ／Ｄ変換器１２であれば、Ｖ_{ｏｕｔ２２}以降、Ａ／Ｄ変換器１３であればＶ_{ｏｕｔ３３}以降、Ａ／Ｄ変換器１４であればＶ_{ｏｕｔ４４}以降となる。これ以前の出力値については、そのまま出力してもよいし、４つのＡ／Ｄ変換器からの出力値すべてが補正できるようになるまで破棄するようにしてもよい。

上記の実施形態の構成により、タイム・インタリーブ方式で動作する４つのＡ／Ｄ変換器１１，１２，１３，１４の出力値を補正するために用いるＡ／Ｄ変換器１０を周波数がｆ／５のクロック信号で動作させ、Ａ／Ｄ変換器１１，１２，１３，１４のいずれか１つと、Ａ／Ｄ変換器１０とについて、出力のタイミングが一致する時点での各々の出力値に基づいて補正値であるＶ_ＯＳとＧを算出するようにした。この補正値を、Ａ／Ｄ変換器１１，１２，１３，１４の全てについて繰り返し算出し、算出した補正値に基づいて各Ａ／Ｄ変換器の出力値を補正するようにした。これにより、補正のために追加するＡ／Ｄ変換器１０の性能は、Ａ／Ｄ変換器１１，１２，１３，１４と同程度、むしろ若干低速でもよく、このＡ／Ｄ変換器１０により、Ａ／Ｄ変換器１１，１２，１３，１４の誤差によって発生する歪を補正することが可能となる。また、特許文献１に記載の技術では、補正用に加えられたＡ／Ｄ変換器の速度は、他のＡ／Ｄ変換器より高速であるが、１つのＡ／Ｄ変換器としてみた場合、補正用に加えられたＡ／Ｄ変換器の速度以上で動作させることができない。これに対して、本実施形態に記載のタイム・インタリーブＡ／Ｄ変換器１では、Ａ／Ｄ変換器１０としてＡ／Ｄ変換器１１，１２，１３，１４よりも高速なＡ／Ｄ変換器を必要としていない。また、タイム・インタリーブＡ／Ｄ変換器１の変換の速度は、Ａ／Ｄ変換器１０，１１，１２，１３，１４の全ての速度に依存するものであり、特定のＡ／Ｄ変換器の速度に依存するものではない。

また、上記の実施形態の構成では、タイム・インタリーブ方式で動作するＡ／Ｄ変換器の個数を４としていたが、この個数は、４に限られるものではなく、２以上の複数個であればいかなる値であってもよい。
また、上記の実施形態の構成では、Ａ／Ｄ変換器１０との出力タイミングが一致する周期ごとに、Ｖ_ＯＳとＧという補正値を算出し、算出したＶ_ＯＳとＧに基づいて、一致したタイミングの間の値を補正するようにしていたが、本発明の構成は、当該構成に限られるものではない。例えば、演算回路２０において、過去に算出したＶ_ＯＳとＧをＡ／Ｄ変換器１１、１２、１３、１４ごとに記憶させ、新しい値が記憶されるごとに、それぞれの平均値を算出し、算出した平均値を用いるようにしてもよい。このようにすることで、Ｖ_ＯＳとＧについてのばらつきを抑えることが可能となる。また、最新の補正値を含めて平均値を算出する際には、最新の補正値についての比率を変えることができるようにしてもよい。例えば、（α×最新の補正値＋（１−α）×過去のＮ−１個の補正値の平均値）／Ｎ、「ただし、０＜α＜１」のように平均値を算出する。このようにすることで、例えば、最新の補正値の比率を高めることにより、最新の補正値の補正対象の区間に含まれる幾つかの出力値について、当該区間における変化の特徴を補正に強く反映させることが可能となる。また、逆に、過去の補正値の平均値の比率を高めることにより、最新の補正値に対応する区間に異常な変動が生じていた場合であっても、その変動の影響を低減させて補正を行うことが可能となる。
また、上記の実施形態では、Ａ／Ｄ変換器１０との出力タイミングが一致してから、次に一致するまでの間、補正回路３０においてＡ／Ｄ変換器１１，１２，１３，１４からの出力値を記憶しておく必要がある。これに対して、最新のＶ_ＯＳとＧの補正値は用いず、過去のＶ_ＯＳとＧの補正値の平均値を用いて補正を行っていくことで、補正回路３０においてＡ／Ｄ変換器１１、１２、１３、１４からの出力値を記憶させておく必要がなく、Ａ／Ｄ変換器１１、１２、１３、１４からの出力のタイミングにしたがって補正を行って出力を行うことが可能となる。

また、上記の実施形態の構成では、Ｎ個のＡ／Ｄ変換器がある場合、補正用に加えられるＡ／Ｄ変換器１０に与えるクロック信号の周波数は、ｆ／（Ｎ＋１）[Ｈｚ]（上記の実施形態では、Ｎ＝４）としていたが、本発明は当該構成に限られるものではない。Ａ／Ｄ変換器１０に与えるクロック信号が、Ｎ個のＡ／Ｄ変換器のクロック信号の全てといずれかのタイミングで一致すれば、一定の周期で、タイミングの一致は繰り返されるため、上記の実施形態と同様の処理が可能となる。例えば、Ａ／Ｄ変換器１０に与えるクロック信号の周波数をｆ／（Ｎ＋ｐ）［Ｈｚ］で表すとすると、Ｎが偶数の場合、Ｎ＋ｐ（ｐは、１以上の整数）が奇数であればよく、Ｎが奇数の場合、Ｎ＋ｐがＮの倍数でなければよい。ただし、Ｎ＋１の場合が、出力タイミングが一致してから次に一致するまでの周期が最も短く、補正値を算出するまでの時間も最も短くなる。
また、上記の実施形態の構成では、Ａ／Ｄ変換器１１に対する補正値であるＶ_ＯＳとＧを算出する際に、Ａ／Ｄ変換器１０の出力タイミングと一致するＶ_{ｏｕｔ１１}，Ｖ_{ｏｕｔ０１}とＶ_{ｏｕｔ１６}，Ｖ_{ｏｕｔ０５}という連続する２つの一致するタイミングでの出力値を用いているが、本発明の構成は当該構成に限られるものではない。例えば、Ｖ_{ｏｕｔ１１}，Ｖ_{ｏｕｔ０１}とＶ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ０９}という一致するタイミングを１つとばした２つのタイミング、または複数とばした２つのタイミングの出力値を用いてＶ_ＯＳとＧを算出するようにしてもよい。また、３つ以上の複数のタイミング、例えば、Ｖ_{ｏｕｔ１１}，Ｖ_{ｏｕｔ０１}とＶ_{ｏｕｔ１６}，Ｖ_{ｏｕｔ０５}とＶ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ０９}という３つのタイミングを用いて、３つの組み合わせから３のＶ_ＯＳとＧを算出して、その平均値を補正値として用いるようにしてもよい。
また、上記の実施形態の構成では、ＭＵＸ４０を備える構成としているが、補正回路３０が、補正後の値を出力する際に、Ｖ_{ｏｕｔ１１}，Ｖ_{ｏｕｔ２１}，Ｖ_{ｏｕｔ３１}，Ｖ_{ｏｕｔ４１}，Ｖ_{ｏｕｔ１２}，…の順に、ＭＵＸ４０に接続する各出力端子に振り分けて出力する代わりに、１つの出力端子にこれらを順に出力する構成にしてＭＵＸ４０を備えない構成にしてもよい。

１ タイム・インタリーブＡ／Ｄ変換器
１０ Ａ／Ｄ変換器
１１ Ａ／Ｄ変換器
１２ Ａ／Ｄ変換器
１３ Ａ／Ｄ変換器
１４ Ａ／Ｄ変換器
２０ 演算回路
３０ 補正回路
４０ ＭＵＸ
１００ クロック発生器

Claims (4)

1. 周波数がｆ／Ｎ（Ｎは、２以上の整数）であって位相が１／ｆずつずらされたＮ個のクロック信号の各々により動作するＮ個の第１のアナログ・デジタル変換器と、
   周波数がｆ／Ｍ（Ｍは、Ｎ＋１以上の整数）であって前記Ｎ個のクロック信号の全てといずれかの時点で一致するタイミングを有するクロック信号により動作する第２のアナログ・デジタル変換器と、
   前記Ｎ個の第１のアナログ・デジタル変換器のいずれか１つと前記第２のアナログ・デジタル変換器とについて、各々のクロック信号のタイミングが一致する複数のタイミングで各々から出力される出力値に基づいて補正値を算出して出力する演算回路と、
   前記演算回路が出力する前記Ｎ個の第１のアナログ・デジタル変換器のそれぞれに対応する前記補正値に基づいて、前記Ｎ個の第１のアナログ・デジタル変換器の出力値のそれぞれを補正する補正回路と、を備え、
   補正された前記Ｎ個の第１のアナログ・デジタル変換器の出力値をそれぞれの出力タイミングにしたがって順に出力する
   ことを特徴とするアナログ・デジタル変換器。
2. 前記Ｍは、Ｎ＋１である
   ことを特徴とする請求項１に記載のアナログ・デジタル変換器。
3. 前記演算回路は、
   前記複数のタイミングとして連続する２つのタイミングを用い、前記連続する２つのタイミングで各々から出力される出力値に基づいて補正値を算出して出力し、
   前記補正回路は、
   前記演算回路が出力する前記Ｎ個の第１のアナログ・デジタル変換器のそれぞれに対する前記補正値に基づいて、前記連続する２つのタイミングの間の前記Ｎ個の第１のアナログ・デジタル変換器の出力値のそれぞれを補正する
   ことを特徴とする請求項１または２に記載のアナログ・デジタル変換器。
4. 前記演算回路は、
   前記算出した補正値を記憶回路に記憶させ、前記記憶回路に記憶させた複数の前記補正値を前記Ｎ個の第１のアナログ・デジタル変換器ごとに平均し、平均した補正値を前記補正値として出力する
   ことを特徴する請求項１または２に記載のアナログ・デジタル変換器。

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