JP2008085424A

JP2008085424A - インターリーブａ／ｄ変換装置

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Publication number: JP2008085424A
Application number: JP2006260075A
Authority: JP
Inventors: Kazuo Kaneki; 一生金木; Koichi Irie; 浩一入江
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-09-26
Filing date: 2006-09-26
Publication date: 2008-04-10

Abstract

【課題】複数のＡ／Ｄ変換器の入力されるクロック信号のタイミング調整が容易なインターリーブＡ／Ｄ変換装置を実現する。
【解決手段】クロック信号が入力され遅延させたクロック信号を出力する可変遅延回路と、通常動作モードでアナログ入力信号を選択しクロック調整モードで遅延させたクロック信号を選択するスイッチ回路と、スイッチ回路の出力をクロック信号でサンプリングする第１のＡ／Ｄ変換器と、スイッチ回路の出力を遅延させたクロック信号でサンプリングする第２のＡ／Ｄ変換器と、第１のＡ／Ｄ変換器の出力のエッジを検出するエッジ検出回路と、クロック調整モードで制御電圧を走査してクロック信号の立ち上がりが遅延させたクロック信号の立ち上がりに同期した時の制御電圧、再びクロック信号の立ち上がりが遅延させたクロック信号の立ち上がりに同期した時の制御電圧に基き通常動作モードにおける制御電圧の値を求める演算制御回路とを設ける。
【選択図】図１

Description

本発明は、複数のＡ／Ｄ変換器をインターリーブ動作させるインターリーブＡ／Ｄ変換装置に関し、特に複数のＡ／Ｄ変換器の入力されるクロック信号のタイミング調整が容易なインターリーブＡ／Ｄ変換装置に関する。

従来の複数のＡ／Ｄ変換器をインターリーブ動作させるインターリーブＡ／Ｄ変換装置に関連する先行技術文献としては次のようなものがある。

特開平０５−２１８８６７号公報特開平０６−１５２４１０号公報特開平１１−１９５９８８号公報特開２００１−３０８８０４号公報特開２００３−１３３９５４号公報

図７は従来のインターリーブＡ／Ｄ変換装置の一例を示す構成ブロック図である。図７において１及び２はＡ／Ｄ変換器、３はフリップフロップ回路、４は制御電圧により遅延時間が制御される可変遅延回路である。また、１，２，３及び４はインターリーブＡ／Ｄ変換装置を構成している。

さらに、１００はアナログ入力信号、１０１，１０２及び１０３はクロック信号、１０４及び１０５はディジタル出力信号である。

アナログ入力信号１００はＡ／Ｄ変換器１及び２のアナログ入力端子にそれぞれ入力され、クロック信号１０１はフリップフロップ回路３のクロック入力端子に入力される。

フリップフロップ回路３の非反転出力端子からの出力であるクロック信号１０２はＡ／Ｄ変換器１のクロック入力端子に入力され、フリップフロップ回路３の反転出力端子からの出力であるクロック信号１０３は可変遅延回路４を介してＡ／Ｄ変換器２のクロック入力端子に入力される。

また、Ａ／Ｄ変換器１のディジタル出力端子からはディジタル出力信号１０４が、Ａ／Ｄ変換器２のディジタル出力端子からはディジタル出力信号１０５がそれぞれ出力される。

ここで、図７に示す従来例の動作を図８を用いて説明する。図８はクロック信号１０２及び１０３とサンプリング点の関係を説明するタイミング図である。

Ａ／Ｄ変換器１はクロック信号１０２の立ち上がりでサンプリングを行い、アナログ入力信号１００をディジタル信号に変換してディジタル出力信号１０４として出力する。

例えば、Ａ／Ｄ変換器１は図８中”ＳＰ０１”、”ＳＰ０２”及び”ＳＰ０３”等に示すようなサンプリング点でアナログ信号１００をサンプリングすることになる。

同様に、Ａ／Ｄ変換器２はクロック信号１０３の立ち上がりでサンプリングを行い、アナログ入力信号１００をディジタル信号に変換してディジタル出力信号１０５として出力する。

例えば、Ａ／Ｄ変換器２は図８中”ＳＰ１１”、”ＳＰ１２”及び”ＳＰ１３”等に示すようなサンプリング点でアナログ信号１００をサンプリングすることになる。

この時、フリップフロップ回路３でクロック信号１０１に基いて非反転出力及び反転出力を出力させ、図示しない遅延制御信号により可変遅延回路４で反転出力の遅延時間を調整して、クロック信号１０２の立ち上がりとクロック信号１０３の立ち上がりとの間隔がクロック信号１０２（或いは、クロック信号１０３）の周期の”１／２”になるようにすると、インターリーブＡ／Ｄ変換装置では、図８中”ＳＰ０１”、”ＳＰ１１”、”ＳＰ０２”、”ＳＰ１２”、”ＳＰ０３”及び”ＳＰ１３”等に示すようなサンプリング点でアナログ信号１００をサンプリングすることになる。

例えば、クロック信号１０２及び１０３の周波数を”１０ＭＨｚ（１００ｎｓｅｃ）”とした場合、２つのＡ／Ｄ変換器１及び２で等価的に”２０ＭＨｚ（５０ｎｓｅｃ）”、言い換えれば、２倍の速度でサンプリング動作を行わせることが可能になる。

この結果、２つのＡ／Ｄ変換器にそれぞれ入力する２つクロック信号のタイミングを調整して、２つのＡ／Ｄ変換器が交互にサンプリング動作を行うようにすることにより、２倍の速度でサンプリング動作を行わせることが可能になる。

しかし、図７に示す従来例では、２つのＡ／Ｄ変換器にそれぞれ入力する２つクロック信号のタイミングを適切に調整する必要性がある。すなわち、遅延回路等を用いて２つのクロック信号の立ち上がりの間隔が正確にクロック信号の周期の”１／２”になるようにしないと、サンプリングのタイミングが正確にクロック信号の２倍の速度にはならない。

但し、可変遅延回路４で遅延時間（タイミング）を調整する場合には、可変遅延回路４に入力する制御電圧（遅延量）をどのように設定するかが容易ではないと言った問題点があった。

例えば、測定器等により２つのクロック信号の位相差をモニタリングしながら制御電圧（遅延量）を少しずつ変化させて、最適な制御電圧（遅延量）を求めなければならず、測定器等が別途必要になり、個々のインターリーブＡ／Ｄ変換器で最適な制御電圧（遅延量）を求める必要性があり、このような調整作業が煩雑であると言った問題点があった。
従って本発明が解決しようとする課題は、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミング調整が容易なインターリーブＡ／Ｄ変換装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、このスイッチ回路の出力を前記クロック信号の立ち上がりでサンプリングする第１のＡ／Ｄ変換器と、前記スイッチ回路の出力を前記遅延させたクロック信号の立ち上がりでサンプリングする第２のＡ／Ｄ変換器と、前記第１のＡ／Ｄ変換器の出力のエッジを検出するエッジ検出回路と、前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値及び、さらに前記制御電圧を走査して再び前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路とを備えたことにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項２記載の発明は、
請求項１記載の発明であるインターリーブＡ／Ｄ変換装置において、
前記演算制御回路が、
前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値と、さらに前記制御電圧を走査して再び前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項３記載の発明は、
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、このスイッチ回路の出力を前記クロック信号の立ち下がりでサンプリングする第１のＡ／Ｄ変換器と、前記スイッチ回路の出力を前記遅延させたクロック信号の立ち下がりでサンプリングする第２のＡ／Ｄ変換器と、前記第１のＡ／Ｄ変換器の出力のエッジを検出するエッジ検出回路と、前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値及び、さらに前記制御電圧を走査して再び前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路とを備えたことにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項４記載の発明は、
請求項３記載の発明であるインターリーブＡ／Ｄ変換装置において、
前記演算制御回路が、
前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値と、さらに前記制御電圧を走査して再び前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項５記載の発明は、
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、このスイッチ回路の出力を前記クロック信号の立ち上がり及び立ち下がりでサンプリングする第１及び第２のＡ／Ｄ変換器と、前記スイッチ回路の出力を前記遅延させたクロック信号の立ち上がり及び立ち下がりでサンプリングする第３及び第４のＡ／Ｄ変換器と、前記第１のＡ／Ｄ変換器のエッジを検出するエッジ検出回路と、前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値及び、前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路とを備えたことにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項６記載の発明は、
請求項５記載の発明であるインターリーブＡ／Ｄ変換装置において、
前記演算制御回路が、
前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値と、前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項７記載の発明は、
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、このスイッチ回路の出力を前記クロック信号の立ち上がり及び立ち下がりでサンプリングする第１及び第２のＡ／Ｄ変換器と、前記スイッチ回路の出力を前記遅延させたクロック信号の立ち上がり及び立ち下がりでサンプリングする第３及び第４のＡ／Ｄ変換器と、前記第２のＡ／Ｄ変換器のエッジを検出するエッジ検出回路と、前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値及び、前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路とを備えたことにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

請求項８記載の発明は、
請求項７記載の発明であるインターリーブＡ／Ｄ変換装置において、
前記演算制御回路が、
前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値と、前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

本発明によれば次のような効果がある。
請求項１，２，３，４，５，６，７及び請求項８の発明によれば、クロック調整モードにおいて、演算制御回路が、可変遅延回路に入力する制御電圧を走査して、クロック信号の立ち上がりが遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値、クロック信号の立ち上がりが遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値等に基き通常動作モードにおける制御電圧の値を求めることにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るインターリーブＡ／Ｄ変換装置の一実施例を示す構成ブロック図である。

図１において５はスイッチ回路、６及び７はクロック信号の立ち上がりでサンプリング動作を行うＡ／Ｄ変換器、８及び９はクロック信号の立ち下がりでサンプリング動作を行うＡ／Ｄ変換器、１０はエッジ検出回路、１１はＣＰＵ（Central Processing Unit）等の演算制御回路、１２は制御電圧により遅延時間が制御される可変遅延回路である。

また、５，６，７，８，９，１０，１１及び１２はインターリーブＡ／Ｄ変換装置を構成している。さらに、１０６はアナログ入力信号、１０７及び１０８はデューティー比が５０％のクロック信号である。

アナログ入力信号１０６はスイッチ回路５の一方の入力端子に入力され、スイッチ回路５の出力端子がＡ／Ｄ変換器６，７，８及びＡ／Ｄ変換器９のアナログ入力端子にそれぞれ接続される。

クロック信号１０７はＡ／Ｄ変換器６及びＡ／Ｄ変換器８のクロック入力端子と、可変遅延回路１２の入力端子にそれぞれ入力される。また、可変遅延回路１２の出力はスイッチ回路５の他方の入力端子、Ａ／Ｄ変換器７及びＡ／Ｄ変換器９のクロック入力端子にそれぞれ接続される。

Ａ／Ｄ変換器６のディジタル出力端子はエッジ検出回路１０に入力端子に接続され、エッジ検出回路１０の出力は演算制御回路１１に入力される。また、演算制御回路１１からの制御電圧は可変遅延回路１２の制御入力端子に印加される。

ここで、図１に示す実施例の動作を図２を用いて説明する。図２は通常動作モードにおけるクロック信号１０７及び１０８とサンプリング点の関係を説明するタイミング図である。

通常動作モードにおいて演算制御回路１１は、スイッチ回路５を制御して、アナログ入力信号１０６を選択させる。このため、４つのＡ／Ｄ変換器６〜９のアナログ入力端子にはアナログ入力信号１０６がそれぞれ入力される。

一方、クロック信号１０７は可変遅延回路１２によって図２中”ＰＤ２１”に示すように１／４周期ずれたクロック信号１０８として出力される。例えば、図２に示すようにクロック信号１０７の立ち上がりのエッジと、クロック信号１０８の立ち上がりのエッジが図２中”ＰＤ２１”に示すように１／４周期ずれた関係になっているものとする。

このような、クロック信号１０７がＡ／Ｄ変換器６及びＡ／Ｄ変換器８に入力され、それぞれクロック信号１０７の立ち上がり及び立ち下りでサンプリング動作を行う。すなわち、図２中”ＳＰ２１”及び”ＳＰ２２”に示すようなサンプリング点でＡ／Ｄ変換器６及びＡ／Ｄ変換器８はアナログ信号１０６をそれぞれサンプリングすることになる。

同様に、クロック信号１０８がＡ／Ｄ変換器７及びＡ／Ｄ変換器９に入力され、それぞれクロック信号１０８の立ち上がり及び立ち下りでサンプリング動作を行う。すなわち、図２中”ＳＰ２３”及び”ＳＰ２４”に示すようなサンプリング点でＡ／Ｄ変換器７及びＡ／Ｄ変換器９はアナログ信号１０６をそれぞれサンプリングすることになる。

このため、アナログ入力信号１０６は図２中”ＳＰ２３”，”ＳＰ２１”、”ＳＰ２４”及び”ＳＰ２２”に示すサンプリング点で順次サンプリングされることになるので、１つのＡ／Ｄ変換器のサンプリング速度の４倍の速度でサンプリング動作を行わせることが可能になる。

この結果、立ち上がりでサンプリング動作を行う２つのＡ／Ｄ変換器と、立ち下がりでサンプリング動作を行う２つのＡ／Ｄ変換器とを備え、通常動作モードにおいて、演算制御回路が４つのＡ／Ｄ変換器にそれぞれ入力する２つクロック信号のタイミングを調整して、４つのＡ／Ｄ変換器が交互にサンプリング動作を行うようにすることにより、４倍の速度でサンプリング動作を行わせることが可能になる。

ここで、さらに、図１に示す実施例の動作を図３、図４、図５及び図６を用いて説明する。図３、図４及び図６はクロック調整モードにおけるクロック信号１０７及び１０８とサンプリング点の関係を説明するタイミング図、図５は可変遅延回路１２の制御電圧と遅延時間の関係を示す説明図である。

第１に、クロック調整モードにおいて演算制御回路１１は、スイッチ回路５を制御して、可変遅延回路１２の出力である遅延させたクロック信号１０８を選択させる。このため、４つのＡ／Ｄ変換器６〜９のアナログ入力端子にはクロック信号１０８がそれぞれ入力される。

このような状態で、Ａ／Ｄ変換器６はクロック信号１０７の立ち上がりで入力信号であるクロック信号１０８のサンプリングを行いエッジ検出回路１０に出力する。エッジ検出回路１０はＡ／Ｄ変換器６の出力における”立ち上がりエッジ”若しくは”立ち下がりエッジ”を検出して検出信号を演算制御回路１１に出力する。

第２に、クロック調整モードにおいて演算制御回路１１は、エッジ検出回路１０で”立ち下がりエッジ”が検出されるまで可変遅延回路１２の制御電圧を走査して、”立ち下がりエッジ”が検出された時点の制御電圧の値を記憶する。

例えば、Ａ／Ｄ変換器６はクロック信号１０７の立ち上がりでサンプリングを行うので、”立ち下がりエッジ”が検出された時点の、クロック信号１０７とクロック信号１０８は図３に示すような関係になる。言い換えれば、クロック信号１０７の立ち上がりが、遅延させたクロック信号１０８の立ち下がりに同期した関係になり、この時に制御電圧の値を”Ｖ１”とする。

第３に、クロック調整モードにおいて演算制御回路１１は、エッジ検出回路１０で”立ち上がりエッジ”が検出されるまで可変遅延回路１２の制御電圧を走査して、”立ち上がりエッジ”が検出された時点の制御電圧の値を記憶する。

例えば、Ａ／Ｄ変換器６はクロック信号１０７の立ち上がりでサンプリングを行うので、”立ち上がりエッジ”が検出された時点の、クロック信号１０７とクロック信号１０８は図４に示すような関係になる。言い換えれば、クロック信号１０７の立ち上がりが、遅延させたクロック信号１０８の立ち上がりに同期した関係になり、この時に制御電圧の値を”Ｖ２”とする。

第４に、クロック調整モードにおいて演算制御回路１１は、通常動作モードにおいて可変遅延回路１２に入力する制御電圧の値を、
（Ｖ１＋Ｖ２）／２（１）
と演算して記憶する。

例えば、可変遅延回路１２の遅延時間が制御電圧に対して線形であれば、図５中”ＣＨ３１”に示すような特性になる。そして、制御電圧の値を”（Ｖ１＋Ｖ２）／２”とした場合、遅延時間は図５中”ＱＰ３１”に示すような時間になる。

図５中”ＱＰ３１”に示す遅延時間は、図５中”ＦＥ３１”に示すクロック信号１０７の立ち上がりがクロック信号１０８の立ち下がりに同期した遅延時間と、図５中”ＲＥ３１”に示すクロック信号１０７の立ち上がりがクロック信号１０８の立ち上がりに同期した遅延時間とのちょうど中間、言い換えれば、クロック信号１０７とクロック信号１０８の立ち上がりのエッジが１／４周期ずれた関係になる。

すなわち、クロック信号１０７とクロック信号１０８との関係は図６に示すようになり、クロック信号１０７の立ち上がりのエッジと、遅延させたクロック信号１０８の立ち上がりのエッジが図２中”ＰＤ４１”に示すように１／４周期ずれた関係になる。

このため、このように求めた制御電圧を可変遅延回路１２に入力して前述の通常動作モードで動作させることにより、正確に４倍の速度でサンプリング動作を行わせることが可能になる。

この結果、クロック調整モードにおいて、演算制御回路が、可変遅延回路に入力する制御電圧を走査して、クロック信号の立ち上がりが遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値、クロック信号の立ち上がりが遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値に基き通常動作モードにおける制御電圧の値を求めることにより、複数のＡ／Ｄ変換器の入力されるクロック信号のタイミングを容易に調整することが可能になる。

なお、図１に示す実施例の説明に際しては、Ａ／Ｄ変換器６の出力における”立ち上がりエッジ”若しくは”立ち下がりエッジ”を検出しているが、勿論、Ａ／Ｄ変換器８の出力における”立ち上がりエッジ”若しくは”立ち下がりエッジ”を検出してても構わない。

また、図１に示す実施例の説明に際しては、４つのＡ／Ｄ変換器をインターリーブ動作させて４倍の速度でサンプリング動作を行わせることを例示しているが、勿論、２つ以上のＡ／Ｄ変換器をインターリーブ動作させて２倍以上の速度でサンプリング動作を行わせても構わない。

また、図１に示す実施例の説明に際しては、クロック信号のデューティー比を５０％としているが、何らこれに限定されるものではなく、デューティー比が５０％でなはないクロック信号を用いても構わない。

この場合には、クロック信号の立ち上がりエッジ（若しくは、立ち下がりエッジ）のみを使用すると共に、Ａ／Ｄ変換器７〜９に入力されるクロック信号をそれぞれ異なる可変遅延回路で遅延させることにより対応できる。

すなわち、例えば、クロック信号１０７の立ち上がりが遅延させたクロック信号１０８の立ち上がり（若しくは、立ち下がり）に同期した時点の制御電圧の値を”Ｖ３”、さらに制御電圧を走査して再びクロック信号１０７の立ち上がりが遅延させたクロック信号１０８の立ち上がり（若しくは、立ち下がり）に同期した時点の制御電圧の値を”Ｖ４”とした場合、Ａ／Ｄ変換器７〜９にクロック信号を入力する各可変遅延回路の制御電圧の値はそれぞれ、
（Ｖ３＋Ｖ４）／４（２）
２・（Ｖ３＋Ｖ４）／４（３）
３・（Ｖ３＋Ｖ４）／４（４）
となる。

また、４つのＡ／Ｄ変換器をインターリーブ動作させるのではなく、２つのＡ／Ｄ変換器をインターリーブ動作させるものであっても構わない。

この場合には、クロック信号の立ち上がりエッジ（若しくは、立ち下がりエッジ）のみを使用すると共に、２つのＡ／Ｄ変換器のうち一方のＡ／Ｄ変換器に入力されるクロック信号を可変遅延回路で遅延させることにより対応できる。

すなわち、例えば、クロック信号の立ち上がりが遅延させたクロック信号の立ち上がり（若しくは、立ち下がり）に同期した時点の制御電圧の値を”Ｖ５”、さらに制御電圧を走査して再びクロック信号の立ち上がりが遅延させたクロック信号の立ち上がり（若しくは、立ち下がり）に同期した時点の制御電圧の値を”Ｖ６”とした場合、一方のＡ／Ｄ変換器にクロック信号を入力する可変遅延回路の制御電圧の値は、
（Ｖ５＋Ｖ６）／２（５）
となる。

本発明に係るインターリーブＡ／Ｄ変換装置の一実施例を示す構成ブロック図である。通常動作モードにおけるクロック信号とサンプリング点の関係を説明するタイミング図である。クロック調整モードにおけるクロック信号とサンプリング点の関係を説明するタイミング図である。クロック調整モードにおけるクロック信号とサンプリング点の関係を説明するタイミング図である。可変遅延回路の制御電圧と遅延時間の関係を示す説明図である。クロック調整モードにおけるクロック信号とサンプリング点の関係を説明するタイミング図である。従来のインターリーブＡ／Ｄ変換装置の一例を示す構成ブロック図である。クロック信号とサンプリング点の関係を説明するタイミング図である。

符号の説明

１，２，６，７，８，９Ａ／Ｄ変換器
３フリップフロップ回路
４，１２可変遅延回路
５スイッチ回路
１０エッジ検出回路
１１演算制御回路
１００，１０６アナログ入力信号
１０１，１０２，１０３，１０７，１０８クロック信号
１０４，１０５ディジタル出力信号

Claims

インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、
通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、
このスイッチ回路の出力を前記クロック信号の立ち上がりでサンプリングする第１のＡ／Ｄ変換器と、
前記スイッチ回路の出力を前記遅延させたクロック信号の立ち上がりでサンプリングする第２のＡ／Ｄ変換器と、
前記第１のＡ／Ｄ変換器の出力のエッジを検出するエッジ検出回路と、
前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値及び、さらに前記制御電圧を走査して再び前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路と
を備えたことを特徴とするインターリーブＡ／Ｄ変換装置。
前記演算制御回路が、
前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値と、さらに前記制御電圧を走査して再び前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることを特徴とする
請求項１記載のインターリーブＡ／Ｄ変換装置。
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、
通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、
このスイッチ回路の出力を前記クロック信号の立ち下がりでサンプリングする第１のＡ／Ｄ変換器と、
前記スイッチ回路の出力を前記遅延させたクロック信号の立ち下がりでサンプリングする第２のＡ／Ｄ変換器と、
前記第１のＡ／Ｄ変換器の出力のエッジを検出するエッジ検出回路と、
前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値及び、さらに前記制御電圧を走査して再び前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路と
を備えたことを特徴とするインターリーブＡ／Ｄ変換装置。
前記演算制御回路が、
前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値と、さらに前記制御電圧を走査して再び前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることを特徴とする
請求項３記載のインターリーブＡ／Ｄ変換装置。
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、
通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、
このスイッチ回路の出力を前記クロック信号の立ち上がり及び立ち下がりでサンプリングする第１及び第２のＡ／Ｄ変換器と、
前記スイッチ回路の出力を前記遅延させたクロック信号の立ち上がり及び立ち下がりでサンプリングする第３及び第４のＡ／Ｄ変換器と、
前記第１のＡ／Ｄ変換器のエッジを検出するエッジ検出回路と、
前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値及び、前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路と
を備えたことを特徴とするインターリーブＡ／Ｄ変換装置。
前記演算制御回路が、
前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値と、前記クロック信号の立ち上がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることを特徴とする
請求項５記載のインターリーブＡ／Ｄ変換装置。
インターリーブＡ／Ｄ変換装置において、
クロック信号が入力され制御電圧に基き遅延させたクロック信号を出力する可変遅延回路と、
通常動作モードではアナログ入力信号を選択しクロック調整モードでは前記遅延させたクロック信号を選択するスイッチ回路と、
このスイッチ回路の出力を前記クロック信号の立ち上がり及び立ち下がりでサンプリングする第１及び第２のＡ／Ｄ変換器と、
前記スイッチ回路の出力を前記遅延させたクロック信号の立ち上がり及び立ち下がりでサンプリングする第３及び第４のＡ／Ｄ変換器と、
前記第２のＡ／Ｄ変換器のエッジを検出するエッジ検出回路と、
前記クロック調整モードにおいて、前記制御電圧を走査して前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値及び、前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値に基き前記通常動作モードにおける制御電圧の値を求める演算制御回路と
を備えたことを特徴とするインターリーブＡ／Ｄ変換装置。
前記演算制御回路が、
前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち上がりに同期した時点の制御電圧の値と、前記クロック信号の立ち下がりが前記遅延させたクロック信号の立ち下がりに同期した時点の制御電圧の値の和を等分した値を前記通常動作モードにおける制御電圧の値とすることを特徴とする
請求項７記載のインターリーブＡ／Ｄ変換装置。