JP2004333249A - 検査回路 - Google Patents
検査回路 Download PDFInfo
- Publication number
- JP2004333249A JP2004333249A JP2003128012A JP2003128012A JP2004333249A JP 2004333249 A JP2004333249 A JP 2004333249A JP 2003128012 A JP2003128012 A JP 2003128012A JP 2003128012 A JP2003128012 A JP 2003128012A JP 2004333249 A JP2004333249 A JP 2004333249A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- converters
- analog
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】ＡＤコンバータ・ＤＡコンバータをシリアルに測定した場合、検査時間が長くなる分、ＡＤコンバータ・ＤＡコンバータの検査コストは増大する。また、ＬＳＩテスターに複数のアナログユニットを持たせ、それぞれのアナログユニットが並列にＡＤコンバータやＤＡコンバータを測定できたとしても、ＬＳＩテスターの価格は上昇しＡＤコンバータ・ＤＡコンバータの検査コストは増大する。
【解決手段】アナログ入力信号発生器２から出力される入力信号を１つ以上の信号に変換できるアナログ入力信号変換回路４と、複数のＡＤコンバータ５の出力信号を任意の順番で選択して出力できるデジタル信号セレクタ回路７を用いることにより、ＡＤコンバータ５よりも少ないアナログ入力信号発生器２で並列にＡＤコンバータ５を測定する。ＤＡコンバータ１５も変換回路１４およびセレクタ回路１６を用いる。
【選択図】 図１
【解決手段】アナログ入力信号発生器２から出力される入力信号を１つ以上の信号に変換できるアナログ入力信号変換回路４と、複数のＡＤコンバータ５の出力信号を任意の順番で選択して出力できるデジタル信号セレクタ回路７を用いることにより、ＡＤコンバータ５よりも少ないアナログ入力信号発生器２で並列にＡＤコンバータ５を測定する。ＤＡコンバータ１５も変換回路１４およびセレクタ回路１６を用いる。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、ＡＤコンバータおよびＤＡコンバータの検査回路に関するものである。
【０００２】
【従来の技術】
従来の複数のＡＤコンバータまたはＤＡコンバータがあった場合の検査において、それらＡＤコンバータまたはＤＡコンバータを並列に測定するのに十分な数のアナログユニット（アナログ入力信号発生器など）がない場合は、各回路をシリアルに測定しなければならず、検査時間は各被測定回路の検査時間の合計となる。
【０００３】
また、従来のＬＳＩテスタには、複数のアナログチャンネルを持ち、かつ各アナログチャンネルはそれぞれ独立にアナログ入力信号発生器、デジタル信号発生器、データ取り込み器、演算器等を持つことで、各アナログチャンネルごとに独立してＡＤコンバータやＤＡコンバータを測定することで、並列に複数のＡＤコンバータやＤＡコンバータを測定しているものもある（例えば、特許文献１参照）。この場合、信号入力から信号取り込み、演算まで各アナログチャンネルで実施できるので、アナログチャンネル数分はＡＤコンバータやＤＡコンバータを並列に測定することができる。
【０００４】
【特許文献１】
特開平９−１８９７５０号公報
【０００５】
【発明が解決しようとする課題】
上述した従来の複数のＡＤコンバータ・ＤＡコンバータの検査手法のうち、各回路をシリアルに測定した場合、検査時間は各被測定回路の検査時間の合計となってしまい、検査時間が長くなる分、ＡＤコンバータ・ＤＡコンバータの検査コストは増大する。
【０００６】
また、ＬＳＩテスタに複数のアナログユニットを持たせ、それぞれが並列にＡＤコンバータやＤＡコンバータを測定できた場合、テスト時間は大幅に短縮されるが、アナログユニットを複数搭載した分、ＬＳＩテスタの価格は上昇し、その結果、ＡＤコンバータ・ＤＡコンバータの検査コストは増大してしまう。
【０００７】
したがって、本発明の目的は、検査コストを低減することができる検査回路を提供することである。
【０００８】
【課題を解決するための手段】
請求項１記載の検査回路は、アナログ入力信号を発生するアナログ入力信号発生器と、アナログ入力信号のレベルを個別に所定のレベルに増減させたアナログ信号を出力することのできる１つ以上のレベル増減器を有するアナログ入力信号変換回路とを備え、アナログ信号を検査対象である１つ以上のＡＤコンバータに印加することを特徴とするものである。
【０００９】
請求項１記載の検査回路によれば、アナログ入力信号発生器のアナログ入力信号をＡＤコンバータの測定に必要なレベルである１つ以上のアナログ信号に変換することにより、複数のＡＤコンバータを測定する場合において、アナログ入力発生器が測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００１０】
請求項２記載の検査回路は、請求項１において、アナログ入力信号変換回路が、レベル増減器で変換したアナログ信号を所定の時間保持することのできるサンプルホールド回路を持ち、検査対象である１つ以上のＡＤコンバータにそれぞれ所定のタイミングと入力レベルでアナログ信号を印加するものである。
【００１１】
請求項２記載の検査回路によれば、請求項１と同様な効果のほか、信号レベルの切り換わりタイミングも調整できる。
【００１２】
請求項３記載の検査回路は、請求項１または請求項２において、アナログ入力信号変換回路がＬＳＩテスタもしくは検査ボードまたは測定デバイス内に組み込まれているものである。
【００１３】
請求項３記載の検査回路によれば、請求項１または請求項２と同様な効果 がある。
【００１４】
請求項４記載の検査回路は、１つ以上のＡＤコンバータのデジタル信号の出力を入力とし、所定のアルゴリズムにしたがって各デジタル信号出力を切り換えて出力するセレクタを持つデジタル信号セレクタ回路を備え、デジタル出力データを格納するデジタルキャプチャにデジタル信号セレクタ回路の出力を入力することを特徴とするものである。
【００１５】
請求項４記載の検査回路によれば、複数のデジタル信号出力をセレクタにより選択することにより、複数のＡＤコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタルキャプチャが測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００１６】
請求項５記載の検査回路は、請求項４において、デジタル信号セレクタ回路が、１つ以上のＡＤコンバータの出力であるデジタル信号を表す矩形波を入力として受け取り矩形波のレベルを変換して出力する１つ以上のレベル変換器を有し、セレクタは、１つ以上のレベル変換器の出力を入力として受け取りデジタルキャプチャに出力する信号を選択するものである。
【００１７】
請求項５記載の検査回路によれば、請求項４と同様な効果のほか、ＡＤコンバータに対応してレベル変換器を有するため、１つ以上のＡＤコンバータの出力のデジタル信号が異なるレベルであっても、デジタルキャプチャに記憶させることができる。
【００１８】
請求項６記載の検査回路は、請求項４または請求項５において、デジタル信号セレクタ回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれているものである。
【００１９】
請求項６記載の検査回路によれば、請求項４または請求項５と同様な効果がある。
【００２０】
請求項７記載の検査回路は、デジタル入力信号を出力するデジタル信号発生器と、デジタル入力信号を表す矩形波のレベルを個別に所定のレベルに増減したデジタル信号を出力することのできる１つ以上のレベル増減器を有するデジタル入力信号変換回路を備え、デジタル信号を検査対象である１つ以上のＤＡコンバータに印加することを特徴とするものである。
【００２１】
請求項７記載の検査回路によれば、デジタル信号発生器のデジタル入力信号をＤＡコンバータの測定に必要なレベルの矩形波にデジタル信号に変換することにより、複数のＤＡコンバータを測定する場合において、デジタル信号発生器が測定対象のＤＡコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００２２】
請求項８記載の検査回路は、請求項７において、デジタル入力信号変換回路は、レベル増減器で変換したデジタル信号を所定のアルゴリズムでコード変換することのできるデコーダを有し、検査対象である１つ以上のＤＡコンバータにそれぞれ所定のタイミングと入力レベルでデジタル信号を印加するものである。
【００２３】
請求項８記載の検査回路によれば、請求項７と同様な効果のほか、同時に異なる周期のデジタル信号を入力することができるので、それぞれ必要とするデジタル信号の周期の異なるＤＡコンバータを並列に測定できる。
【００２４】
請求項９記載の検査回路は、請求項７または請求項８において、デジタル入力信号変換回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれているものである。
【００２５】
請求項９記載の検査回路によれば、請求項７または請求項８と同様な効果がある。
【００２６】
請求項１０記載の検査回路は、１つ以上のＤＡコンバータのアナログ信号の出力を入力とし、所定のアルゴリズムにしたがって各ＤＡコンバータのアナログ出力を切換えて出力することのできるアナログ信号セレクタ回路を備え、アナログ出力データを格納するデジタイザにアナログ信号セレクタ回路の出力を入力することを特徴とするものである。
【００２７】
請求項１０記載の検査回路によれば、複数のアナログ信号出力をアナログ信号セレクタ回路により選択することにより、複数のＤＡコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタイザが、各ＤＡコンバータのアナログ出力データを記憶することができるので、測定対象のＤＡコンバータの数よりも少なくても並列に測定することができ、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００２８】
請求項１１記載の検査回路は、請求項１０において、アナログ信号セレクタ回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれているものである。
【００２９】
請求項１１記載の検査回路によれば、請求項１０と同様な効果がある。
【００３０】
【発明の実施の形態】
まず、課題を解決するための手段を図面を参照しながら説明する。図１は本発明を代表する検査回路図である。
【００３１】
１はＬＳＩテスタ、２はアナログ入力信号発生器、３はアナログ信号、４はアナログ入力信号変換回路、５はＡＤコンバータ、６はデジタル信号、７はデジタル信号セレクタ回路、８はデジタルデータを格納するデジタルキャプチャ、９は制御信号、１３はデジタル入力信号発生器、１４はデジタル入力信号変換回路、１５はＤＡコンバータ、１６はアナログ信号セレクタ回路、１７はデジタイザである。
【００３２】
課題を解決するためには、最小限のアナログユニットで複数のＡＤコンバータ５、ＤＡコンバータ１５が測定できれば、ＬＳＩテスタの価格は低く抑えることができ、その結果、ＡＤコンバータやＤＡコンバータの検査コストを低くすることができる。
【００３３】
以下にＡＤコンバータ・ＤＡコンバータそれぞれについて課題の解決手段について述べる。
【００３４】
ＡＤコンバータ５の場合、ＡＤコンバータ５に入力するアナログ信号３を発生するアナログ入力信号発生器４の数がＡＤコンバータ数よりも少ない場合でも、基準となるアナログ信号３から各ＡＤコンバータ５が必要とするアナログ信号３を生成できるアナログ入力信号変換回路４を用いることで、同時に１つ以上のＡＤコンバータ５にアナログ信号３を入力することができる。また、ＡＤコンバータ５が出力するデジタル信号６を取り込むデジタルキャプチャ８の数がＡＤコンバータ５の数よりも少ない場合でも、１つ以上のＡＤコンバータ５の出力を受け取り所定のアルゴリズムで選択してデジタルキャプチャ８に出力できるデジタル信号セレクタ回路７を用意することで、並列に１つ以上のＡＤコンバータ５のデジタル信号６を取り込むことができる。
【００３５】
ＤＡコンバータ１５の場合、ＤＡコンバータ１５に入力するデジタル信号６を発生するデジタル入力信号発生器１３の数がＤＡコンバータ数よりも少ない場合でも、基準となるデジタル信号６から各ＤＡコンバータ１５が必要とするデジタル信号６を生成できるデジタル入力信号変換回路１４を用意することで、同時に１つ以上のＤＡコンバータ１５にデジタル信号６を入力することができる。また、ＤＡコンバータ１５が出力するアナログ信号３を取り込むデジタイザの数がＤＡコンバータ１５の数よりも少ない場合でも、１つ以上のＤＡコンバータ１５の出力を受け取り、所定のアルゴリズムで選択してデジタイザ１７に出力できるアナログ信号セレクタ回路１６を用意することで、並列に１つ以上のＤＡコンバータ１５の出力であるアナログ信号３を取り込むことができる。
【００３６】
なお、アナログ入力信号変換回路４、デジタル信号セレクタ回路７、デジタル入力信号変換回路１４、アナログ信号セレクタ回路１６はＬＳＩテスタ１から出力される制御信号９により制御可能である。
（実施形態１）
以下、本発明の検査回路における第１の実施形態について、図面を参照しながら説明する。図２は本実施形態における検査回路図である。１はＬＳＩテスタ、２はアナログ入力信号発生器、３はアナログ信号、４はアナログ入力信号変換回路、５はＡＤコンバータ、６はデジタル信号、９はアナログ入力信号変換回路を制御する制御信号、１０はアナログ入力信号変換回路４内にあるレベル増減器である。
【００３７】
アナログ入力信号発生器２から出力されるアナログ信号３はまずアナログ入力信号変換回路４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたアナログ信号３を増減する割合が決定され、その決められた割合で入力されたアナログ信号３を増減して出力し、それぞれが接続されているＡＤコンバータ５に変換したアナログ信号３を入力する。
【００３８】
図３は本実施形態におけるアナログ信号変換例である。例えば、アナログ入力信号発生器２から出力されるアナログ信号３が図（ａ）のように１．０ｍＶステップで電圧が切り替わる階調波であり、アナログ入力信号変換回路４の中に搭載されているレベル増減器１０が２つ（レベル増減器Ａ、レベル増減器Ｂ）でありそれぞれの増減させる割合が図（ｂ）の２倍と図（ｃ）の０．５倍であった場合について示している。図３に示す通り、アナログ入力信号発生器２から出力される基準となるアナログ信号３が０．０ｍＶ→１．０ｍＶ→２．０ｍＶ→３．０ｍＶと変化した場合、レベル増減器Ａから出力されるアナログ信号３は０．０ｍＶ→２．０ｍＶ→４．０ｍＶ→６．０ｍＶとなり、レベル増減器Ｂから出力されるアナログ信号３は０．０ｍＶ→０．５ｍＶ→１．０ｍＶ→１．５ｍＶとなる。
【００３９】
本実施形態における検査回路を使用することにより、測定対象の１つ以上のＡＤコンバータ５が必要とするアナログ信号３の入力レベルの切り替わりタイミングが同時でよい場合、ＬＳＩテスタは測定するＡＤコンバータ５の数よりも少ないアナログ入力信号発生器２しか持たなくても同時にアナログ信号３を入力し測定できる。また、それぞれのＡＤコンバータ５の測定に必要なアナログ信号３の入力ステップ数がそれぞれ異なる場合でも、各ＡＤコンバータ３は測定に必要な入力ステップ数だけＡＤ変換してそれ以降の入力は変換しないか、または変換してもそれ以降の処理で無視すればよく、アナログ入力信号発生器２からは最大ステップ数を必要とするＡＤコンバータ５にあわせて基準となるアナログ信号３を出力すればよい。
【００４０】
なお、アナログ入力信号変換回路４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内に組み込まれていればよい。
【００４１】
また、図２ではアナログ入力信号発生器２はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にアナログ入力信号発生器２を用意してもよい。
（実施形態２）
以下、本発明の検査回路における第２の実施形態について図面を参照しながら説明する。第１の実施の形態と異なる点は、アナログ入力信号発生器２から出力されるアナログ信号３はアナログ入力信号変換回路４によりレベルが増減されるだけでなくレベルの切り替わりタイミングも調整できることにある。
【００４２】
図４は本実施形態における検査回路図である。
【００４３】
１はＬＳＩテスタ、２はアナログ入力信号発生器、３はアナログ信号、４はアナログ入力信号変換回路、５はＡＤコンバータ、６はデジタル信号、９はアナログ入力信号変換回路を制御する制御信号、１０はアナログ入力信号変換回路４内にあるレベル増減器、１１はアナログ入力信号変換回路４内にあるサンプルホールド回路である。
【００４４】
アナログ入力信号発生器２から出力されるアナログ信号３はまずアナログ入力信号変換回路４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたアナログ信号３を増減する割合が決定され、その決められた割合で入力されたアナログ信号３を増減して出力し、それぞれが接続されているサンプルホールド回路１１に入力する。サンプルホールド回路１１はＬＳＩテスタ１から出力される制御信号９により決められた時間が経過すると保持しているレベルをそれぞれが接続されているＡＤコンバータ５に出力するとともに、その時にレベル増減器１０から入力されているアナログ信号３のレベルを保持することを繰り返す。
【００４５】
図５は本実施形態におけるアナログ信号変換例である。例えば、アナログ入力信号発生器２から出力されるアナログ信号３が１．０ｍＶステップで１μｓ周期で電圧が切り替わる階調波であり（図５（ａ））、アナログ入力信号変換回路４の中に搭載されている１つのレベル増減器１０のレベル増減の割合が０．５倍に設定され（図５（ｂ））、サンプルホールド回路１１のデータ保持時間が３μｓに設定されていた場合（図５（ｃ））の変換例を示している。
【００４６】
図５に示す通り、アナログ入力信号発生器２から出力される基準となるアナログ信号３が０．０ｍＶ（０μｓ）→１．０ｍＶ（１μｓ）→２．０ｍＶ（２μｓ）→…→１０．０ｍＶ（１０μｓ）と変化した場合（図５（ａ））、レベル増減器１０から出力されるアナログ信号３は０．０ｍＶ（０μｓ）→０．５ｍＶ（１μｓ）→１．０ｍＶ（２μｓ）→１．５ｍＶ（３μｓ）→…→３．０ｍＶ（６μｓ）→…→４．５ｍＶ（９μｓ）→５．０ｍＶ（１０μｓ）となる（図５（ｂ））。サンプルホールド回路１１のデータ保持時間は３μｓであるので、サンプルホールド回路１１のデータ切換りタイミングは０μｓ、３μｓ、９μｓであり（図５（ｃ））、出力するアナログ信号は図５（ｄ）のように０．０ｍＶ（０μｓ）→１．５ｍＶ（３μｓ） →３．０ｍＶ（６μｓ）→４．５ｍＶ（９μｓ）となる（図５の例では最初の切り替わりが０μｓと仮定）。
【００４７】
本実施形態における検査回路を使用することにより、測定対象の複数のＡＤコンバータ５が必要とするアナログ信号３の周期が異なる場合でも、測定するＡＤコンバータ５の数よりも少ないアナログ入力信号発生器２しかなくても同時にアナログ信号３を入力することができるので、ＡＤコンバータ５を並列に測定できる。
【００４８】
ただし、アナログ入力信号発生器２は測定対象である１つ以上のＡＤコンバータ５の入力信号周期を全て満たせるようにアナログ信号３を出力しなければならない。例えば、測定対象のＡＤコンバータ５が２個であり入力周期がそれぞれ、４μｓ、６μｓであれば、アナログ入力信号発生器２は少なくとも最大公約数である２μｓの周期でアナログ信号３を出力しなければならない。
【００４９】
なお、アナログ入力信号変換回路４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内に組み込まれていればよい。また、図４ではアナログ入力信号発生器２はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にアナログ入力信号発生器２を用意してもよい。
（実施形態３）
以下、本発明の検査回路における第３の実施形態について、図面を参照しながら説明する。図６は本実施形態における検査回路図である。１はＬＳＩテスタ、５はＡＤコンバータ、６はデジタル信号、７はデジタル信号セレクタ回路、８はデジタルキャプチャ、９はデジタル信号セレクタ回路７を制御する制御信号、１０はデジタル信号セレクタ回路７内にあるレベル変換器であるレベル増減器、１２はデジタル信号セレクタ回路７内にあるセレクタである。
【００５０】
測定対象である複数のＡＤコンバータ５から出力されるデジタル信号６は矩形波として出力され、矩形波のレベルにより０，１に分けられる。そのため、デジタル信号６といっても、並列にデータを取り込むためには各ＡＤコンバータ５の出力レベルを同じにする必要がある。そこでまず、測定対象である複数のＡＤコンバータ５から出力されるデジタル信号は各ＡＤコンバータ５のデジタル出力と接続されているデジタル信号セレクタ回路７内にあるレベル増減器１０に入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたデジタル信号６を表す矩形波のレベルを増減する割合が決定され、その決められた割合で入力されたデジタル信号６を増減して出力し、接続されているセレクタ１２に変換したデジタル信号６を入力する。ＬＳＩテスタ１から入力される制御信号９によりセレクタ１２は所定の間隔で複数の入力の中からどの信号をどの順番に出力するかが決められ、セレクタ１２で出力されたデジタル信号はデジタルキャプチャ８に入力される。デジタルキャプチャ８はＡＤコンバータ５の測定開始から所定のタイミングでデジタル信号セレクタ回路７から出力されるデジタル信号をサンプリングする。デジタルキャプチャ８にサンプリングされたデータがどのＡＤコンバータ５のデータかどうかはＬＳＩテスタ１内のメモリに記憶されており、そのメモリの内容により各ＡＤコンバータ５の出力結果をデジタルキャプチャ８から取り出すことができ、取り出したデータを用いて各ＡＤコンバータ５の直線性テスト等の演算・判定を行うことができる。
【００５１】
図７は本実施の形態における処理フローを示す。例として２つの１ｂｉｔ ＡＤコンバータ５（ＡＤコンバータＡ、ＡＤコンバータＢ）の出力を用いて説明する。ＡＤコンバータＡはＨ出力時は３Ｖ（１．５Ｖ以上でコード１）、Ｌ出力時が０Ｖ（１．５Ｖ以下でコード０）であり、出力は０μｓ〜４μｓおよび６μｓ〜８μｓがＨ出力（コード１）、４μｓ〜６μｓおよび８μｓ〜１０μｓがＬ出力（コード０）の矩形波となっているとする（図７（ａ））。ＡＤコンバータＢはＬ出力時は０Ｖ（０．５Ｖ以下でコード０）、Ｈ出力時が１Ｖ（０．５Ｖ以上でコード１）であり、出力は０μｓ〜３μｓおよび６μｓ〜１０μｓがＨ出力（コード１）、３μｓ〜６μｓがＬ出力（コード０）の矩形波となっているとする（図７（ｂ））。
【００５２】
レベル増減器１０は、ＬＳＩテスタ１から出力される制御信号９により、両ＡＤコンバータ５から出力されるデジタル信号を表す矩形波のレベル変換の割合はそれぞれＡＤコンバータＡ＝２／３倍、ＡＤコンバータＡ＝２倍となるよう設定してあるとする。
【００５３】
セレクタ１２は制御信号９により１μｓ周期でＡＤコンバータＡとＡＤコンバータＢの出力を交互に入れ換え、ＡＤコンバータＡは０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓに出力され、ＡＤコンバータＢは１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜９μｓ、９μｓ〜１０μｓに出力されるものとする。
【００５４】
デジタルキャプチャ８は１Ｖ以上をコード１、１Ｖ以下をコード０として取り込む設定であり、取り込みを１μｓ周期で次の０μｓ、１μｓ、２μｓ、３μｓ、４μｓ、５μｓ、６μｓ、７μｓ、８μｓ、９μｓの１０ポイントで行うものとする。
【００５５】
この場合、まずＡＤコンバータＡとＡＤコンバータＢのデジタル出力はデジタル信号セレクタ回路７内にあるレベル増減器１０にそれぞれ入力され、振幅２Ｖの矩形波に変換される（図７（ｃ）、（ｄ））。次に、セレクタ１２は変換されたそれぞれのレベル増減器１０からの出力を入力として受け取り、０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓはＡＤコンバータＡのデジタル信号をレベル変換した信号を出力し、１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜９μｓ、９μｓ〜１０μｓではＡＤコンバータＢのデジタル信号をレベル変換した信号を出力する。その結果、デジタルキャプチャ８が受け取る信号は、０μｓ〜１μｓは２Ｖ、１μｓ〜２μｓは０Ｖ、２μｓ〜３μｓは２Ｖ、３μｓ〜４μｓは２Ｖ、４μｓ〜５μｓは０Ｖ、５μｓ〜６μｓは２Ｖ、６μｓ〜７μｓは２Ｖ、７μｓ〜８μｓは０Ｖ、８μｓ〜９μｓは０Ｖ、９μｓ〜１０μｓは０Ｖとなり（図７（ｅ））、デジタルキャプチャ８は０μｓは１、１μｓは０、２μｓは１、３μｓは１、４μｓは０、５μｓは１、６μｓは１、７μｓは０、８μｓは０、９μｓは０というコード変換したデータを記憶する（図７（ｆ））。
【００５６】
本実施形態における検査回路を使用することにより、ＬＳＩテスタ１は測定するＡＤコンバータ５の数よりも少ないデジタルキャプチャ８しか持たなくても、最も出力に時間がかかるＡＤコンバータ５の測定と同じ時間で、１つ以上のＡＤコンバータ５から出力されるデジタル信号をあらわす矩形波が異なるレベルであっても、並列に取り込むことができる。
【００５７】
ただし、本実施形態ではデジタルキャプチャ８は測定対象である１つ以上のＡＤコンバータ５の出力信号周期を全て満たせるようにサンプリングしなければならない。例えば、測定対象のＡＤコンバータ５が２個であり出力周期がそれぞれ、４μｓ、６μｓであれば、デジタルキャプチャ８は少なくとも最大公約数である２μｓの周期でデジタル信号６をサンプリングしなければならない。
【００５８】
なお、デジタル信号セレクタ回路７はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００５９】
また、図６ではデジタルキャプチャ８はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタルキャプチャ８を用意してもよい。
（実施形態４）
以下、本発明の検査回路における第４の実施形態について、図面を参照しながら説明する。図８は本実施形態における検査回路図である。１はＬＳＩテスタ、３はアナログ信号、６はデジタル信号、１０はデジタル入力信号変換回路１４内にあるレベル増減器、１３はデジタル信号発生器、１４はデジタル入力信号発生器、１５はＤＡコンバータである。
【００６０】
デジタル信号発生器１３から出力されるデジタル信号６を表す矩形波は、まずデジタル入力信号変換回路１４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたデジタル信号６を表す矩形波のレベルを増減する割合が決定され、その決められた割合で入力されたデジタル信号６を増減して出力し、それぞれが接続されているＤＡコンバータ１５に変換したデジタル信号６を入力する。
【００６１】
図９は本実施形態におけるデジタル信号変換例である。例えば、デジタル入力信号発生器１３から出力されるデジタル信号６がＨ側１Ｖ、Ｌ側が０Ｖの矩形波を出力し、デジタル入力信号変換回路１４の中に搭載されているレベル増減器１０が２つ（レベル増減器Ａ、レベル増減器Ｂ）でありそれぞれの増減させる割合が２倍と３倍であった場合について示している。図９に示す通り、デジタル入力信号発生器１３から出力される基準となるデジタル信号６（図９（ａ））がレベル増減器Ａから出力されるデジタル信号６は、Ｈ側２Ｖ，Ｌ側が０Ｖの矩形波となり（図９（ｂ））、レベル増減器Ｂから出力されるデジタル信号６はＨ側３Ｖ，Ｌ側が０Ｖの矩形波となる（図９（ｃ））。
【００６２】
本実施形態における検査回路を使用することにより、測定対象の複数のＤＡコンバータ１５が必要とするデジタル信号６を表す矩形波のレベルの切り替わりタイミングが同時でよい場合、ＬＳＩテスタ１は測定するＤＡコンバータ１５の数よりも少ないデジタル入力信号発生器１３しか持たなくても同時に異なるレベルの矩形波で表されるデジタル信号６を入力し測定できる。また、それぞれのＤＡコンバータ１５の測定に必要なデジタル信号６の入力ステップ数がそれぞれ異なる場合でも、各ＤＡコンバータ１５は測定に必要な入力ステップ数だけＤＡ変換してそれ以降の入力は変換しないか、または変換してもそれ以降の処理で無視すればよく、デジタル入力信号発生器１３からは最もステップ数を必要とするＤＡコンバータ１５にあわせて基準となるデジタル信号６を出力すればよい。
【００６３】
なお、デジタル入力信号変換回路１４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００６４】
また、図８ではデジタル信号発生器１３はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタル信号発生器１３を用意してもよい。
（実施形態５）
以下、本発明の検査回路における第５の実施形態について図面を参照しながら説明する。第４の実施の形態と異なる点は、デジタル入力信号発生器１３から出力されるデジタル信号６はデジタル入力信号変換回路１４により矩形波のレベルが増減されるだけでなく、デジタルコード変換することにより任意にデジタル信号の周期を変換できることである。
【００６５】
図１０は本実施形態における検査回路図である。
【００６６】
１はＬＳＩテスタ、３はアナログ信号、６はデジタル信号、９はデジタル入力信号変換回路１４を制御する制御信号、１０はデジタル入力信号変換回路１４内にあるレベル増減器、１３はデジタル入力信号発生器、１４はデジタル入力信号変換回路、１５はＤＡコンバータ、１８はデジタル入力信号変換回路１４内にあるデコーダである。
【００６７】
デジタル入力信号発生器１３から出力されるデジタル信号６はまずデジタル入力信号変換回路１４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたデジタル信号６を表す矩形波のレベルを増減する割合が決定され、その決められた割合で入力されたデジタル信号６を増減して出力し、それぞれが接続されているデコーダ１８に入力する。デコーダ１８は入力されたデジタルコードをＬＳＩテスタ１から出力される制御信号９により決まる所定のアルゴリズムに従い、デジタル入力信号発生器１３から出力されるデジタル信号６が切換るタイミングに同期してコード変換を行う。
【００６８】
図１１は本実施形態におけるデジタル信号変換例である。例えば、デジタル入力信号発生器１３から出力されるデジタル信号６はｂｉｔ０，ｂｉｔ１，ｂｉｔ２の信号で表され（図１１（ａ））、ｂｉｔ０がＬＳＢ、ｂｉｔ２がＭＳＢでコードが０から７へ増加する信号であり、また各デジタル信号を表す矩形波のレベルが０Ｖ〜１Ｖであるとする。また、アナログ入力信号変換回路４の中に搭載されているレベル増減器１０のレベル増減の割合が２倍に設定され、デコーダのコード変換のアルゴリズムは入力されるコードを３で割った商に変換して出力するものであるとする。
【００６９】
図１１に示す通り、まずデジタル入力信号発生器１３から出力される基準となるデジタル信号６のレベルがレベル増減器１０により２倍の０Ｖ〜２Ｖに変換される（図１１（ｂ））。レベル増減器１０の出力はデコーダ１８に入力され、この場合３で割った商に変換するアルゴリズムで変換され、デジタルコードは、最初０，１，２，３，４，５，６，７であったものが、０，０，０，１，１，１，２，２というように変換され（図１１（ｃ））、この変換したデジタル信号６がＤＡコンバータ１５に入力される。つまり、この例ではもとのデジタル信号は周期が３倍のデジタル信号６に変換されることになる。
【００７０】
本実施形態における検査回路を使用することにより、デジタル信号発生器１３から出力されるデジタル信号が階調波信号であれば、任意にデジタル信号を遅延させることができるので、測定するＤＡコンバータ１５の数よりも少ないデジタル入力信号発生器１３しかなくても、同時に異なる周期のデジタル信号６を入力することができるので、それぞれ必要とするデジタル信号６の周期が異なるＤＡコンバータ１５を並列に測定できる。
【００７１】
ただし、本実施形態ではデジタル入力信号発生器１３は測定対象である１つ以上のＤＡコンバータ１５の入力信号周期を全て満たせるようにデジタル信号６を出力しなければならない。例えば、測定対象のＤＡコンバータ１５が２個であり入力周期がそれぞれ、４μｓ、６μｓであれば、デジタル入力信号発生器１３は少なくとも最大公約数である２μｓの周期でデジタル信号６を出力しなければならない。
【００７２】
なお、デジタル入力信号変換回路１４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００７３】
また、図１０ではデジタル信号発生器１３はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタル信号発生器１３を用意してもよい。
（実施形態６）
以下、本発明の検査回路における第６の実施形態について図面を参照しながら説明する。
【００７４】
図１２は本実施形態における検査回路図である。
【００７５】
１はＬＳＩテスタ、３はアナログ信号、９はアナログ信号セレクタ回路１６を制御する制御信号、１２はアナログ信号セレクタ回路１６内にあるセレクタ、１５はＤＡコンバータ、１６はアナログ入力信号セレクタ回路、１７はアナログ信号を格納するデジタイザである。
【００７６】
測定対象である１つ以上のＤＡコンバータ１５から出力される各アナログ信号３はアナログ入力信号セレクタ回路１６内のセレクタ１２に入力される。ＬＳＩテスタ１から入力される制御信号９によりセレクタ１２は一定の間隔で複数の入力の中からどの信号をどの順番に出力するかが決められ、セレクタ１２で出力されたアナログ信号はデジタイザ１７に入力される。デジタイザ１７はＤＡコンバータ１５の測定開始から所定のタイミングでアナログ信号セレクタ回路１６から出力されるアナログ信号をサンプリングする。デジタイザ１７にサンプリングされたデータの中からどのデータがどのＤＡコンバータ１５のデータかはＬＳＩテスタ１内のメモリに記憶されており、そのメモリの内容により各ＤＡコンバータ１５の出力結果をデジタイザ７から取り出すことができ、このデータを用いて各ＤＡコンバータ１５の直線性テスト等の演算・判定を行うことができる。
【００７７】
図１３は本実施の形態における処理フローを示す。例として２つのＤＡコンバータ１５（ＤＡコンバータＡ、ＤＡコンバータＢ）の出力を用いて説明する。
【００７８】
ＤＡコンバータＡは０μｓ〜４μｓでは５．０ｍＶ、４μｓ〜８μｓでは１０．０ｍＶ、８μｓ〜１０μｓでは１５．０ｍＶで出力され（図１３（ａ））、ＤＡコンバータＢは０μｓ〜２μｓでは１０．０ｍＶ、２μｓ〜４μｓでは１２．０ｍＶ、４μｓ〜６μｓでは１４．０ｍＶ、６μｓ〜８μｓでは１６．０ｍＶ、８μｓ〜１０μｓでは１８．０ｍＶで出力されるものとする（図１３（ｂ））。
【００７９】
セレクタ１２は０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓではＤＡコンバータＡのアナログ信号３を出力し、１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜８μｓ、９μｓ〜１０μｓではＤＡコンバータＢのアナログ信号３を出力するものとする。
【００８０】
デジタイザ１７はデータの取り込みを１μｓ周期で次の０μｓ、１μｓ、２μｓ、３μｓ、４μｓ、５μｓ、６μｓ、７μｓ、８μｓ、９μｓの１０ポイントで行うものとする（図１３（ｄ））。
【００８１】
この場合、ＤＡコンバータＡとＤＡコンバータＢのデジタル出力はアナログ信号セレクタ回路１６内にあるセレクタ１２に入力され、セレクタは０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓはＤＡコンバータＡのアナログ信号を出力し、１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜９μｓ、９μｓ〜１０μｓではＤＡコンバータＢのアナログ信号を出力する。その結果、デジタイザ１７が受け取る信号は、０μｓ〜１μｓは５ｍＶ、１μｓ〜２μｓは１０ｍＶ、２μｓ〜３μｓは５ｍＶ、３μｓ〜４μｓは１２ｍＶ、４μｓ〜５μｓは１０ｍＶ、５μｓ〜６μｓは１４ｍＶ、６μｓ〜７μｓは１０ｍＶ、７μｓ〜８μｓは１６ｍＶ、８μｓ〜９μｓは１５ｍＶ、９μｓ〜１０μｓは１８ｍＶとなる。デジタイザ１７が取り込むタイミングは０μｓからスタートし１μｓ周期に取り込むので、デジタイザ１７に格納されるデータは０μｓは５ｍＶ、１μｓは１０ｍＶ、２μｓは５ｍＶ、３μｓは１２ｍＶ、４μｓは１０ｍＶ、５μｓは１４ｍＶ、６μｓは１０ｍＶ、７μｓは１６ｍＶ、８μｓは１５ｍＶ、９μｓは１８ｍＶとなる（図１３（ｄ））。
【００８２】
本実施形態における検査回路を使用することにより、ＬＳＩテスタ１は測定するＤＡコンバータ１５の数よりも少ないデジタイザ１７しか持たなくても、最も出力に時間がかかるＤＡコンバータ１５の測定と同じ時間で複数のＤＡコンバータ１５の出力を取り込むことができる。
【００８３】
ただし、本実施形態ではデジタイザ１７は測定対象である１つ以上のＤＡコンバータ１５の出力信号周期を全て満たせるようにサンプリングしなければならない。例えば、測定対象のＤＡコンバータ１５が２個であり出力周期がそれぞれ、４μｓ、６μｓであれば、デジタイザ１７は少なくとも最大公約数である２μｓの周期でアナログ信号３をサンプリングしなければならない。
【００８４】
なお、アナログ信号セレクタ回路１６はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００８５】
また、図１２ではデジタイザ１７はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタル信号発生器１３を用意してもよい。
【００８６】
【発明の効果】
請求項１記載の検査回路によれば、アナログ入力信号発生器のアナログ入力信号をＡＤコンバータの測定に必要なレベルである１つ以上のアナログ信号に変換することにより、複数のＡＤコンバータを測定する場合において、アナログ入力発生器が測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００８７】
請求項２記載の検査回路によれば、請求項１と同様な効果のほか、信号レベルの切り換わりタイミングも調整できる。
【００８８】
請求項３記載の検査回路によれば、請求項１または請求項２と同様な効果 がある。
【００８９】
請求項４記載の検査回路によれば、複数のデジタル信号出力をセレクタにより選択することにより、複数のＡＤコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタルキャプチャが測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００９０】
請求項５記載の検査回路によれば、請求項４と同様な効果のほか、ＡＤコンバータに対応してレベル変換器を有するため、１つ以上のＡＤコンバータの出力のデジタル信号が異なるレベルであっても、デジタルキャプチャに記憶させることができる。
【００９１】
請求項６記載の検査回路によれば、請求項４または請求項５と同様な効果がある。
【００９２】
請求項７記載の検査回路によれば、デジタル信号発生器のデジタル入力信号をＤＡコンバータの測定に必要なレベルの矩形波にデジタル信号に変換することにより、複数のＤＡコンバータを測定する場合において、デジタル信号発生器が測定対象のＤＡコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００９３】
請求項８記載の検査回路によれば、請求項７と同様な効果のほか、同時に異なる周期のデジタル信号を入力することができるので、それぞれ必要とするデジタル信号の周期の異なるＤＡコンバータを並列に測定できる。
【００９４】
請求項９記載の検査回路によれば、請求項７または請求項８と同様な効果がある。
【００９５】
請求項１０記載の検査回路によれば、複数のアナログ信号出力をアナログ信号セレクタ回路により選択することにより、複数のＤＡコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタイザが、各ＤＡコンバータのアナログ出力データを記憶することができるので、測定対象のＤＡコンバータの数よりも少なくても並列に測定することができ、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００９６】
請求項１１記載の検査回路によれば、請求項１０と同様な効果がある。
【図面の簡単な説明】
【図１】本発明を代表する検査回路図である。
【図２】本発明の第１の実施形態における検査回路図である。
【図３】本発明の第１の実施形態におけるアナログ信号変換例の説明図である。
【図４】本発明の第２の実施形態における検査回路図である。
【図５】本発明の第２の実施形態におけるアナログ信号変換例の説明図である。
【図６】本発明の第３の実施形態における検査回路図である。
【図７】本発明の第３の実施形態における処理フロー図である。
【図８】本発明の第４の実施形態における検査回路図である。
【図９】本発明の第４の実施形態におけるデジタル信号変換例の説明図である。
【図１０】本発明の第５の実施形態における検査回路図である。
【図１１】本発明の第５の実施形態におけるデジタル信号変換例の説明図である。
【図１２】本発明の第６の実施形態における検査回路図である。
【図１３】本発明の第６の実施形態における処理フロー図である。
【符号の説明】
１ ＬＳＩテスタ
２ アナログ入力信号発生器
３ アナログ信号
４ アナログ入力信号変換回路
５ ＡＤコンバータ
６ デジタル信号
７ デジタル信号セレクタ回路
８ デジタルキャプチャ
９ 制御信号
１０ レベル増減器
１１ サンプルホールド回路
１２ セレクタ
１３ デジタル入力信号発生器
１４ デジタル入力信号変換回路
１５ ＤＡコンバータ
１６ アナログ信号セレクタ回路
１７ デジタイザ
１８ デコーダ
【発明が属する技術分野】
本発明は、ＡＤコンバータおよびＤＡコンバータの検査回路に関するものである。
【０００２】
【従来の技術】
従来の複数のＡＤコンバータまたはＤＡコンバータがあった場合の検査において、それらＡＤコンバータまたはＤＡコンバータを並列に測定するのに十分な数のアナログユニット（アナログ入力信号発生器など）がない場合は、各回路をシリアルに測定しなければならず、検査時間は各被測定回路の検査時間の合計となる。
【０００３】
また、従来のＬＳＩテスタには、複数のアナログチャンネルを持ち、かつ各アナログチャンネルはそれぞれ独立にアナログ入力信号発生器、デジタル信号発生器、データ取り込み器、演算器等を持つことで、各アナログチャンネルごとに独立してＡＤコンバータやＤＡコンバータを測定することで、並列に複数のＡＤコンバータやＤＡコンバータを測定しているものもある（例えば、特許文献１参照）。この場合、信号入力から信号取り込み、演算まで各アナログチャンネルで実施できるので、アナログチャンネル数分はＡＤコンバータやＤＡコンバータを並列に測定することができる。
【０００４】
【特許文献１】
特開平９−１８９７５０号公報
【０００５】
【発明が解決しようとする課題】
上述した従来の複数のＡＤコンバータ・ＤＡコンバータの検査手法のうち、各回路をシリアルに測定した場合、検査時間は各被測定回路の検査時間の合計となってしまい、検査時間が長くなる分、ＡＤコンバータ・ＤＡコンバータの検査コストは増大する。
【０００６】
また、ＬＳＩテスタに複数のアナログユニットを持たせ、それぞれが並列にＡＤコンバータやＤＡコンバータを測定できた場合、テスト時間は大幅に短縮されるが、アナログユニットを複数搭載した分、ＬＳＩテスタの価格は上昇し、その結果、ＡＤコンバータ・ＤＡコンバータの検査コストは増大してしまう。
【０００７】
したがって、本発明の目的は、検査コストを低減することができる検査回路を提供することである。
【０００８】
【課題を解決するための手段】
請求項１記載の検査回路は、アナログ入力信号を発生するアナログ入力信号発生器と、アナログ入力信号のレベルを個別に所定のレベルに増減させたアナログ信号を出力することのできる１つ以上のレベル増減器を有するアナログ入力信号変換回路とを備え、アナログ信号を検査対象である１つ以上のＡＤコンバータに印加することを特徴とするものである。
【０００９】
請求項１記載の検査回路によれば、アナログ入力信号発生器のアナログ入力信号をＡＤコンバータの測定に必要なレベルである１つ以上のアナログ信号に変換することにより、複数のＡＤコンバータを測定する場合において、アナログ入力発生器が測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００１０】
請求項２記載の検査回路は、請求項１において、アナログ入力信号変換回路が、レベル増減器で変換したアナログ信号を所定の時間保持することのできるサンプルホールド回路を持ち、検査対象である１つ以上のＡＤコンバータにそれぞれ所定のタイミングと入力レベルでアナログ信号を印加するものである。
【００１１】
請求項２記載の検査回路によれば、請求項１と同様な効果のほか、信号レベルの切り換わりタイミングも調整できる。
【００１２】
請求項３記載の検査回路は、請求項１または請求項２において、アナログ入力信号変換回路がＬＳＩテスタもしくは検査ボードまたは測定デバイス内に組み込まれているものである。
【００１３】
請求項３記載の検査回路によれば、請求項１または請求項２と同様な効果 がある。
【００１４】
請求項４記載の検査回路は、１つ以上のＡＤコンバータのデジタル信号の出力を入力とし、所定のアルゴリズムにしたがって各デジタル信号出力を切り換えて出力するセレクタを持つデジタル信号セレクタ回路を備え、デジタル出力データを格納するデジタルキャプチャにデジタル信号セレクタ回路の出力を入力することを特徴とするものである。
【００１５】
請求項４記載の検査回路によれば、複数のデジタル信号出力をセレクタにより選択することにより、複数のＡＤコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタルキャプチャが測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００１６】
請求項５記載の検査回路は、請求項４において、デジタル信号セレクタ回路が、１つ以上のＡＤコンバータの出力であるデジタル信号を表す矩形波を入力として受け取り矩形波のレベルを変換して出力する１つ以上のレベル変換器を有し、セレクタは、１つ以上のレベル変換器の出力を入力として受け取りデジタルキャプチャに出力する信号を選択するものである。
【００１７】
請求項５記載の検査回路によれば、請求項４と同様な効果のほか、ＡＤコンバータに対応してレベル変換器を有するため、１つ以上のＡＤコンバータの出力のデジタル信号が異なるレベルであっても、デジタルキャプチャに記憶させることができる。
【００１８】
請求項６記載の検査回路は、請求項４または請求項５において、デジタル信号セレクタ回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれているものである。
【００１９】
請求項６記載の検査回路によれば、請求項４または請求項５と同様な効果がある。
【００２０】
請求項７記載の検査回路は、デジタル入力信号を出力するデジタル信号発生器と、デジタル入力信号を表す矩形波のレベルを個別に所定のレベルに増減したデジタル信号を出力することのできる１つ以上のレベル増減器を有するデジタル入力信号変換回路を備え、デジタル信号を検査対象である１つ以上のＤＡコンバータに印加することを特徴とするものである。
【００２１】
請求項７記載の検査回路によれば、デジタル信号発生器のデジタル入力信号をＤＡコンバータの測定に必要なレベルの矩形波にデジタル信号に変換することにより、複数のＤＡコンバータを測定する場合において、デジタル信号発生器が測定対象のＤＡコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００２２】
請求項８記載の検査回路は、請求項７において、デジタル入力信号変換回路は、レベル増減器で変換したデジタル信号を所定のアルゴリズムでコード変換することのできるデコーダを有し、検査対象である１つ以上のＤＡコンバータにそれぞれ所定のタイミングと入力レベルでデジタル信号を印加するものである。
【００２３】
請求項８記載の検査回路によれば、請求項７と同様な効果のほか、同時に異なる周期のデジタル信号を入力することができるので、それぞれ必要とするデジタル信号の周期の異なるＤＡコンバータを並列に測定できる。
【００２４】
請求項９記載の検査回路は、請求項７または請求項８において、デジタル入力信号変換回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれているものである。
【００２５】
請求項９記載の検査回路によれば、請求項７または請求項８と同様な効果がある。
【００２６】
請求項１０記載の検査回路は、１つ以上のＤＡコンバータのアナログ信号の出力を入力とし、所定のアルゴリズムにしたがって各ＤＡコンバータのアナログ出力を切換えて出力することのできるアナログ信号セレクタ回路を備え、アナログ出力データを格納するデジタイザにアナログ信号セレクタ回路の出力を入力することを特徴とするものである。
【００２７】
請求項１０記載の検査回路によれば、複数のアナログ信号出力をアナログ信号セレクタ回路により選択することにより、複数のＤＡコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタイザが、各ＤＡコンバータのアナログ出力データを記憶することができるので、測定対象のＤＡコンバータの数よりも少なくても並列に測定することができ、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００２８】
請求項１１記載の検査回路は、請求項１０において、アナログ信号セレクタ回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれているものである。
【００２９】
請求項１１記載の検査回路によれば、請求項１０と同様な効果がある。
【００３０】
【発明の実施の形態】
まず、課題を解決するための手段を図面を参照しながら説明する。図１は本発明を代表する検査回路図である。
【００３１】
１はＬＳＩテスタ、２はアナログ入力信号発生器、３はアナログ信号、４はアナログ入力信号変換回路、５はＡＤコンバータ、６はデジタル信号、７はデジタル信号セレクタ回路、８はデジタルデータを格納するデジタルキャプチャ、９は制御信号、１３はデジタル入力信号発生器、１４はデジタル入力信号変換回路、１５はＤＡコンバータ、１６はアナログ信号セレクタ回路、１７はデジタイザである。
【００３２】
課題を解決するためには、最小限のアナログユニットで複数のＡＤコンバータ５、ＤＡコンバータ１５が測定できれば、ＬＳＩテスタの価格は低く抑えることができ、その結果、ＡＤコンバータやＤＡコンバータの検査コストを低くすることができる。
【００３３】
以下にＡＤコンバータ・ＤＡコンバータそれぞれについて課題の解決手段について述べる。
【００３４】
ＡＤコンバータ５の場合、ＡＤコンバータ５に入力するアナログ信号３を発生するアナログ入力信号発生器４の数がＡＤコンバータ数よりも少ない場合でも、基準となるアナログ信号３から各ＡＤコンバータ５が必要とするアナログ信号３を生成できるアナログ入力信号変換回路４を用いることで、同時に１つ以上のＡＤコンバータ５にアナログ信号３を入力することができる。また、ＡＤコンバータ５が出力するデジタル信号６を取り込むデジタルキャプチャ８の数がＡＤコンバータ５の数よりも少ない場合でも、１つ以上のＡＤコンバータ５の出力を受け取り所定のアルゴリズムで選択してデジタルキャプチャ８に出力できるデジタル信号セレクタ回路７を用意することで、並列に１つ以上のＡＤコンバータ５のデジタル信号６を取り込むことができる。
【００３５】
ＤＡコンバータ１５の場合、ＤＡコンバータ１５に入力するデジタル信号６を発生するデジタル入力信号発生器１３の数がＤＡコンバータ数よりも少ない場合でも、基準となるデジタル信号６から各ＤＡコンバータ１５が必要とするデジタル信号６を生成できるデジタル入力信号変換回路１４を用意することで、同時に１つ以上のＤＡコンバータ１５にデジタル信号６を入力することができる。また、ＤＡコンバータ１５が出力するアナログ信号３を取り込むデジタイザの数がＤＡコンバータ１５の数よりも少ない場合でも、１つ以上のＤＡコンバータ１５の出力を受け取り、所定のアルゴリズムで選択してデジタイザ１７に出力できるアナログ信号セレクタ回路１６を用意することで、並列に１つ以上のＤＡコンバータ１５の出力であるアナログ信号３を取り込むことができる。
【００３６】
なお、アナログ入力信号変換回路４、デジタル信号セレクタ回路７、デジタル入力信号変換回路１４、アナログ信号セレクタ回路１６はＬＳＩテスタ１から出力される制御信号９により制御可能である。
（実施形態１）
以下、本発明の検査回路における第１の実施形態について、図面を参照しながら説明する。図２は本実施形態における検査回路図である。１はＬＳＩテスタ、２はアナログ入力信号発生器、３はアナログ信号、４はアナログ入力信号変換回路、５はＡＤコンバータ、６はデジタル信号、９はアナログ入力信号変換回路を制御する制御信号、１０はアナログ入力信号変換回路４内にあるレベル増減器である。
【００３７】
アナログ入力信号発生器２から出力されるアナログ信号３はまずアナログ入力信号変換回路４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたアナログ信号３を増減する割合が決定され、その決められた割合で入力されたアナログ信号３を増減して出力し、それぞれが接続されているＡＤコンバータ５に変換したアナログ信号３を入力する。
【００３８】
図３は本実施形態におけるアナログ信号変換例である。例えば、アナログ入力信号発生器２から出力されるアナログ信号３が図（ａ）のように１．０ｍＶステップで電圧が切り替わる階調波であり、アナログ入力信号変換回路４の中に搭載されているレベル増減器１０が２つ（レベル増減器Ａ、レベル増減器Ｂ）でありそれぞれの増減させる割合が図（ｂ）の２倍と図（ｃ）の０．５倍であった場合について示している。図３に示す通り、アナログ入力信号発生器２から出力される基準となるアナログ信号３が０．０ｍＶ→１．０ｍＶ→２．０ｍＶ→３．０ｍＶと変化した場合、レベル増減器Ａから出力されるアナログ信号３は０．０ｍＶ→２．０ｍＶ→４．０ｍＶ→６．０ｍＶとなり、レベル増減器Ｂから出力されるアナログ信号３は０．０ｍＶ→０．５ｍＶ→１．０ｍＶ→１．５ｍＶとなる。
【００３９】
本実施形態における検査回路を使用することにより、測定対象の１つ以上のＡＤコンバータ５が必要とするアナログ信号３の入力レベルの切り替わりタイミングが同時でよい場合、ＬＳＩテスタは測定するＡＤコンバータ５の数よりも少ないアナログ入力信号発生器２しか持たなくても同時にアナログ信号３を入力し測定できる。また、それぞれのＡＤコンバータ５の測定に必要なアナログ信号３の入力ステップ数がそれぞれ異なる場合でも、各ＡＤコンバータ３は測定に必要な入力ステップ数だけＡＤ変換してそれ以降の入力は変換しないか、または変換してもそれ以降の処理で無視すればよく、アナログ入力信号発生器２からは最大ステップ数を必要とするＡＤコンバータ５にあわせて基準となるアナログ信号３を出力すればよい。
【００４０】
なお、アナログ入力信号変換回路４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内に組み込まれていればよい。
【００４１】
また、図２ではアナログ入力信号発生器２はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にアナログ入力信号発生器２を用意してもよい。
（実施形態２）
以下、本発明の検査回路における第２の実施形態について図面を参照しながら説明する。第１の実施の形態と異なる点は、アナログ入力信号発生器２から出力されるアナログ信号３はアナログ入力信号変換回路４によりレベルが増減されるだけでなくレベルの切り替わりタイミングも調整できることにある。
【００４２】
図４は本実施形態における検査回路図である。
【００４３】
１はＬＳＩテスタ、２はアナログ入力信号発生器、３はアナログ信号、４はアナログ入力信号変換回路、５はＡＤコンバータ、６はデジタル信号、９はアナログ入力信号変換回路を制御する制御信号、１０はアナログ入力信号変換回路４内にあるレベル増減器、１１はアナログ入力信号変換回路４内にあるサンプルホールド回路である。
【００４４】
アナログ入力信号発生器２から出力されるアナログ信号３はまずアナログ入力信号変換回路４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたアナログ信号３を増減する割合が決定され、その決められた割合で入力されたアナログ信号３を増減して出力し、それぞれが接続されているサンプルホールド回路１１に入力する。サンプルホールド回路１１はＬＳＩテスタ１から出力される制御信号９により決められた時間が経過すると保持しているレベルをそれぞれが接続されているＡＤコンバータ５に出力するとともに、その時にレベル増減器１０から入力されているアナログ信号３のレベルを保持することを繰り返す。
【００４５】
図５は本実施形態におけるアナログ信号変換例である。例えば、アナログ入力信号発生器２から出力されるアナログ信号３が１．０ｍＶステップで１μｓ周期で電圧が切り替わる階調波であり（図５（ａ））、アナログ入力信号変換回路４の中に搭載されている１つのレベル増減器１０のレベル増減の割合が０．５倍に設定され（図５（ｂ））、サンプルホールド回路１１のデータ保持時間が３μｓに設定されていた場合（図５（ｃ））の変換例を示している。
【００４６】
図５に示す通り、アナログ入力信号発生器２から出力される基準となるアナログ信号３が０．０ｍＶ（０μｓ）→１．０ｍＶ（１μｓ）→２．０ｍＶ（２μｓ）→…→１０．０ｍＶ（１０μｓ）と変化した場合（図５（ａ））、レベル増減器１０から出力されるアナログ信号３は０．０ｍＶ（０μｓ）→０．５ｍＶ（１μｓ）→１．０ｍＶ（２μｓ）→１．５ｍＶ（３μｓ）→…→３．０ｍＶ（６μｓ）→…→４．５ｍＶ（９μｓ）→５．０ｍＶ（１０μｓ）となる（図５（ｂ））。サンプルホールド回路１１のデータ保持時間は３μｓであるので、サンプルホールド回路１１のデータ切換りタイミングは０μｓ、３μｓ、９μｓであり（図５（ｃ））、出力するアナログ信号は図５（ｄ）のように０．０ｍＶ（０μｓ）→１．５ｍＶ（３μｓ） →３．０ｍＶ（６μｓ）→４．５ｍＶ（９μｓ）となる（図５の例では最初の切り替わりが０μｓと仮定）。
【００４７】
本実施形態における検査回路を使用することにより、測定対象の複数のＡＤコンバータ５が必要とするアナログ信号３の周期が異なる場合でも、測定するＡＤコンバータ５の数よりも少ないアナログ入力信号発生器２しかなくても同時にアナログ信号３を入力することができるので、ＡＤコンバータ５を並列に測定できる。
【００４８】
ただし、アナログ入力信号発生器２は測定対象である１つ以上のＡＤコンバータ５の入力信号周期を全て満たせるようにアナログ信号３を出力しなければならない。例えば、測定対象のＡＤコンバータ５が２個であり入力周期がそれぞれ、４μｓ、６μｓであれば、アナログ入力信号発生器２は少なくとも最大公約数である２μｓの周期でアナログ信号３を出力しなければならない。
【００４９】
なお、アナログ入力信号変換回路４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内に組み込まれていればよい。また、図４ではアナログ入力信号発生器２はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にアナログ入力信号発生器２を用意してもよい。
（実施形態３）
以下、本発明の検査回路における第３の実施形態について、図面を参照しながら説明する。図６は本実施形態における検査回路図である。１はＬＳＩテスタ、５はＡＤコンバータ、６はデジタル信号、７はデジタル信号セレクタ回路、８はデジタルキャプチャ、９はデジタル信号セレクタ回路７を制御する制御信号、１０はデジタル信号セレクタ回路７内にあるレベル変換器であるレベル増減器、１２はデジタル信号セレクタ回路７内にあるセレクタである。
【００５０】
測定対象である複数のＡＤコンバータ５から出力されるデジタル信号６は矩形波として出力され、矩形波のレベルにより０，１に分けられる。そのため、デジタル信号６といっても、並列にデータを取り込むためには各ＡＤコンバータ５の出力レベルを同じにする必要がある。そこでまず、測定対象である複数のＡＤコンバータ５から出力されるデジタル信号は各ＡＤコンバータ５のデジタル出力と接続されているデジタル信号セレクタ回路７内にあるレベル増減器１０に入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたデジタル信号６を表す矩形波のレベルを増減する割合が決定され、その決められた割合で入力されたデジタル信号６を増減して出力し、接続されているセレクタ１２に変換したデジタル信号６を入力する。ＬＳＩテスタ１から入力される制御信号９によりセレクタ１２は所定の間隔で複数の入力の中からどの信号をどの順番に出力するかが決められ、セレクタ１２で出力されたデジタル信号はデジタルキャプチャ８に入力される。デジタルキャプチャ８はＡＤコンバータ５の測定開始から所定のタイミングでデジタル信号セレクタ回路７から出力されるデジタル信号をサンプリングする。デジタルキャプチャ８にサンプリングされたデータがどのＡＤコンバータ５のデータかどうかはＬＳＩテスタ１内のメモリに記憶されており、そのメモリの内容により各ＡＤコンバータ５の出力結果をデジタルキャプチャ８から取り出すことができ、取り出したデータを用いて各ＡＤコンバータ５の直線性テスト等の演算・判定を行うことができる。
【００５１】
図７は本実施の形態における処理フローを示す。例として２つの１ｂｉｔ ＡＤコンバータ５（ＡＤコンバータＡ、ＡＤコンバータＢ）の出力を用いて説明する。ＡＤコンバータＡはＨ出力時は３Ｖ（１．５Ｖ以上でコード１）、Ｌ出力時が０Ｖ（１．５Ｖ以下でコード０）であり、出力は０μｓ〜４μｓおよび６μｓ〜８μｓがＨ出力（コード１）、４μｓ〜６μｓおよび８μｓ〜１０μｓがＬ出力（コード０）の矩形波となっているとする（図７（ａ））。ＡＤコンバータＢはＬ出力時は０Ｖ（０．５Ｖ以下でコード０）、Ｈ出力時が１Ｖ（０．５Ｖ以上でコード１）であり、出力は０μｓ〜３μｓおよび６μｓ〜１０μｓがＨ出力（コード１）、３μｓ〜６μｓがＬ出力（コード０）の矩形波となっているとする（図７（ｂ））。
【００５２】
レベル増減器１０は、ＬＳＩテスタ１から出力される制御信号９により、両ＡＤコンバータ５から出力されるデジタル信号を表す矩形波のレベル変換の割合はそれぞれＡＤコンバータＡ＝２／３倍、ＡＤコンバータＡ＝２倍となるよう設定してあるとする。
【００５３】
セレクタ１２は制御信号９により１μｓ周期でＡＤコンバータＡとＡＤコンバータＢの出力を交互に入れ換え、ＡＤコンバータＡは０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓに出力され、ＡＤコンバータＢは１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜９μｓ、９μｓ〜１０μｓに出力されるものとする。
【００５４】
デジタルキャプチャ８は１Ｖ以上をコード１、１Ｖ以下をコード０として取り込む設定であり、取り込みを１μｓ周期で次の０μｓ、１μｓ、２μｓ、３μｓ、４μｓ、５μｓ、６μｓ、７μｓ、８μｓ、９μｓの１０ポイントで行うものとする。
【００５５】
この場合、まずＡＤコンバータＡとＡＤコンバータＢのデジタル出力はデジタル信号セレクタ回路７内にあるレベル増減器１０にそれぞれ入力され、振幅２Ｖの矩形波に変換される（図７（ｃ）、（ｄ））。次に、セレクタ１２は変換されたそれぞれのレベル増減器１０からの出力を入力として受け取り、０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓはＡＤコンバータＡのデジタル信号をレベル変換した信号を出力し、１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜９μｓ、９μｓ〜１０μｓではＡＤコンバータＢのデジタル信号をレベル変換した信号を出力する。その結果、デジタルキャプチャ８が受け取る信号は、０μｓ〜１μｓは２Ｖ、１μｓ〜２μｓは０Ｖ、２μｓ〜３μｓは２Ｖ、３μｓ〜４μｓは２Ｖ、４μｓ〜５μｓは０Ｖ、５μｓ〜６μｓは２Ｖ、６μｓ〜７μｓは２Ｖ、７μｓ〜８μｓは０Ｖ、８μｓ〜９μｓは０Ｖ、９μｓ〜１０μｓは０Ｖとなり（図７（ｅ））、デジタルキャプチャ８は０μｓは１、１μｓは０、２μｓは１、３μｓは１、４μｓは０、５μｓは１、６μｓは１、７μｓは０、８μｓは０、９μｓは０というコード変換したデータを記憶する（図７（ｆ））。
【００５６】
本実施形態における検査回路を使用することにより、ＬＳＩテスタ１は測定するＡＤコンバータ５の数よりも少ないデジタルキャプチャ８しか持たなくても、最も出力に時間がかかるＡＤコンバータ５の測定と同じ時間で、１つ以上のＡＤコンバータ５から出力されるデジタル信号をあらわす矩形波が異なるレベルであっても、並列に取り込むことができる。
【００５７】
ただし、本実施形態ではデジタルキャプチャ８は測定対象である１つ以上のＡＤコンバータ５の出力信号周期を全て満たせるようにサンプリングしなければならない。例えば、測定対象のＡＤコンバータ５が２個であり出力周期がそれぞれ、４μｓ、６μｓであれば、デジタルキャプチャ８は少なくとも最大公約数である２μｓの周期でデジタル信号６をサンプリングしなければならない。
【００５８】
なお、デジタル信号セレクタ回路７はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００５９】
また、図６ではデジタルキャプチャ８はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタルキャプチャ８を用意してもよい。
（実施形態４）
以下、本発明の検査回路における第４の実施形態について、図面を参照しながら説明する。図８は本実施形態における検査回路図である。１はＬＳＩテスタ、３はアナログ信号、６はデジタル信号、１０はデジタル入力信号変換回路１４内にあるレベル増減器、１３はデジタル信号発生器、１４はデジタル入力信号発生器、１５はＤＡコンバータである。
【００６０】
デジタル信号発生器１３から出力されるデジタル信号６を表す矩形波は、まずデジタル入力信号変換回路１４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたデジタル信号６を表す矩形波のレベルを増減する割合が決定され、その決められた割合で入力されたデジタル信号６を増減して出力し、それぞれが接続されているＤＡコンバータ１５に変換したデジタル信号６を入力する。
【００６１】
図９は本実施形態におけるデジタル信号変換例である。例えば、デジタル入力信号発生器１３から出力されるデジタル信号６がＨ側１Ｖ、Ｌ側が０Ｖの矩形波を出力し、デジタル入力信号変換回路１４の中に搭載されているレベル増減器１０が２つ（レベル増減器Ａ、レベル増減器Ｂ）でありそれぞれの増減させる割合が２倍と３倍であった場合について示している。図９に示す通り、デジタル入力信号発生器１３から出力される基準となるデジタル信号６（図９（ａ））がレベル増減器Ａから出力されるデジタル信号６は、Ｈ側２Ｖ，Ｌ側が０Ｖの矩形波となり（図９（ｂ））、レベル増減器Ｂから出力されるデジタル信号６はＨ側３Ｖ，Ｌ側が０Ｖの矩形波となる（図９（ｃ））。
【００６２】
本実施形態における検査回路を使用することにより、測定対象の複数のＤＡコンバータ１５が必要とするデジタル信号６を表す矩形波のレベルの切り替わりタイミングが同時でよい場合、ＬＳＩテスタ１は測定するＤＡコンバータ１５の数よりも少ないデジタル入力信号発生器１３しか持たなくても同時に異なるレベルの矩形波で表されるデジタル信号６を入力し測定できる。また、それぞれのＤＡコンバータ１５の測定に必要なデジタル信号６の入力ステップ数がそれぞれ異なる場合でも、各ＤＡコンバータ１５は測定に必要な入力ステップ数だけＤＡ変換してそれ以降の入力は変換しないか、または変換してもそれ以降の処理で無視すればよく、デジタル入力信号発生器１３からは最もステップ数を必要とするＤＡコンバータ１５にあわせて基準となるデジタル信号６を出力すればよい。
【００６３】
なお、デジタル入力信号変換回路１４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００６４】
また、図８ではデジタル信号発生器１３はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタル信号発生器１３を用意してもよい。
（実施形態５）
以下、本発明の検査回路における第５の実施形態について図面を参照しながら説明する。第４の実施の形態と異なる点は、デジタル入力信号発生器１３から出力されるデジタル信号６はデジタル入力信号変換回路１４により矩形波のレベルが増減されるだけでなく、デジタルコード変換することにより任意にデジタル信号の周期を変換できることである。
【００６５】
図１０は本実施形態における検査回路図である。
【００６６】
１はＬＳＩテスタ、３はアナログ信号、６はデジタル信号、９はデジタル入力信号変換回路１４を制御する制御信号、１０はデジタル入力信号変換回路１４内にあるレベル増減器、１３はデジタル入力信号発生器、１４はデジタル入力信号変換回路、１５はＤＡコンバータ、１８はデジタル入力信号変換回路１４内にあるデコーダである。
【００６７】
デジタル入力信号発生器１３から出力されるデジタル信号６はまずデジタル入力信号変換回路１４の中に搭載されている１つ以上のレベル増減器１０にそれぞれ入力される。レベル増減器１０はＬＳＩテスタ１から出力される制御信号９により入力されたデジタル信号６を表す矩形波のレベルを増減する割合が決定され、その決められた割合で入力されたデジタル信号６を増減して出力し、それぞれが接続されているデコーダ１８に入力する。デコーダ１８は入力されたデジタルコードをＬＳＩテスタ１から出力される制御信号９により決まる所定のアルゴリズムに従い、デジタル入力信号発生器１３から出力されるデジタル信号６が切換るタイミングに同期してコード変換を行う。
【００６８】
図１１は本実施形態におけるデジタル信号変換例である。例えば、デジタル入力信号発生器１３から出力されるデジタル信号６はｂｉｔ０，ｂｉｔ１，ｂｉｔ２の信号で表され（図１１（ａ））、ｂｉｔ０がＬＳＢ、ｂｉｔ２がＭＳＢでコードが０から７へ増加する信号であり、また各デジタル信号を表す矩形波のレベルが０Ｖ〜１Ｖであるとする。また、アナログ入力信号変換回路４の中に搭載されているレベル増減器１０のレベル増減の割合が２倍に設定され、デコーダのコード変換のアルゴリズムは入力されるコードを３で割った商に変換して出力するものであるとする。
【００６９】
図１１に示す通り、まずデジタル入力信号発生器１３から出力される基準となるデジタル信号６のレベルがレベル増減器１０により２倍の０Ｖ〜２Ｖに変換される（図１１（ｂ））。レベル増減器１０の出力はデコーダ１８に入力され、この場合３で割った商に変換するアルゴリズムで変換され、デジタルコードは、最初０，１，２，３，４，５，６，７であったものが、０，０，０，１，１，１，２，２というように変換され（図１１（ｃ））、この変換したデジタル信号６がＤＡコンバータ１５に入力される。つまり、この例ではもとのデジタル信号は周期が３倍のデジタル信号６に変換されることになる。
【００７０】
本実施形態における検査回路を使用することにより、デジタル信号発生器１３から出力されるデジタル信号が階調波信号であれば、任意にデジタル信号を遅延させることができるので、測定するＤＡコンバータ１５の数よりも少ないデジタル入力信号発生器１３しかなくても、同時に異なる周期のデジタル信号６を入力することができるので、それぞれ必要とするデジタル信号６の周期が異なるＤＡコンバータ１５を並列に測定できる。
【００７１】
ただし、本実施形態ではデジタル入力信号発生器１３は測定対象である１つ以上のＤＡコンバータ１５の入力信号周期を全て満たせるようにデジタル信号６を出力しなければならない。例えば、測定対象のＤＡコンバータ１５が２個であり入力周期がそれぞれ、４μｓ、６μｓであれば、デジタル入力信号発生器１３は少なくとも最大公約数である２μｓの周期でデジタル信号６を出力しなければならない。
【００７２】
なお、デジタル入力信号変換回路１４はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００７３】
また、図１０ではデジタル信号発生器１３はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタル信号発生器１３を用意してもよい。
（実施形態６）
以下、本発明の検査回路における第６の実施形態について図面を参照しながら説明する。
【００７４】
図１２は本実施形態における検査回路図である。
【００７５】
１はＬＳＩテスタ、３はアナログ信号、９はアナログ信号セレクタ回路１６を制御する制御信号、１２はアナログ信号セレクタ回路１６内にあるセレクタ、１５はＤＡコンバータ、１６はアナログ入力信号セレクタ回路、１７はアナログ信号を格納するデジタイザである。
【００７６】
測定対象である１つ以上のＤＡコンバータ１５から出力される各アナログ信号３はアナログ入力信号セレクタ回路１６内のセレクタ１２に入力される。ＬＳＩテスタ１から入力される制御信号９によりセレクタ１２は一定の間隔で複数の入力の中からどの信号をどの順番に出力するかが決められ、セレクタ１２で出力されたアナログ信号はデジタイザ１７に入力される。デジタイザ１７はＤＡコンバータ１５の測定開始から所定のタイミングでアナログ信号セレクタ回路１６から出力されるアナログ信号をサンプリングする。デジタイザ１７にサンプリングされたデータの中からどのデータがどのＤＡコンバータ１５のデータかはＬＳＩテスタ１内のメモリに記憶されており、そのメモリの内容により各ＤＡコンバータ１５の出力結果をデジタイザ７から取り出すことができ、このデータを用いて各ＤＡコンバータ１５の直線性テスト等の演算・判定を行うことができる。
【００７７】
図１３は本実施の形態における処理フローを示す。例として２つのＤＡコンバータ１５（ＤＡコンバータＡ、ＤＡコンバータＢ）の出力を用いて説明する。
【００７８】
ＤＡコンバータＡは０μｓ〜４μｓでは５．０ｍＶ、４μｓ〜８μｓでは１０．０ｍＶ、８μｓ〜１０μｓでは１５．０ｍＶで出力され（図１３（ａ））、ＤＡコンバータＢは０μｓ〜２μｓでは１０．０ｍＶ、２μｓ〜４μｓでは１２．０ｍＶ、４μｓ〜６μｓでは１４．０ｍＶ、６μｓ〜８μｓでは１６．０ｍＶ、８μｓ〜１０μｓでは１８．０ｍＶで出力されるものとする（図１３（ｂ））。
【００７９】
セレクタ１２は０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓではＤＡコンバータＡのアナログ信号３を出力し、１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜８μｓ、９μｓ〜１０μｓではＤＡコンバータＢのアナログ信号３を出力するものとする。
【００８０】
デジタイザ１７はデータの取り込みを１μｓ周期で次の０μｓ、１μｓ、２μｓ、３μｓ、４μｓ、５μｓ、６μｓ、７μｓ、８μｓ、９μｓの１０ポイントで行うものとする（図１３（ｄ））。
【００８１】
この場合、ＤＡコンバータＡとＤＡコンバータＢのデジタル出力はアナログ信号セレクタ回路１６内にあるセレクタ１２に入力され、セレクタは０μｓ〜１μｓ、２μｓ〜３μｓ、４μｓ〜５μｓ、６μｓ〜７μｓ、８μｓ〜９μｓはＤＡコンバータＡのアナログ信号を出力し、１μｓ〜２μｓ、３μｓ〜４μｓ、５μｓ〜６μｓ、７μｓ〜９μｓ、９μｓ〜１０μｓではＤＡコンバータＢのアナログ信号を出力する。その結果、デジタイザ１７が受け取る信号は、０μｓ〜１μｓは５ｍＶ、１μｓ〜２μｓは１０ｍＶ、２μｓ〜３μｓは５ｍＶ、３μｓ〜４μｓは１２ｍＶ、４μｓ〜５μｓは１０ｍＶ、５μｓ〜６μｓは１４ｍＶ、６μｓ〜７μｓは１０ｍＶ、７μｓ〜８μｓは１６ｍＶ、８μｓ〜９μｓは１５ｍＶ、９μｓ〜１０μｓは１８ｍＶとなる。デジタイザ１７が取り込むタイミングは０μｓからスタートし１μｓ周期に取り込むので、デジタイザ１７に格納されるデータは０μｓは５ｍＶ、１μｓは１０ｍＶ、２μｓは５ｍＶ、３μｓは１２ｍＶ、４μｓは１０ｍＶ、５μｓは１４ｍＶ、６μｓは１０ｍＶ、７μｓは１６ｍＶ、８μｓは１５ｍＶ、９μｓは１８ｍＶとなる（図１３（ｄ））。
【００８２】
本実施形態における検査回路を使用することにより、ＬＳＩテスタ１は測定するＤＡコンバータ１５の数よりも少ないデジタイザ１７しか持たなくても、最も出力に時間がかかるＤＡコンバータ１５の測定と同じ時間で複数のＤＡコンバータ１５の出力を取り込むことができる。
【００８３】
ただし、本実施形態ではデジタイザ１７は測定対象である１つ以上のＤＡコンバータ１５の出力信号周期を全て満たせるようにサンプリングしなければならない。例えば、測定対象のＤＡコンバータ１５が２個であり出力周期がそれぞれ、４μｓ、６μｓであれば、デジタイザ１７は少なくとも最大公約数である２μｓの周期でアナログ信号３をサンプリングしなければならない。
【００８４】
なお、アナログ信号セレクタ回路１６はＬＳＩテスタ１もしくは検査ボードまたは測定デバイス内のいずれかに組み込まれていればよい。
【００８５】
また、図１２ではデジタイザ１７はＬＳＩテスタ１に内蔵されているように表しているが、ＬＳＩテスタ１に内蔵されていなくてもよく、例えば検査ボード上にデジタル信号発生器１３を用意してもよい。
【００８６】
【発明の効果】
請求項１記載の検査回路によれば、アナログ入力信号発生器のアナログ入力信号をＡＤコンバータの測定に必要なレベルである１つ以上のアナログ信号に変換することにより、複数のＡＤコンバータを測定する場合において、アナログ入力発生器が測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００８７】
請求項２記載の検査回路によれば、請求項１と同様な効果のほか、信号レベルの切り換わりタイミングも調整できる。
【００８８】
請求項３記載の検査回路によれば、請求項１または請求項２と同様な効果 がある。
【００８９】
請求項４記載の検査回路によれば、複数のデジタル信号出力をセレクタにより選択することにより、複数のＡＤコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタルキャプチャが測定対象のＡＤコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００９０】
請求項５記載の検査回路によれば、請求項４と同様な効果のほか、ＡＤコンバータに対応してレベル変換器を有するため、１つ以上のＡＤコンバータの出力のデジタル信号が異なるレベルであっても、デジタルキャプチャに記憶させることができる。
【００９１】
請求項６記載の検査回路によれば、請求項４または請求項５と同様な効果がある。
【００９２】
請求項７記載の検査回路によれば、デジタル信号発生器のデジタル入力信号をＤＡコンバータの測定に必要なレベルの矩形波にデジタル信号に変換することにより、複数のＤＡコンバータを測定する場合において、デジタル信号発生器が測定対象のＤＡコンバータの数よりも少なくても並列に測定することができるため、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００９３】
請求項８記載の検査回路によれば、請求項７と同様な効果のほか、同時に異なる周期のデジタル信号を入力することができるので、それぞれ必要とするデジタル信号の周期の異なるＤＡコンバータを並列に測定できる。
【００９４】
請求項９記載の検査回路によれば、請求項７または請求項８と同様な効果がある。
【００９５】
請求項１０記載の検査回路によれば、複数のアナログ信号出力をアナログ信号セレクタ回路により選択することにより、複数のＤＡコンバータを測定する場合において、例えばＬＳＩテスタに搭載されているデジタイザが、各ＤＡコンバータのアナログ出力データを記憶することができるので、測定対象のＤＡコンバータの数よりも少なくても並列に測定することができ、高価格なテスタを用いなくても検査時間を大幅に短縮でき、検査コストを削減できる。
【００９６】
請求項１１記載の検査回路によれば、請求項１０と同様な効果がある。
【図面の簡単な説明】
【図１】本発明を代表する検査回路図である。
【図２】本発明の第１の実施形態における検査回路図である。
【図３】本発明の第１の実施形態におけるアナログ信号変換例の説明図である。
【図４】本発明の第２の実施形態における検査回路図である。
【図５】本発明の第２の実施形態におけるアナログ信号変換例の説明図である。
【図６】本発明の第３の実施形態における検査回路図である。
【図７】本発明の第３の実施形態における処理フロー図である。
【図８】本発明の第４の実施形態における検査回路図である。
【図９】本発明の第４の実施形態におけるデジタル信号変換例の説明図である。
【図１０】本発明の第５の実施形態における検査回路図である。
【図１１】本発明の第５の実施形態におけるデジタル信号変換例の説明図である。
【図１２】本発明の第６の実施形態における検査回路図である。
【図１３】本発明の第６の実施形態における処理フロー図である。
【符号の説明】
１ ＬＳＩテスタ
２ アナログ入力信号発生器
３ アナログ信号
４ アナログ入力信号変換回路
５ ＡＤコンバータ
６ デジタル信号
７ デジタル信号セレクタ回路
８ デジタルキャプチャ
９ 制御信号
１０ レベル増減器
１１ サンプルホールド回路
１２ セレクタ
１３ デジタル入力信号発生器
１４ デジタル入力信号変換回路
１５ ＤＡコンバータ
１６ アナログ信号セレクタ回路
１７ デジタイザ
１８ デコーダ
Claims (11)
- アナログ入力信号を発生するアナログ入力信号発生器と、前記アナログ入力信号のレベルを個別に所定のレベルに増減させたアナログ信号を出力することのできる１つ以上のレベル増減器を有するアナログ入力信号変換回路とを備え、前記アナログ信号を検査対象である１つ以上のＡＤコンバータに印加することを特徴とする検査回路。
- アナログ入力信号変換回路は、レベル増減器で変換したアナログ信号を所定の時間保持することのできるサンプルホールド回路を持ち、検査対象である１つ以上のＡＤコンバータにそれぞれ所定のタイミングと入力レベルでアナログ信号を印加する請求項１記載の検査回路。
- アナログ入力信号変換回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内に組み込まれている請求項１または請求項２記載の検査回路。
- １つ以上のＡＤコンバータのデジタル信号の出力を入力とし、所定のアルゴリズムにしたがって各前記デジタル信号出力を切り換えて出力するセレクタを持つデジタル信号セレクタ回路を備え、デジタル出力データを格納するデジタルキャプチャに前記デジタル信号セレクタ回路の出力を入力することを特徴とする検査回路。
- デジタル信号セレクタ回路は、１つ以上のＡＤコンバータの出力であるデジタル信号を表す矩形波を入力として受け取り前記矩形波のレベルを変換して出力する１つ以上のレベル変換器を有し、セレクタは、前記１つ以上のレベル変換器の出力を入力として受け取りデジタルキャプチャに出力する信号を選択する請求項４記載の検査回路。
- デジタル信号セレクタ回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれている請求項４または請求項５記載の検査回路。
- デジタル入力信号を出力するデジタル信号発生器と、前記デジタル入力信号を表す矩形波のレベルを個別に所定のレベルに増減したデジタル信号を出力することのできる１つ以上のレベル増減器を有するデジタル入力信号変換回路を備え、前記デジタル信号を検査対象である１つ以上のＤＡコンバータに印加することを特徴とする検査回路。
- デジタル入力信号変換回路は、レベル増減器で変換したデジタル信号を所定のアルゴリズムでコード変換することのできるデコーダを有し、検査対象である１つ以上のＤＡコンバータにそれぞれ所定のタイミングと入力レベルでデジタル信号を印加する請求項７記載の検査回路。
- デジタル入力信号変換回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれている請求項７および請求項８記載の検査回路。
- １つ以上の前記ＤＡコンバータのアナログ信号の出力を入力とし、所定のアルゴリズムにしたがって各ＤＡコンバータのアナログ出力を切換えて出力することのできるアナログ信号セレクタ回路を備え、アナログ出力データを格納するデジタイザに前記アナログ信号セレクタ回路の出力を入力することを特徴とする検査回路。
- アナログ信号セレクタ回路はＬＳＩテスタもしくは検査ボードまたは測定デバイス内のいずれかに組み込まれている請求項１０記載の検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003128012A JP2004333249A (ja) | 2003-05-06 | 2003-05-06 | 検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003128012A JP2004333249A (ja) | 2003-05-06 | 2003-05-06 | 検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004333249A true JP2004333249A (ja) | 2004-11-25 |
Family
ID=33504322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003128012A Pending JP2004333249A (ja) | 2003-05-06 | 2003-05-06 | 検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004333249A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098501A (ja) * | 2008-10-16 | 2010-04-30 | Mitsubishi Electric Corp | 調整電圧異常判定装置 |
| CN103063937A (zh) * | 2011-10-19 | 2013-04-24 | 北京强度环境研究所 | 模拟量变换器测试台 |
| JP2018182717A (ja) * | 2017-04-03 | 2018-11-15 | エルエス産電株式会社Lsis Co., Ltd. | Ａｄコンバータ |
-
2003
- 2003-05-06 JP JP2003128012A patent/JP2004333249A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098501A (ja) * | 2008-10-16 | 2010-04-30 | Mitsubishi Electric Corp | 調整電圧異常判定装置 |
| CN103063937A (zh) * | 2011-10-19 | 2013-04-24 | 北京强度环境研究所 | 模拟量变换器测试台 |
| JP2018182717A (ja) * | 2017-04-03 | 2018-11-15 | エルエス産電株式会社Lsis Co., Ltd. | Ａｄコンバータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6452518B1 (en) | A-D converting apparatus, and calibration unit and method therefor | |
| JP4153026B2 (ja) | Ａｄ変換器およびａｄ変換方法 | |
| US7265694B2 (en) | System and method for successive approximation | |
| JP4977217B2 (ja) | 半導体試験装置 | |
| US7173443B1 (en) | Semiconductor test system | |
| JP5299404B2 (ja) | アナログデジタル変換装置及びアナログデジタル変換方法 | |
| US8274296B2 (en) | Test apparatus and electronic device that tests a device under test | |
| WO2002059632A1 (fr) | Dispositif numeriseur de forme d'onde a systeme de conversion a/n a entrelacement et dispositif de controle | |
| CN103201956A (zh) | 具有测试电路的σ-δadc | |
| US4486707A (en) | Gain switching device with reduced error for watt meter | |
| TW201240354A (en) | Test apparatus and test method of analog to digital converter | |
| Hafed et al. | A stand-alone integrated excitation/extraction system for analog BIST applications | |
| JP2007013885A (ja) | パイプラインａ／ｄ変換器およびパイプラインａ／ｄ変換方法 | |
| CN102340311B (zh) | 模数转换设备、模数转换方法和电子装置 | |
| JP2004333249A (ja) | 検査回路 | |
| KR100884166B1 (ko) | Ａｄ/ｄａ 변환 겸용 장치 | |
| JP3960858B2 (ja) | アナログ／ディジタル信号変換方法 | |
| US6496783B1 (en) | Electric power calculation system | |
| Korhonen et al. | Combining the standard histogram method and a stimulus identification algorithm for A/D converter INL testing with a low-quality sine wave stimulus | |
| JP4620265B2 (ja) | サンプリング装置、サンプリング方法、交流インピーダンス測定装置および交流インピーダンス測定方法 | |
| JP3692405B2 (ja) | アナログ／デジタル変換器の性能測定システム及び性能測定方法、並びに、デジタル／アナログ変換器の性能測定システム及び性能測定方法 | |
| JP2009124392A (ja) | Ａｄ変換器及び秤 | |
| JP2011242350A (ja) | 半導体試験装置 | |
| GB2337882A (en) | Testing analog to digital converters | |
| JP2006234763A (ja) | 波形測定装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060411 |