KR20120047790A

KR20120047790A - 타임?인터리빙된 아날로그?디지털 컨버터를 위한 로버스트 이득 및 위상 캘리브레이션 방법

Info

Publication number: KR20120047790A
Application number: KR1020110110229A
Authority: KR
Inventors: 선더 에스. 키담비
Original assignee: 인터실 아메리카스 엘엘씨
Priority date: 2010-10-27
Filing date: 2011-10-27
Publication date: 2012-05-14
Also published as: CN102457277A; KR101838298B1; US8558725B2; US20120268299A1; TWI539756B; CN102457277B; TW201218641A

Abstract

그렇지 않으면 에러 정정을 저하시킬 수 있는 샘플링-주파수 대칭들을 제거하도록 디지털 필터를 사용하는 타임-인터리빙된 아날로그-디지털 컨버터(TIADC). 일 실시예에서, 두개의 아날로그-디지털 컨버터(ADC) 코어들은 두개의 ADC 출력들의 세트를 제공한다. ADC 코어들에 의해 출력된 디지털 신호들을 인터리빙하는 것은 입력 신호의 디지털 재표현을 형성한다. ADC 코어들은 오프셋 정정 입력, 이득 정정 입력, 또는 샘플 타임 정정 입력을 가진다. 이들 에러들 중 하나 이상을 추정하기에 앞서, ADC 코어 출력 신호들이 입력 신호의 기대되는 에일리어싱 특징들에 의존하는 필터링으로 필터링된다.

Description

타임인터리빙된 아날로그디지털 컨버터를 위한 로버스트 이득 및 위상 캘리브레이션 방법{ROBUST GAIN AND PHASE CALIBRATION METHOD FOR A TIME-INTERLEAVED ANALOG-TO-DIGITAL CONVERTER}

본 발명은 에러 정정을 저하시킬 수 있는 샘플링-주파수 대칭들을 제거하도록 디지털 필터를 사용하는 타임-인터리빙된 아날로그-디지털 컨버터(TIADC)에 관한 것이다.

관련된 출원(들)에 대한 교차 참조

본 출원은 "Robust Gain and Phase Calibration Method for a Two-Channel Time-interleaved Analog-to-Digital Converter"로 명명된, Sunder S. Kidambi에 의해 2010년 10월 27일에 출원된 미국 가특허출원 제 61/407,217호에 관한 우선권을 주장한다. 위의 언급된 출원(들)의 전체 교시가 참조에 의해 이로써 병합된다.

디지털 통신, 인스트루먼테이션(instrumentation), 센서들, 컴퓨터 주변장치들, 및 다른 전자 디바이스들 및 시스템들에서의 더 높은 대역폭에 대한 증가하는 수요는 더 높은 속도 및 더 높은 해상도 아날로그-디지털 컨버터(ADC)들에 대한 상응하는 필요를 유도하는 것을 계속한다. 현재의 직접 회로(IC) 테크놀로지에서 실행되는 단일 ADC 코어 회로는 낮은 생산 비용을 유지하는 반면에 그러한 어플리케이션들의 변환 요구를 충족시킬 수 없다.

더 높은 샘플 레이트를 제공하는 효과적인 방법은 타임-인터리빙된 패션에서 더 느린 아날로그-디지털 컨버터(ADC) 코어 회로들의 병렬 조합을 사용하는 것이다. M-채널 타임-인터리빙된 ADC 시스템은 각각이 전체 소망되는 시스템 샘플 레이트의 1/M의 샘플 레이트에서 동작하는 M ADC 코어들을 포함한다. ADC 코어들의 동작 특성들 사이의 임의 손상, 컴포넌트 또는 제조 변형들, 다른 미스매치들의 부재하에서, 결과 타임-멀티플렉싱된 출력 샘플들은 시스템 샘플 레이트에서 동작하는 단일 이상적인 ADC의 것과 동일하다. 그러나 실제로는 ADC 시스템의 성능을 저하시킬 수 있는 다른 ADC들 사이의 미스매치들이 항상 있다. 일반적으로 발생하는 미스매치들은 ADC 코어들의 오프셋, 이득 및 위상에서의 차이들로서 그들자신을 드러낸다. 달리 말해서, 모든 ADC 코어들의 오프셋들 및 이득들은 동일하지 않고, ADC 코어들은 시스템 샘플 주파수의 정확하게 균일한 인스턴트들에서 전부 샘플링하지 않다.

본 발명의 목적은 에러 정정을 저하시킬 수 있는 샘플링-주파수 대칭들을 제거하도록 디지털 필터를 사용하는 타임-인터리빙된 아날로그-디지털 컨버터(TIADC)를 제공하는 것이다.

본 특허 출원에서 초점은 이득 및 위상 미스매치 에러들이 ±F_in+F_s/2에서 나타나는 것이 기대될 수 있는 유형의 타임-인터리빙된 ADC(TIADC)에 있고, 여기서 F_in은 입력 신호 주파수이고 F_s는 TIADC 시스템의 샘플 주파수이다.

그러나 만약 입력 신호가 F_s/4 주변에 균일하게 분포되는 컴포넌트들을 가진다면, 그러한 이득 및 위상 미스매치들로인해 소망되는 입력 신호 컴포넌트들과 에러 신호 컴포넌트들, 또는 스퍼들 사이를 구분하는 것은 불가능하다. 결과적으로, 신호의 전체 스펙트럼에 기반해서 이득 및 위상 정정을 수행하는 임의 적응적 정정 회로 또는 알고리즘이 수렴에서의 문제들을 나타내도록 바인딩된다. 정확하게 F_s/4에서의 신호가 F_s/4 주변의 대칭적 신호들의 디제너레이트(degenerate)한 경우라는 점 역시 언급되어야만 한다.

지금까지 알려진 정정 알고리즘들은 일반적으로 입력 신호의 전체 스펙트럼을 사용해왔다. 결과적으로, 위에서 언급된 입력 조건들 하에서, 손상들로인해 신호 주파수 컴포넌트들과 스퍼들 사이를 구분하는 것은 불가능해졌고, 그로써 적응적 정정의 수렴에서 문제들을 나타냈다.

우리는 위에서 언급된 신호 조건들에 대항해 알고리즘들을 로버스트하게 만듦으로써 이러한 문제를 개선하는 접근을 여기서 나타낸다. 입력 신호는 전체 ADC의 나이퀴스트(Nyquist) 주파수 내의 어느곳에서든 비사용된 스펙트럼을 가지는 것으로 알려지거나 또는 가정된다. 예를 들어, M이 2인 2-채널 TIADC에서, 비사용된 스펙트럼은 개별적인 ADC 출력들의 스펙트럼들의 각각에서 비에일리어싱된(unaliased) 영역으로서 나타난다. 각각의 ADC 출력에서의 이러한 비에일리어싱된 스펙트럼이 적응적 정정의 어플리케이션에 앞서, 위에서 언급한 임의 종류의 대칭으로부터 자유로운 신호들을 획득하도록 적합한 디지털 필터에 의해 그때 필터링된다.

그러한 필터링의 부가와 함께, 이득 및 위상 미스매치 정정을 위한 적응적 정정 기법들이 이제 효율적으로 사용될 수 있다. 그러나 일 예시와 같이, 2-채널 TIADC에 적용된 정정 알고리즘은 두개의 ADC 코어들에 의해 산출된 제 1 및 제 2 디지털 신호들의 파워에서의 차이에 기반해서 에러 신호를 측정하는 것에 의한 이득 에러, 또는 추정 샘플-타임 및/또는 두개의 ADC 출력 신호들 사이의 상관관계를 결정하는 것에 의한 위상 에러에 대해 정정하는 디지털 신호 프로세서(DSP)에 의해 실행될 수 있다. "Error Estimation and Correction in a Two-Channel Time Interleaved Analog to Digital Converter"로 명명되는 발표된 미국 특허 제 7,839,323호에서 설명된 것들과 같은 다른 적응적 기법들이 사용될 수 있고, 그것은 그것의 전체로서 참조에 의해 이로써 병합된다. 디지털 필터들은 ADC 출력들과 정정을 실행하는 DSP 사이의 신호 경로에 선택적으로 삽입될 수 있다. 입력 신호가 에일리어싱을 초래할 임의 컨텐트를 가지지 않는 것으로 알려질 때 이것은 필터들을 디스에이블링하고 정정에 대한 전체 입력 신호 스펙트럼의 사용을 생략하며, 그리고 그것들이 존재하는 것으로 알려질 때 에일리어싱을 야기하는 부분들을 제거하는 필터들을 인에이블링한다.

본 발명은 신호 조건들에 대해 알고리즘을 로버스트하게 만듦으로써 선행기술이 갖는 적응적 정정의 수렴에서의 문제들을 개선하는 접근을 제공한다.

앞서 언급한 바는 첨부된 도면들에서 도시되는 바와 같이, 본 발명의 예시적인 실시예들에 관한 다음의 더 상세한 설명으로부터 명백할 것이고 여기서 동일한 참조 부호들은 다른 뷰들에 걸쳐 동일한 부분들을 언급한다. 도면들은 반드시 축적으로 표현되지 않고, 대신에 본 발명의 실시예들을 도시하도록 배치되는 것을 강조한다.
도 1은 여기서 설명된 바와 같은 필터들을 사용하는 타임 인터리빙된 아날로그-디지털 컨버터(TIADC)의 예시적인 실시예의 블록도이다.
도 2는 2-채널 TIADC 실행을 모델링하도록 사용될 수 있는 2-채널 필터 뱅크를 도시한다.
도 3은 수학식 22를 충족시키는 로우패스(lowpass) 스펙트럼을 나타낸다.
도 4는

인 대역통과 스펙트럼을 나타낸다.
도 5는 나이퀴스트의 20% 주변의 에일리어스-프리(alias-free) 영역을 갖는 신호의 스펙트럼이다.
도 6은 로우패스 필터의 사용 없는 이득 에러 변형을 도시한다.
도 7은 로우패스 필터의 사용 없는 위상 에러 변형을 도시한다.
도 8은 로우패스 필터의 사용을 갖는 이득 에러 변형을 도시한다.
도 9는 로우패스 필터의 사용을 갖는 위상 에러 변형을 도시한다.
도 10은 80% 나이퀴스트에서 나이퀴스트까지의 저에너지를 갖는 광대역 신호의 스펙트럼을 나타낸다.
도 11은 로우패스 필터의 사용을 갖는 이득 에러 변형을 도시한다.
도 12는 로우패스 필터의 사용을 갖는 위상 에러 변형을 도시한다.

본 발명의 예시적인 실시예들의 설명이 뒤따른다.

도입

하이 레벨에서, 본 개시는 신호 프로세싱 요소들이 오프셋, 이득, 및 샘플 타임 에러와 같은 에러들을 대해 적응적으로 검출하고 정정하는 TIADC에 관련된다. 일 바람직한 실시예에서, 해법은 에러들이 디지털 회로들에서 검출되고 ADC 코어들을 제어하도록 아날로그 피드백 신호를 인가하는 것에 의해 정정되는 믹싱된 신호 실행이다. 소정 관심은 에러 검출 및 정정 기능들에 피딩되도록 ADC 출력 스펙트럼들 중 오직 특정 컴포넌트들만을 선택하는 디지털 필터의 사용에 관한 것이다. 필터 및 에러들에 대한 그것의 효과의 특징화 및 상응하는 검출 및 정정 기법들을 설명하는 수학적 모델들 역시 전개된다.

여기서 설명되는 에러 검출 및 정정을 위한 신호 프로세싱 요소들이 아날로그 또는 디지털 회로들로서 실행될 수 있고, 프로그램 코드와 같은 디지털 신호 컴포넌트들이 주문형 집적 회로(ASIC)들, 필드 프로그램가능한 게이트 어레이(FPGA)들, 결합적 로직 회로들, 동일한 것의 하나 이상의 결합과 같은 프로그램가능한 디지털 신호 프로세서, 더 범용 프로그래밍된 디지털 컴퓨터에서, 또는 다른 방법들로 실행될 수 있다는 점이 이해되어야만 한다.

여기서 설명된 일 바람직한 실시예에서, 우리는 입력 신호가 샘플링 인스턴트들이 π 라디언(radian)들에 의해 위상에서 분리되는 두개의 ADC 코어 회로들에 의해 샘플링되는 2-채널 TIADC 시스템을 구체적으로 다룬다. 달리 말해서, 만약 T_s=1/F_s가 전체 TIADC 시스템의 샘플링 시간이라면, 하나의 ADC 코어는 매 2nT_s 인스턴트들 마다 샘플링하는 반면에 다른 ADC 코어는 매 (2n+1)T_s 인스턴트들에서 샘플링하며, 그로써 T_s의 전체 레이트에서 샘플들을 제공한다.

도 1은 그러한 2-채널 TIADC(10)의 일 예를 나타내는 블록도이다. TIADC(10)는 12 비트의 비트 폭을 가질 수 있고 400 Msps의 샘플 주파수 F_s에서 동작할 수 있다. 대안적인 실시예들은 더 빠르거나 또는 더 느린 샘플 레이트에서 그리고 더 크거나 또는 더 작은 비트 폭과 함께 동작할 수 있다.

두개의 아날로그-디지털 컨버터(ADC) 코어(20, 21)가 y(n)로서 표현된 디지털 출력 신호(14)를 제공하도록 x(t)로서 표현된 아날로그 입력 신호(12) 상에 동작한다. ADC 코어(20, 21)들 각각은 충전 도메인 파이프라인된 ADC 코어들일 수 있다. ADC 코어(20, 21)들은 위에서 정의된 교류(alternating) 샘플 타임 인스턴트(예를 들어, 코어(20)에 대해 매 2nT_s 인스턴트마다 그리고 코어(21)에 대해 매 (2n+1)T_s 인스턴트마다)들에서 입력 신호(12)를 샘플링하고 홀딩한다. 본 실시예에서의 샘플 타임 인스턴트들은 클록 신호(45)의 홀수 상승 에지(40)(Ø₁)들 및 짝수 상승 에지(41)(Ø₂)들 각각에 의해 제어된다. 그러나 다른 가능한 클록 신호 실행들이 있고 다른 실시예들에서 위상 시프터가 클록 신호(45)와 ADC 코어(20, 21)들 사이에 배열될 수 있다는 점이 이해되어야만 하고, 모든 그러한 문제들은 ADC 코어(20, 21)들이 교류 패션에서 동작하는 것이다.

멀티플렉서(28)가 두개의 ADC 코어(20, 21)들의 출력을 인터리빙하고, 각각은 전체 시스템 샘플 레이트에서 출력 신호(14)를 산출하도록 시스템 샘플 레이트의 하프에서 샘플들을 제공한다.

이하에서 더 상세하게 논의되는 바와 같이, 한쌍의 디지털 필터(22, 23)들이 ADC(20, 21)들의 출력 및 에러에 대해 검출하고 정정하는 디지털 신호 프로세서(DSP)(60)로의 입력 사이에 선택적으로 배치된다. 이하의 논의 이후에 이해될 바와 같이, 디지털 필터(22, 23)들은 그렇지 않으면 에러 검출 및/또는 정정 알고리즘들, 구체적으로 적응적 이득 및 위상 알고리즘들의 특정 유형이 수렴하는 것을 실패시키는 것을 야기할 수 있는 특정 신호 아티팩트들을 감쇠시킨다.

스위치(24, 25)들은 DSP가 특정 조건들 하에서 비필터링된 ADC 코어(20, 21) 출력들 상에 동작하도록 필터(22, 23)들을 바이패싱하도록 선택적으로 배치된다.

디지털 신호 프로세서(DSP)(60)는 ADC(20, 21)들의 출력들에서의 오프셋, 이득, 및 위상 에러들을 모니터링하고 정정한다. 스위치 출력들은 ADC(20, 21)들 각각으로부터 DSP(60)로 필터링된 신호들을 피딩하고, 에러를 컴퓨팅하고 그때 룩-업 테이블(LUT)(30-35)들의 뱅크, 또는 디지털-아날로그 컨버터(DAC; 미도시)들의 뱅크, 또는 아날로그 도메인에서의 변경에 영향을 줄 수 있는 디지털 입력에 응답하는 임의 다른 회로를 사용하여 상응하는 정정(들)을 인가한다. 도 1에서 나타난 실시예에서, ADC(20, 21)들은 상응하는 오프셋 LUT(OLUT)(30, 31), 이득 LUT(GLUT)(32, 33), 및 위상 LUT(PLUT)(34, 35)를 가진다. DSP(60)는 적응적 알고리즘들에 따라서 이들 검출된 에러들을 프로세싱한다. DSP에 의해 실행된 적응적 정정은 미리 정해진 수의 ADC 출력 샘플들에 걸쳐 선택된 디지털 값들의 세트를 결정할 수 있고, 상응하는 기준 값들의 세트를 결정할 수 있으며, 비교 결과를 생성하고 그런 후에 에러 추정을 제공하도록 비교 결과를 누산하도록 선택된 디지털 값들의 세트와 기준 값들의 세트를 비교할 수 있다. 오프셋, 이득 및 위상 에러들을 검출하도록 DSP(60)에 의해 사용될 수 있는 적응적 알고리즘들의 소정 또 다른 세부사항들이 Kidambi, S.에 의한 그리고 본 출원의 양수인 Intersil Americas, Inc.에게 양도된 "Error Estimation and Correction in a Two-Channel Time-Interleaved Analog-to-Digital Converter"로 명명되는 발표된 미국 특허 제 7,839,323호에서 제시되고, 그것의 전체 내용은 참조에 의해 이로써 병합된다. 그러나 다른 에러 검출 및 정정 알고리즘들이 사용될 수 있다.

바람직한 실시예들에서, DSP(60)는 디지털 도메인에서 에러들을 추정하고 각각이 일반적으로 메모리를 포함하는 LUT(30-35)에서 저장된 값들을 사용하여 아날로그 도메인에서 에러들을 정정한다. 디지털 추정 정보는 디지털 및 아날로그 도메인들 사이의 인터페이스들과 같이 LUT(30-35)들을 사용하여 상응하는 아날로그 정정 전압 또는 전하 양으로 트랜스레이팅될 수 있다. 예를 들어, 아날로그 회로들 및/또는 DAC(미도시)들이 디지털 에러 신호 및 OLUT(30, 31)에 저장된 상응하는 어드레스 값에 기반해서 ADC(20, 21)들 사이의 상대적인 및/또 절대적인 오프셋 에러를 정정하도록 사용될 수 있다. GLUT(32, 33)들 및 PLUT(34, 35)들 역시 디지털 에러 신호들에 대해 어드레스 값들을 저장할 수 있다. 사실상, LUT(30-35)는 ADC(20, 21)들에 대해 설정하는 아날로그 입력으로 에러를 변환하는 것에 의해 디지털-아날로그 변환을 수행한다.

불완전한 이득 및 샘플 타임들의 효과

실제의 2-채널 TIADC에서, 두개의 ADC(20, 21)의 이득들 및 샘플 인스턴트들은 완전하지 않다. 우리는 이제 두개의 ADC(20, 21)들에서의 불완전한 이득들의 영향(implication)을 나타낼 것이다. 입력 신호가

에 의해 특징화되도록 하고, 여기서 ω₁ 및 ω₂는 신호의 방사상(radial) 주파수들이고 Ø₁ 및 Ø₂는 임의 아비트레리 위상들이다. 단순함을 위해, 두개의 ADC(20, 21)들에 아무런 샘플링 에러가 없다고 가정하자. 만약 G₁ 및 G₂가 두개의 ADC(20, 21)들의 이득들이라면, TIADC 시스템(10)의 출력이

에 의해 주어진다. 여기서

여기서 ω_s=2πF_s이고 우리는 (-1)ⁿ=cos(ω_snT_s/2) 라는 사실을 사용해왔다. 두개의 ADC(20, 21)들 사이의 이득 미스매치가 스케일링된 입력 신호에 더하여 이미지 신호를 산출한다는 점이 수학식(2)으로부터 보여질 수 있다. 만약 입력 신호가

와 같다면, 그때 수학식(2)으로부터 우리는 입력 및 이미지 신호들의 주파수 컴포넌트들 사이를 구분하는 것이 불가능하다는 점을 인식한다. 따라서, 그들 사이의 이득 미스매치에 대해 정정하도록 두개의 ADC(20, 21)들로부터의 신호들의 파워를 사용하는 DSP(60)에 의해 실행되는 임의 적응적 알고리즘은 입력 신호(12)의 파워와 이미지 신호의 파워를 구분할 수 없을 것이다.

위의 유도는 ω_s/4와 관련해서 대칭인 주파수 컴포넌트들을 갖는 광대역 입력 신호(12)로 확대될 수 있다. 따라서, 입력 신호(12)가 각각의 ADC의 나이퀴스트 주파수와 관련해서 대칭인 컴포넌트들을 가질 때 전체 스펙트럼을 사용하는 파워-기반 알고리즘들은 TIADC 시스템(10)에서 다양한 ADC들 사이의 이득 미스매치들을 정정하도록 사용될 수 없다.

이제 2-채널 경우에서 ADC 코어들 사이의 샘플 타임(위상) 에러들의 효과를 살펴보자. 단순함을 위해 우리는 두개의 ADC(20, 21)들 사이에 아무런 이득 에러도 없다고 가정한다. 우리는 오직 두개의 ADC들의 샘플 인스턴트들 사이의 상대적 차이에만 관심이 있다. 위에서 언급된 바와 같이, 하나의 ADC(20)가 타임 인스턴트 2nT_s에서 샘플링하고 다른 ADC(21)는 타임 인스턴트들 (2n+1)T_s+Δt에서 샘플링하며, 여기서 Δt는 두개의 ADC(20, 21)들 사이의 샘플링 타임 에러라고 가정한다. 수학식(1)에 의해 특징화되는 입력 신호를 가정할 때, 출력은

에 의해 주어진다. 항등식 (-1)ⁿ=cos(nπ)를 사용하여, 우리는 다음과 같이 위의 수학식을 작성할 수 있다.

sin(a)cos(nπ)=sin(a)cos(ω_snT_s/2)=sin(a-ω_snT_s/2)를 사용하여, 우리는

를 가진다. 다시, 만약 입력 신호가

와 같다면, 그때 수학식(5)으로부터 우리는 입력 및 이미지 신호들의 주파수 컴포넌트들 사이를 구분하는 것이 불가능하다는 점을 인식한다. 그러한 분석은 개별적인 컨버터들의 나이퀴스트 레이트와 관련해서 대칭인 주파수 컴포넌트들을 가지는 광대역 신호로 확대될 수 있다.

특정 적응적 이득 및 위상 알고리즘들은 두개의 ADC(20, 21)로부터의 신호들 사이의 교차-상관관계의 파워에 기반해서 이득 및 위상 미스매치들 각각을 캘리브레이팅한다. 신호들이 위에서 언급된 대칭 주파수들의 종류를 가진다는 점에서 그러한 알고리즘들이 어플리케이션들에서 수렴하는 것에 실패할 수 있다는 점이 이제 인정될 수 있다. 우리는 이제 입력 신호들이 특정 조건을 충족시키는 정정에 대해 사용되는 신호가 제공되는 그러한 주파수 대칭을 가지는 상황들 하에서 사용될 수 있는 디지털 필터를 설명한다. 본 접근을 설명하기 위해, 우리는 2-채널 분석/합성 필터 뱅크 시스템의 모델을 제 1 전개하고, 그런 후에 그것과 2-채널 TIADC 시스템 사이의 등가를 나타낸다.

2-채널 분석/합성 필터 뱅크 시스템

도 2에서 나타난 바와 같이 2-채널 분석/합성 필터 뱅크 시스템(200)을 고려한다. 필터 뱅크 시스템은 각각의 채널에 대해 분석 스테이지(210-0, 210-1) 및 합성 스테이지(240-0, 240-1)를 가진다. 각각의 채널 역시 다운샘플러(220-0, 220-1)를 가지고 각각의 합성 스테이지는 언샘플러(230-0, 230-1)를 가진다. k=0, 1에 대해 신호들 u_k(n)는 각각의 분석 스테이지의 출력이고, v_k(n)는 다운샘플러의 출력이며, w_k(n)는 언샘플러의 출력이고, y_k(n)은 합성 스테이지의 출력이다.

H₀(z), H₁(z)은 각각의 분석 스테이지(210-0, 210-1)들에 대한 전달 함수들을 나타내고, G₀(z), G₁(z)은 합성 스테이지(240-0, 240-1)들의 각각의 전달 함수들을 나타내도록 하자. k=0, 1에 있어서, 신호들 u_k(n), v_k(n), w_k(n), 및 y_k(n)에 대한 주파수 도메인 표현이 U_k(z), V_k(z), W_k(z), 및 Y_k(z) 각각에 의해 주어지도록 하자. 또한, x(n) 및 y(n)는 2-채널 필터 뱅크 시스템(200)의 입력 및 출력 각각이고, X(z) 및 Y(z)는 입력 및 출력 각각의 전달 함수들이도록 하자.

도 2에서 입력에서 출력으로 나타나는 신호 경로에 뒤이어, 우리는 다음을 유도할 수 있다.

위의 수학식에서 용어를 재-배열하여, 우리는

을 얻는다. 여기서

이다.

완전한 재구성을 위해서, 즉,

이고, 여기서 c 및 L은 아비트레리 이득 및 딜레이 각각이며, 다음의 조건들은:

홀딩해야만 한다.

S(z)=0을 획득하기 위해, 우리는

을 선택할 수 있다.

결과적으로,

이다.

2-채널 필터 뱅크 및 2-채널 TIADC 시스템 사이의 관계

일반성의 손실 없이, 두개의 ADC에서 아무런 오프셋도 가지지 않는 2-채널 TIADC 시스템을 가정하자. 이제,

이고 여기서 ｇ 및 δ 각각은 ADC의 두개의 채널들 사이의 이득 및 샘플-타임 에러라고 하자. 수학식(17, 18)을 사용하여, 우리는 다음과 같이 합성 필터들을 유도할 수 있다.

이상적인 2-채널 타임-인터리빙된 ADC에서, δ=0이고 ｇ=1이다. 따라서 T(z)=z^-1 이고 이런 이유로 완전한 재구성이 획득될 수 있다. 대안적으로, 만약 δ≠0 및 ｇ≠1이, 실제상 2-채널 TIADC와 같이, 사전에 알려졌다면, 그때 G₀(z)는 완전한 재구성을 획득하도록 설계될 수 있다. 이들은 선험적으로 알려지지 않기 때문에, 우리는 그들을 추정하고 뒤이어 G₀(z)를 설계하거나 적응적 패션에서 그들의 이상적인 값들에 근접한 δ 및 ｇ을 유도할 수 있다. 이하에서, 우리는 위에서 언급된 미국 특허 제 7,839,323호에서 설명된 바와 같이 적응적 정정 알고리즘들을 허용하는 방법을 제시한다.

2-채널 TIADC를 위한 로버스트 이득 및 위상 캘리브레이션 방법

실제적 2-채널 TIADC에서, δ≠0이고 ｇ≠1라는 점이 이해되어야만 한다. 이제 입력 신호를

과 같이 나이퀴스트 대역폭의 특정 영역(영역들)에서 고려하자. 도 3은 수학식(22)을 충족시키는 로우패스 스펙트럼을 나타낸다. 여기서 샘플 주파수가 500 MHz로 가정된다. 로우패스 스펙트럼은 200 MHz의 대역폭을 차지한다. 영역들 0≤ω≤0.2π 및 0.8π≤ω≤π가 에일리어스 프리라고 보여질 수 있으나, 신호는 0.2π와 0.8π 사이의 어느 곳에서든 대칭 주파수 컴포넌트들을 가질 수 있다.

이제 에일리어스-프리 스펙트럼이 각각의 ADC 코어(20, 21)의 출력에서 의미하는 것을 살펴보자. 이를 이해하기 위해서, 우리는 다음과 같이 개별적인 ADC 코어(20,21)들에 대해 수학식(7)을 재작성한다.

영역 0<ω<0.4π에서, 각각의 ADC의 출력이 에일리어스 프리라는 것을 용이하게 알 수 있다.

결과적으로,

이다.

도 1에 대해 다시 언급할 때, 각각의 디지털 로우패스 필터(22, 23)에 의해 각각의 ADC(20, 21)의 출력으로부터의 신호를 필터링하는 것에 의해, 우리가 각각의 ADC(20, 21)로부터 에일리어스-프리 스펙트럼을 획득할 수 있다는 점이 이제 인정될 수 있다. 로우패스 필터링된 신호들이 이제 적응적 알고리즘들을 사용하여 이득 및 위상 미스매치들을 추정하고 정정하도록 DSP(60)에 의해 사용될 수 있다.

도 4는 0<ω_l<ω_u<π인 대역통과 스펙트럼을 나타낸다. 다시, 동일한 분석을 사용하여, 우리는

의 대역폭을 갖는 대역통과 필터를 통해 각각의 ADC의 출력을 필터링할 수 있다.

필터 설계 고려사항들

두개의 디지털 필터(22, 23)들로부터의 대역통과 필터링된 출력들이 ADC들에서 이득 및 위상 미스매치들을 추정하고 정정하는 적응적 알고리즘들을 실행하도록 이제 DSP(60)에 의해 사용될 수 있다. 일 실시예에서, 이들 필터(22, 23)들은 (310)에서의 이득 정정 및/또는 위상 정정(410) 기능들을 수행하는 DSP 이전에, 디지털 신호 프로세서(DSP)(60) 그 자체에 의해 실행될 수 있다. 다른 실시예들에서, 두개의 디지털 필터(22, 23)들이 존재하는 신호들의 샘플링 레이트에 의존하여, 범용 데이터 프로세서들, 하드와이어드 로직 회로들에 의해 또는 다른 방법들로 실행되는 프로그램들과 같이, 개별 DSP들, 필드 프로그램가능한 게이트 어레이(FPGA)들로서 실행될 수 있다.

디지털 필터(22, 23)이 특정 조건들에서 스위치(24, 25)들을 사용하여 바이패싱될 수 있다. 예를 들어, 오프셋 정정은 2-채널 TIADC 시스템에서의 에일리어싱 문제에 의해 영향을 받지 않는 것으로 알려져 있다(달리 말해, 오프셋을 정정하기 위해 사용된 정보가 에일리어싱된 주파수들에서가 아니라, DC에 또는 나이퀴스트 주파수에 위치되어 있다). 따라서, DSP(60)가 오프셋을 정정할 때, 스위치(24, 25)들이 필터(22, 23)들을 바이패싱하도록 설정될 수 있다.

입력 신호가 에일리어싱 아티팩트들을 도입하는 것으로 기대될 수 있는 유형인지 여부가 때때로 사전에 알려질 수 있다. 예를 들어, 입력 신호 x(t)가 통신 시스템(셀룰러, 케이블 텔레비전 등의 유형 신호와 같음)으로부터 유래할 때, 입력 신호의 대역폭 및 주파수 특성들이 미리-결정될 수 있다. 그러한 예에서, 입력 신호가 에일리어싱 아티팩트들을 도입하지 않을 것이고, 그러므로 필터(22, 23)들이 바이패싱될 수 있다고 결론짓는 것이 가능할 수 있다. 일부 예들에서, 심지어 입력 신호 특성들이 사전에 알려지지 않을 때조차, 다른 회로들 및/또는 신호 프로세서들(여기서 미도시 및 미설명됨)을 갖는 입력 신호의 대역폭 및 주파수 특성들을 자동적으로 검출하는 것 역시 가능할 수 있다.

시뮬레이션들

우리는 이제 시뮬레이션의 방법에 의해 본 개념의 효과를 나타낸다. 도 5는 50 MHz에서 200 MHz가지의 대칭적인 주파수 컴포넌트들의 많은 쌍들을 갖는 입력 신호의 스펙트럼을 나타낸다. 그것은 35MHz 주변에서 하나의 톤을 가진다. 달리 말해서, 신호 스펙트럼은 나이퀴스트 주파수의 80% 내지 나이퀴스트 주파수 사이의 영역에서 영(zero)이다(또는 낮다).

도 6은 디지털 필터들이 사용되지 않을 때 이득 에러의 변화를 나타낸다. 보여질 수 있는 바와 같이, 이득 납(knob) 값들을 갖는 이득 에러의 변화는 매우 비선형적이고 불규칙하다. 적응적 알고리즘이 잘못된 값으로 수렴한다.

유사하게 도 7은 필터들이 사용되지 않을 때 위상 에러의 변화를 나타낸다. 보여질 수 있는 바와 같이, 위상 알고리즘은 수렴하지 않는다. 오프셋 미스매치가 그것이 에일리어스 주파수들에 의해 영향받지 않는 바와 같이 매우 잘 수렴한다는 점이 언급되어야만 한다.

이제 필터링된 신호들이 이득 및 위상 에러 계산에 대해 사용될 수 있는 바와 같이 필터들을 적용시키자. 디지털 필터들이 에일리어스-프리 영역에 상응하는 통과-대역을 가지도록 여기서 가정될 수 있다. 도 8은 이득 에러의 변화를 나타낸다. 보여질 수 있는 바와 같이, 에러 변화는 잘 거동되고 이득 알고리즘은 매우 평활하게 수렴할 것이다.

유사하게, 도 9는 위상 에러의 변화를 나타낸다. 보여질 수 있는 바와 같이, 위상 알고리즘은 임의 문제 없이 수렴할 것이다.

이제 나이퀴스트 주파수의 80%를 차지하는 광대역 신호를 사용하자. 결과적으로, 스펙트럼은 DC로부터 나이퀴스트 주파수의 20%까지 에일리어스-프리이다.

도 10은 그러한 입력 신호의 스펙트럼을 나타낸다.

도 11은 이득 에러의 변화를 나타낸다.

도 12는 위상 에러의 변화를 나타낸다.

여기서 인용된 모든 특허들의 교시들, 공개된 출원들 및 참조들이 그들의 전체에서 참조에 의해 병합된다.

본 발명이 그것의 예시적인 실시예들에 대한 참조와 함께 구체적으로 도시되고 설명되는 반면에, 형식 및 세부사항들에서의 다양한 변경들이 첨부된 청구항들에 의해 포함되는 본 발명의 범위로부터 벗어남 없이 그 안에서 이루어질 수 있다는 점이 해당 기술분야의 당업자들에 의해 이해될 것이다.

10: TIADC 시스템
12: 입력 신호
14: 출력 신호
20, 21: ADC
22, 23: 디지털 필터
24, 25: 스위치
28: 멀티플렉서
30, 31: OLUT
32, 33: GLUT
34, 35: PLUT
60: DSP

Claims

아날로그-디지털 컨버터(ADC) 장치에 있어서,
클록 신호를 발생시키기 위한 클록 신호 발생기;
상기 클록 신호 발생기에 결합되고, 제 1 디지털 신호를 제공하도록 입력 신호를 변환하는 제 1 ADC;
상기 클록 신호 발생기에 결합되고, 제 2 디지털 신호를 제공하도록 상기 입력 신호를 변환하는 제 2 ADC;
제 1 필터링된 신호를 제공하도록 상기 제 1 디지털 신호를 필터링하기 위한 제 1 디지털 필터로서, 상기 제 1 ADC의 결과로서 에일리어싱되는 상기 제 1 디지털 신호의 컴포넌트들을 감쇠시키는 주파수 응답을 갖는 상기 제 1 디지털 필터;
제 2 필터링된 신호를 제공하도록 상기 제 2 디지털 신호를 필터링하기 위한 제 2 디지털 필터로서, 상기 제 2 ADC의 결과로서 에일리어싱되는 상기 제 2 디지털 신호의 컴포넌트들을 감쇠시키는 주파수 응답을 갖는 상기 제 2 디지털 필터;
상기 제 1 및 제 2 필터링된 신호들을 수신하도록 결합되고, 상기 제 1 및 제 2 필터링된 신호들에 기반해서 에러 측정 신호를 산출하는 에러 측정 블록;
상기 에러 신호를 수신하도록 결합되고, 상기 에러 측정 신호에 기반해서 상기 제 1 및 제 2 ADC들 사이의 오프셋, 이득, 및 샘플-타임 에러 중 적어도 하나를 추정하며, 상기 제 1 및 제 2 ADC들 중 적어도 하나의 오프셋, 이득, 및 샘플-타임 에러 중 하나를 정정하도록 상기 추정된 에러에 상응하는 정정 신호를 피드백하는 적응적 프로세서; 및
상기 입력 신호의 디지털 표현을 형성하도록 상기 제 1 및 제 2 디지털 신호들을 인터리빙하기 위한 멀티플렉서;를 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1 항에 있어서,
상기 입력 신호는 상기 제 1 및 제 2 ADC들의 나이퀴스트 존 내에 있는 비사용된 스펙트럼 부분을 가지는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 제 1 디지털 필터는 상기 제 1 ADC의 결과로서 에일리어싱되지 않은 상기 제 1 디지털 신호의 컴포넌트들을 통과하는 통과 대역을 가지는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 3항에 있어서,
상기 제 2 디지털 필터는 상기 제 2 ADC의 결과로서 에일리어싱되지 않은 상기 제 2 디지털 신호의 컴포넌트들을 통과하는 통과 대역을 가지는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 디지털 필터들 중 적어도 하나와 상기 에러 측정 블록 사이에 연결되는 스위치로서, 상응하는 디지털 필터를 선택적으로 디스에이블링하기 위한 상기 스위치를 부가적으로 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 5항에 있어서,
상기 스위치는, 만약 에일리어싱된 부분들이 상기 입력 신호에 존재하는 것으로 기대된다면 상기 디지털 필터를 인에이블링하도록 연결되는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 제 1 또는 제 2 디지털 필터의 주파수 응답은 상기 입력 신호의 특성들에 의존하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 제 1 또는 제 2 디지털 필터 중 적어도 하나는 프로그램가능한 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 제 1 또는 제 2 디지털 필터들 중 적어도 하나의 출력은 이득 또는 위상의 정정을 위해 사용되는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 9항에 있어서,
상기 제 1 또는 제 2 디지털 신호들 중 적어도 하나는 오프셋 정정을 위해 사용되는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 적응적 프로세서는 상기 제 1 및 제 2 필터링된 신호들의 파워에서의 차이에 기반해서 에러 신호를 측정하는 것에 의해 이득 에러를 정정하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 적응적 프로세서는 상기 제 1 및 제 2 필터링된 신호들 사이에 상관관계를 결정하는 것에 의해 샘플-타임 에러를 정정하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 적응적 프로세서는 오프셋, 이득, 및 샘플-타임 에러들을 정정하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
상기 제 1 및 제 2 ADC들 중 적어도 하나의 오프셋 설정, 이득 설정, 또는 딜레이 설정 중 적어도 하나에 대해 아날로그 제어 입력에서의 변화에 영향을 미치도록 상기 적응적 프로세서에 응답하는 하나 이상의 회로들을 더 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
제 1항에 있어서,
단일 디지털 필터는 상기 제 1 및 제 2 디지털 필터 모두로서 역할하도록 멀티플렉싱되는 것을 특징으로 하는 아날로그-디지털 컨버터 장치.
두개의 디지털 신호들로서 두개의 ADC 출력들의 세트에 제공하도록 두개의 아날로그-디지털 컨버터(ADC) 코어들로 입력 신호를 변환하는 단계로서, 상기 ADC 코어들 중 적어도 하나는 오프셋 정정, 이득 정정, 또는 샘플 타임 정정 중 적어도 하나를 갖는 상기 변환하는 단계;
상기 입력 신호의 디지털 표현을 형성하도록 상기 ADC 코어들에 의해 출력되는 상기 두개의 디지털 신호들을 인터리빙하는 단계;
상응하는 두개의 필터링된 신호들을 산출하도록 상기 두개의 디지털 신호들을 필터링하는 단계로서, 상기 필터링하는 단계의 주파수 응답은 상기 입력 신호의 기대되는 에일리어싱 특징에 의존하는 상기 필터링하는 단계;
상기 필터링된 신호들 중 적어도 하나로부터 이득 또는 샘플 타임 에러 중 적어도 하나를 추정하는 단계; 및
상기 이득 또는 샘플 타임 에러로부터, 상기 ADC 코어들 중 적어도 하나에 인가되는 상기 이득 정정 또는 위상 정정 중 상응하는 하나를 결정하는 단계;를 포함하는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 입력 신호는 상기 ADC 코어들 중 적어도 하나의 나이퀴스트 존 내에 있는 비사용된 스펙트럼 부분을 가지는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 필터링하는 단계는 상응하는 ADC 코어의 동작의 결과로서 에일리어싱되지 않는 상기 입력 신호의 주파수 컴포넌트들을 통과하는 주파수 응답을 가지는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 필터링하는 단계들 중 적어도 하나를 선택적으로 인에이블링하거나 또는 디스에이블링하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 19항에 있어서,
만약 에일리어싱된 부분들이 상기 입력 신호에 존재하는 것으로 기대되지 않는다면 상기 필터링하는 단계들 중 적어도 하나는 디스에이블링되는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 필터링하는 단계들 중 적어도 하나는 디스에이블링되고, 오프셋에 대해 정정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 16항에 있어서,
이득 에러를 정정하는 단계는 상기 필터링된 신호들 중 두개 이상의 파워에서의 차이에 기반해서 에러를 측정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 16항에 있어서,
샘플-타임 에러를 정정하는 단계는 상기 필터링된 신호들 중 두개 이상의 사이에서 상관관계를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 정정하는 단계는 오프셋, 이득, 및 샘플-타임 에러들을 정정하는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 제 1 및 제 2 ADC 코어들 중 적어도 하나의 오프셋 설정, 이득 설정, 또는 딜레이 설정 중 적어도 하나에 대해 아날로그 제어 입력에서의 변화에 영향을 미치는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 16항에 있어서,
상기 필터링하는 단계에서 산출하는 상기 두개의 디지털 필터들의 출력들은 이득 또는 위상 중 적어도 하나에 대해 정정하는 부가적인 단계에서 사용되는 것을 특징으로 하는 방법.
입력 신호를 변환하도록 컴퓨터 실행가능한 명령어를 저장하기 위한 유형의 비-일시적 컴퓨터 판독가능한 매체로서,
상기 컴퓨터 실행가능한 명령어는,
적어도 일부가 오프셋 정정 입력, 이득 정정 입력, 또는 위상 정정 입력 중 적어도 하나를 갖는, 상응하는 수의 아날로그-디지털 컨버터(ADC) 코어들로부터 두개의 디지털 신호들을 수신하고;
상응하는 하나 이상의 필터링된 신호들을 산출하도록 상기 두개의 디지털 신호들 중 하나 이상을 필터링하며;
상기 하나 이상의 필터링된 신호들로부터 이득 또는 샘플 타임 에러 중 적어도 하나를 추정하고; 그리고
상기 이득 또는 샘플 타임 에러로부터, 상기 ADC 코어들 중 적어도 하나에 인가되는 상기 이득 정정 입력 또는 위상 정정 입력 중 상응하는 하나를 결정하기 위한; 것이고,
상기 필터링의 주파수 응답은 상기 입력 신호의 기대되는 에일리어싱 특성에 의존하는 것을 특징으로 하는 유형의 비-일시적 컴퓨터 판독가능한 매체.