CN108768396B - 一种用于多通道adc的时钟相位失配校准电路 - Google Patents

Abstract

本发明提供了一种用于多通道ADC的时钟相位失配校准电路，属于集成电路技术领域。所述用于多通道ADC的时钟相位失配校准电路，包括时钟接收电路、时钟占空比稳定电路、时钟驱动电路、M个延迟电路、M个多相时钟产生电路、M个时钟等效延迟电路、M通道的N位模数转换器、参考时钟产生电路、鉴相器、环路滤波器、K位模数转换器以及控制电路，能够根据系统精度和硬件开销自动折衷选择校准精度，并且具有低功耗特点。

Description

一种用于多通道ADC的时钟相位失配校准电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种用于多通道ADC的时钟相位失配校准电路。

背景技术

精度14位、采样速率大于100MSPS的流水线ADC（模数转换器），一直是各类中频采样系统的主要选择，因而被大规模运用于多载波宽带无线通信和雷达接收等电子应用系统中。为降低成本和提高可靠性，各类电子系统对于低功耗和小型化的需求日益突出，其对所使用ADC电路的功耗和面积要求日益严格。为提高流水线ADC的集成度，通常采用单芯片集成多通道ADC电路的方式来降低板级系统设计时所占用的空间。为实现流水线ADC电路的多通道集成，其所使用的单通道流水线ADC内核电路必须具备一些特别要求：首先，该ADC内核必须具备低功耗和小面积特性，否则，多通道集成带来的功耗和可靠性问题将极大限制板级系统应用；其次，该ADC内核必须使用尽可能少的输出端口数，否则，集成后带来的封装问题和板级系统的高速信号线的布线问题均会带来极大限制。

除此之外，当多通道ADC在同一颗芯片集成时，由于不同芯片区域之间的器件参数存在不匹配，导致多通道ADC之间的同步时钟出现相位误差。特别对于高速高精度ADC，不同通道ADC之间的延时和相位不同步的影响会非常明显，这种相位不同步对于雷达和多通道无线通信等系统性能有着更大影响。因此需要一定的校正方法将该类延时不同步误差加以去除。因此设计可对多通道ADC之间的采样时钟的相位误差进行自校准的电路很有现实意义。

发明内容

本发明的目的在于提供一种用于多通道ADC的时钟相位失配校准电路，以解决现有的ADC之间的延时和相位不同步的问题。

为解决上述技术问题，本发明提供一种用于多通道ADC的时钟相位失配校准电路，包括时钟接收电路、时钟占空比稳定电路、时钟驱动电路、M个延迟电路、M个多相时钟产生电路、M个时钟等效延迟电路、M通道的N位模数转换器、参考时钟产生电路、鉴相器、环路滤波器、K位模数转换器以及控制电路，各个延迟电路、各个多相时钟产生电路、各个时钟等效延迟电路和各个N位模数转换器一一相对应，延迟电路的时钟输出端同时连接相对应的多相时钟产生电路和时钟等效延迟电路的时钟输入端；多相时钟产生电路的多相输出时钟进入相对应的N位模数转换器；

其中，时钟接收电路、时钟占空比稳定电路和时钟驱动电路依次连接，所述时钟驱动电路的M个输出时钟CKin1~CKin M分别连接到M个延迟电路的时钟输入端，所述时钟驱动电路的第M+1个输出时钟CKinref连接到参考时钟产生电路的时钟输入端；所述控制电路的M个控制信号输出端分别连接到M个延迟电路的控制信号输入端，所述控制电路的M个K位延迟码输出端分别连接到M个延迟电路的延迟码输入端；M个时钟等效延迟电路的时钟输出端连接到鉴相器的M个时钟输入端；鉴相器的第M+1个时钟输入端连接到参考时钟产生电路的时钟输出端；参考时钟产生电路的控制输入端连接到控制电路的K位选择码输出端口；鉴相器的相位误差信号输出端Vp连接到环路滤波器的输入端；环路滤波器的输出电压Vi被输入到K位模数转换器的电压输入端；K位模数转换器的K位量化码输出到控制电路的误差输入端口；控制电路的校准控制信号Ctrl_mode输出端口同时连接到鉴相器、环路滤波器和K位模数转换器的校准控制信号输入端口；

其中，N、M和K均为任意正整数。

可选的，所述用于多通道ADC的时钟相位失配校准电路包括校准模式和补偿模式；

在进入校准模式时，所述用于多通道ADC的时钟相位失配校准电路依次对M通道的N位模数转换器进行相位误差校准，依次产生M组K位延迟码；在进入补偿模式时，M组K位延迟码保持不变，所述用于多通道ADC的时钟相位失配校准电路同时对M通道的N位数模转换器进行相位误差补偿，所述M个时钟等效延迟电路、参考时钟产生电路、鉴相器、环路滤波器和K位模数转换器被关闭以降低功耗。

可选的，所述时钟驱动电路包含一个多通道时钟产生及预驱动电路和M+1个时钟远程驱动电路；所述时钟占空比稳定电路输出的时钟输入多通道时钟产生及预驱动电路，产生M+1路时钟并经M+1个时钟远程驱动电路得到M+1路输出时钟；其中，M路时钟CKin1~CKin M分别连接到M个延迟电路，第M+1路时钟CKinref输出到参考时钟产生电路。

可选的，所述用于多通道ADC的时钟相位失配校准电路能够用于M通道同步采样ADC，也能够用于M通道时间交织ADC；

当用于M通道同步采样ADC时，所述多通道时钟产生及预驱动电路所产生的M+1路时钟为相同相位的时钟信号；

当用于M通道时间交织ADC时，所述多通道时钟产生及预驱动电路所产生的M路时钟CKin1~CKin M为等间隔相位差的时钟信号，相位差为360°/M；第M+1路时钟CKinref与M路时钟CKin1~CKinM中的一路时钟相同。

可选的，所述延迟电路包括：一个延迟单元选择译码电路和2^K-1个数控延时单元；2^K-1个数控延时单元包括依次相连的数控延时单元1、数控延时单元2、...、数控延时单元2^K-1；

K位延迟码进入所述延迟单元选择译码电路产生2^K-1个延时开关控制信号，2^K-1个延时开关控制信号分别控制2^K-1个数控延时单元的延迟时间；时钟驱动电路的输出时钟依次经过数控延时单元1、数控延时单元2、...、数控延时单元2^K-1后输出；

当所述延迟电路进入校准模式时，2^K-1个数控延时单元的延时受2^K-1个延时开关控制信号控制；当所述延迟电路进入补偿模式时，2^K-1个数控延时单元的延时保持不变，不受2^K-1个延时开关控制信号控制；

K为正整数。

可选的，所述时钟等效延迟电路包括：依次相连的多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元；

延迟电路的输出时钟依次经过多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元后输出；

当所述时钟等效延迟电路进入校准模式时，所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元正常工作；当所述时钟等效延迟电路进入补偿模式时，所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元被关闭；

其中，R为不大于N的正整数。

可选的，所述参考时钟产生电路包括：一个可编程频率调整电路和一个可编程占空比调整电路；所述可编程频率调整电路和所述可编程占空比调整电路均受K位选择码控制；在K位选择码的控制下，频率和占空比固定的输入时钟先后经过所述可编程频率调整电路和所述可编程占空比调整电路之后输出不同频率和占空比的基准时钟。

可选的，所述控制电路包括：核心控制电路、选择码产生电路、运算电路、K位寄存器组、延迟码输出寄存器1～延迟码输出寄存器M和通道选择电路；

其中，核心控制电路的输入端连接校准启动信号，核心控制电路的第一输出端连接通道选择电路的控制输入端，第二输出端连接运算电路的控制输入端，第三输出端连接选择码产生电路的控制输入端，第四输出端连接K位寄存器组的控制输入端，第五～第M+4输出端产生M个校准控制信号Ctrl1～CtrlM；运算电路的数据输入端接收K位寄存器组输出端发送的数据，并根据核心控制电路的控制指令产生K位误差码；延迟码输出寄存器1～延迟码输出寄存器M的数据输入端全部连接到运算电路的K位误差码输出端，M个延迟码输出寄存器的控制信号输入端分别接入M个校准控制信号Ctrl1～CtrlM，延迟码输出寄存器1～延迟码输出寄存器M的输出端分别连接到通道选择电路的第1～第M数据输入端；通道选择电路根据核心控制电路的控制指令输出K位延迟码到延迟电路的延迟码输入端；选择码产生电路根据核心控制电路的控制指令产生K位选择码；K位寄存器组的数据输入端接收所述K位模数转换器的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部寄存器内的数据发送给运算电路。

可选的，所述控制电路在对M通道的N位模数转换器进行校准的过程中，所述通道选择电路将进行校准的N位模数转换器对应的延迟码输出寄存器的输出打开，其余延迟码输出寄存器的输出关闭；所述运算电路采用二分逐次逼近算法产生K位误差码，每次运算只改变K位误差码中的1位，最终输出保持不变的K位误差码需要循环运算K次才能确定。

在本发明中提供了一种用于多通道ADC的时钟相位失配校准电路，包括时钟接收电路、时钟占空比稳定电路、时钟驱动电路、M个延迟电路、M个多相时钟产生电路、M个时钟等效延迟电路、M通道的N位模数转换器、参考时钟产生电路、鉴相器、环路滤波器、K位模数转换器以及控制电路，能够根据系统精度和硬件开销自动折衷选择校准精度，并且具有低功耗特点。

附图说明

图1是用于多通道ADC的时钟相位失配校准电路的结构示意图；

图2是时钟驱动电路的结构示意图；

图3是延迟电路的结构示意图；

图4是多相时钟产生电路的结构示意图；

图5是时钟等效延迟电路的结构示意图；

图6是参考时钟产生电路的结构示意图；

图7是控制电路的结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种用于多通道ADC的时钟相位失配校准电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

本发明提供了一种用于多通道ADC的时钟相位失配校准电路，如图1所示。所述用于多通道ADC的时钟相位失配校准电路包括时钟接收电路、时钟占空比稳定电路、时钟驱动电路、M个延迟电路、M个多相时钟产生电路、M个时钟等效延迟电路、M通道的N位模数转换器、参考时钟产生电路、鉴相器、环路滤波器、K位模数转换器以及控制电路。M个延迟电路分别为延迟电路1、延迟电路2、...延迟电路M，M个多相时钟产生电路分别为多相时钟产生电路1、多相时钟产生电路2、...、多相时钟产生电路M，M个时钟等效延迟电路分别为时钟等效延迟电路1、时钟等效延迟电路2、...时钟等效延迟电路M。并且各个延迟电路、各个多相时钟产生电路、各个时钟等效延迟电路和各个N位模数转换器一一相对应：延迟电路1、多相时钟产生电路1、时钟等效延迟电路1和N位模数转换器1相对应，延迟电路2、多相时钟产生电路2、时钟等效延迟电路2和N位模数转换器2相对应，...，延迟电路M、多相时钟产生电路M、时钟等效延迟电路M和N位模数转换器M相对应。延迟电路的时钟输出端同时连接相对应的多相时钟产生电路和时钟等效延迟电路的时钟输入端：延迟电路1的时钟输出端CK1同时连接多相时钟产生电路1和时钟等效延迟电路1的时钟输入端，延迟电路2的时钟输出端CK2同时连接多相时钟产生电路2和时钟等效延迟电路2的时钟输入端，...，延迟电路M的时钟输出端CK M同时连接多相时钟产生电路M和时钟等效延迟电路M的时钟输入端；多相时钟产生电路的多相输出时钟进入相对应的N位模数转换器：多相时钟产生电路1的多相输出时钟进入N位模数转换器1，多相时钟产生电路2的多相输出时钟进入N位模数转换器2，...，多相时钟产生电路M的多相输出时钟进入N位模数转换器M。

具体的，时钟接收电路、时钟占空比稳定电路和时钟驱动电路依次连接，输入时钟首先进入时钟接收电路；所述时钟接收电路的输出时钟连接到时钟占空比稳定电路的输入端；所述时钟占空比稳定电路的输出时钟连接到时钟驱动电路的输入端；所述时钟驱动电路的M个输出时钟CKin1~CKin M分别连接到M个延迟电路的时钟输入端：输出时钟CKin1连接延迟电路1的时钟输入端，输出时钟CKin2连接延迟电路2的时钟输入端，...，输出时钟CKin M连接延迟电路M的时钟输入端；所述时钟驱动电路的第M+1个输出时钟CKinref连接参考时钟产生电路的时钟输入端；所述控制电路的M个控制信号输出端输出的控制信号Ctrl1~M分别连接到M个延迟电路的控制信号输入端：控制信号Ctrl1连接延迟电路1的输入端，控制信号Ctrl2连接延迟电路2的输入端，...，控制信号Ctrl M连接延迟电路M的输入端。所述控制电路的M个K位延迟码输出端输出的K位延迟码1~M分别连接到M个延迟电路的延迟码输入端：K位延迟码1连接延迟电路1的延迟码输入端，K位延迟码2连接延迟电路2的延迟码输入端，...K位延迟码M连接延迟电路M的延迟码输入端。M个时钟等效延迟电路的时钟输出端产生的时钟输出信号CKout1~M连接到鉴相器的M个时钟输入端；鉴相器的第M+1个时钟输入端连接所述参考时钟产生电路的时钟输出端；参考时钟产生电路的控制输入端连接到控制电路的K位选择码输出端口；鉴相器的相位误差信号输出端Vp连接到环路滤波器的输入端；环路滤波器的输出电压Vi被输入到K位模数转换器的电压输入端；K位模数转换器的K位量化码输出到控制电路的误差输入端口；控制电路的校准控制信号Ctrl_mode输出端口同时连接到鉴相器、环路滤波器和K位模数转换器的校准控制信号输入端口；其中，N、M和K均为任意正整数。

所述用于多通道ADC的时钟相位失配校准电路包括校准模式和补偿模式。在进入校准模式时，所述用于多通道ADC的时钟相位失配校准电路依次对M通道的N位模数转换器进行相位误差校准，依次产生M组K位延迟码；在进入补偿模式时，M组K位延迟码保持不变，所述用于多通道ADC的时钟相位失配校准电路同时对M通道的N位数模转换器进行相位误差补偿，所述M个时钟等效延迟电路、参考时钟产生电路、鉴相器、环路滤波器和K位模数转换器被关闭以降低功耗。

上述电路的工作原理为：当校准模式开启时，控制电路通过Ctrl_mode信号首先控制鉴相器、环路滤波器和K位模数转换器进入校准模式，同时输出K位选择码给参考时钟产生电路也使其进入校准模式；另外，所述控制电路输出第一校准控制信号Ctrl1到延迟电路1控制延迟电路1进入校准模式，开始对N位模数转换器电路1进行相位误差校准。

接着，所述控制电路产生第一组K位延迟码1 cali(1)和第一组K位选择码；第一组K位选择码进入参考时钟产生电路并产生第一基准时钟CKref(1)；第一组K位延迟码1 cali(1)进入延迟电路1并得到第一通道时钟CK1，CK1进入时钟等效延迟电路1并得到第一通道输出时钟CKout1，鉴相器通过比较CKout1和第一基准时钟CKref(1)得到相位误差信号Vp；Vp信号经过环路滤波器进行过滤可以得到误差电压Vi；K位模数转换器将误差电压Vi进行模数转换，可以得到第一组K位量化码并输出到控制电路；控制电路将接收得到第一组K位量化码存储在其内部的K位寄存器组中；控制电路会根据第一组K位量化码，采用二分查找法产生第二组K位延迟码1 cali(2)。

紧接着，第二组K位延迟码1 cali(2)进入延迟电路1并得到相位延时更新的CK1和相位延时更新的CKout1，鉴相器通过比较相位延迟更新的CKout1和第一基准时钟CKref(1)得到新相位误差信号Vp；新相位误差信号Vp经过环路滤波器和K位模数转换器处理得到第二组K位量化码；控制电路会根据第二组K位量化码，采用二分查找法产生第三组K位延迟码1 cali(3)。

依次循环，K位模数转换器会继续产生第L组K位量化码，控制电路会采用二分查找法产生第L+1组K位延迟码1 cali(L+1)。当控制电路产生第K组K位延迟码1 cali(K)后，控制电路会保持K位延迟码1不变，结束N位模数转换器电路1的相位误差校准。

紧接着，控制电路输出第X校准控制信号CtrlX控制延迟电路X进入校准模式，输出第X组K位选择码进入参考时钟产生电路使其产生第X基准时钟CKref(X)，开始进行N位模数转换器电路X的相位误差校准。所述用于多通道ADC的时钟相位失配校准电路采用和N位模数转换器电路1相同的校准过程得到第K组K位延迟码X并保持不变，结束N位模数转换器电路X的相位误差校准。依照同样的校准方式，当控制电路输出第M校准控制信号Ctrl M到延迟电路M，得到第K组K位延迟码M并保持不变，结束N位模数转换器电路M的相位误差校准后，所述用于多通道ADC的时钟相位失配校准电路的校准模式结束。

所述用于多通道ADC的时钟相位失配校准电路开始进入补偿模式，控制电路会将M个延迟电路同时设置成补偿模式，开始对M通道N位数模转换器的时钟相位误差进行补偿。最后，控制电路关闭M个时钟等效延迟电路、参考时钟产生电路、鉴相器、环路滤波器和K位模数转换器，以降低功耗。上述说明中，L为不大于2^K的正整数，X为不大于M的正整数。

图2为时钟驱动电路的结构示意图，所述时钟驱动电路包含一个多通道时钟产生及预驱动电路和M+1个时钟远程驱动电路，M+1个时钟远程驱动电路分别为时钟远程驱动电路1，时钟远程驱动电路2，...时钟远程驱动电路M和时钟远程驱动电路ref。所述时钟占空比稳定电路输出的时钟输入多通道时钟产生及预驱动电路，产生M+1路时钟并经M+1个时钟远程驱动电路得到M+1路输出时钟；其中，M路时钟CKin1~CKin M分别连接到M个延迟电路：时钟远程驱动电路1产生的时钟CKin1连接到延迟电路1，时钟远程驱动电路2产生的时钟CKin2连接到延迟电路2，...，时钟远程驱动电路M产生的时钟CKin M连接到延迟电路M；时钟远程驱动电路ref产生的第M+1路时钟CKinref输出到参考时钟产生电路。所述多通道时钟产生及预驱动电路，采用RS触发器和反向器耦合实现。时钟远程驱动电路采用反向器驱动链实现。

所述用于多通道ADC的时钟相位失配校准电路能够用于M通道同步采样ADC，也能够用于M通道时间交织ADC。当用于M通道同步采样ADC时，所述多通道时钟产生及预驱动电路所产生的M+1路时钟为相同相位的时钟信号；当用于M通道时间交织ADC时，所述多通道时钟产生及预驱动电路所产生的M路时钟CKin1~CKin M为等间隔相位差的时钟信号，相位差为360°/M；第M+1路时钟CKinref与M路时钟CKin1~CKinM中的一路时钟相同。具体的，所述用于多通道ADC的时钟相位失配校准电路进行N位模数转换器电路X的相位误差校准时，CKinref与进入延迟电路X的时钟CKinX相位相同。

所述延迟电路的结构如图3所示，包括一个延迟单元选择译码电路和2^K-1个数控延时单元；2^K-1个数控延时单元包括依次相连的数控延时单元1、数控延时单元2、...、数控延时单元2^K-1。控制电路输入的K位延迟码进入所述延迟单元选择译码电路产生2^K-1个延时开关控制信号，2^K-1个延时开关控制信号分别控制2^K-1个数控延时单元的延迟时间：控制信号S1控制数控延时单元1，控制信号S2控制数控延时单元2，...，控制信号S2^K-1控制数控延时单元2^K-1；时钟驱动电路的输出时钟CKin依次经过数控延时单元1、数控延时单元2、...、数控延时单元2^K-1后输出；所述2^K-1个数控延时单元的延时除受2^K-1个延时开关控制信号控制之外，还受校准控制信号Ctrl控制。

当所述延迟电路进入校准模式时，2^K-1个数控延时单元的延时受2^K-1个延时开关控制信号控制；当所述延迟电路进入补偿模式时，2^K-1个数控延时单元的延时保持不变，不受2K-1个延时开关控制信号控制；K为正整数。

对于流水线型ADC，其子级电路为完成对模拟输入信号的采样和保持，需要一个两相时钟来控制电路的工作状态。图4为多相时钟产生电路的一种实现方式。其中CKin为外部输入的基准时钟信号，Φ1和Φ2为电路输出的两相非交叠信号。同时在流水线模块中，通常为消除开关管的沟道电荷注入效应和时钟馈通效应等非线性影响，需要加入辅助的时钟信号，Φ1’和Φ2’是为了消除上述非线性而设计的辅助时钟输出信号。该时钟电路的通过一个RS触发器产生，通过两个反相器的延时来控制非交叠的间隔时间。辅助时钟电路通过非交叠时钟信号同该信号与两反相器延时后在与门电路作用下产生，通过与门电路可使两时钟信号的上升沿对齐，辅助时钟与非交叠时钟信号的延时时间由反相器的延时大小决定。引入两个时两个辅助时钟Φ1’和Φ2’分别在各自对应的原始时钟信号Φ1和Φ2关断前关断。图4所述时钟相位产生电路可用于产生简单的两相非交叠时钟，通过扩展触发器和反馈环路也可以产生4相不交叠时钟。然而要产生更多相位复杂度的时钟，则通过延迟锁相环（DLL）来产生更高稳定度的更高相位复杂度的时钟信号。

图5为时钟等效延迟电路的结构示意图。所述时钟等效延迟电路包括：依次相连的多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元。延迟电路的输出时钟CK依次经过多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元后输出时钟信号CKout；所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元均受校准控制信号Ctrl控制。

当所述时钟等效延迟电路进入校准模式时，所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元正常工作；当所述时钟等效延迟电路进入补偿模式时，所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元被关闭。其中，R为不大于N的正整数。

由于模拟信号进入流水线ADC进行模数转换时，通常由前向后依次被ADC内部的采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元处理最终得到N位数字信号。本发明设置时钟等效延迟电路就是要精确模拟出流水线ADC内部时钟延迟量，使之完全等效流水线ADC内部时钟延迟，从而实现相位误差量的精确判断，为补偿量大小提供依据。

图6是参考时钟产生电路的结构示意图。所述参考时钟产生电路包括一个可编程频率调整电路和一个可编程占空比调整电路。所述可编程频率调整电路和所述可编程占空比调整电路均受K位选择码控制；在K位选择码的控制下，频率和占空比固定的输入时钟先后经过所述可编程频率调整电路和所述可编程占空比调整电路之后输出不同频率和占空比的基准时钟CKref。

所述控制电路包括：核心控制电路、选择码产生电路、运算电路、K位寄存器组、延迟码输出寄存器1、延迟码输出寄存器2、...、延迟码输出寄存器M和通道选择电路，如图7所示。

其中，核心控制电路的输入端连接校准启动信号，核心控制电路的第一输出端连接通道选择电路的控制输入端，第二输出端连接运算电路的控制输入端，第三输出端连接选择码产生电路的控制输入端，第四输出端连接K位寄存器组的控制输入端，第五～第M+4输出端产生M个校准控制信号Ctrl1～CtrlM；运算电路的数据输入端接收K位寄存器组输出端发送的数据，并根据核心控制电路的控制指令产生K位误差码；延迟码输出寄存器1～延迟码输出寄存器M的数据输入端全部连接到运算电路的K位误差码输出端，M个延迟码输出寄存器的控制信号输入端分别接入M个校准控制信号Ctrl1～CtrlM，延迟码输出寄存器1～延迟码输出寄存器M的输出端分别连接到通道选择电路的第1～第M数据输入端；通道选择电路根据核心控制电路的控制指令输出K位延迟码到延迟电路的延迟码输入端；选择码产生电路根据核心控制电路的控制指令产生K位选择码；K位寄存器组的数据输入端接收所述K位模数转换器的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部寄存器内的数据发送给运算电路。

所述控制电路中的K位寄存器组，其内部K位寄存器的个数与多通道ADC相位误差校准电路对单通道N位模数转换器相位误差检测次数相同。校准控制信号Ctrl1～Ctrl M在校准模式下，任意时刻仅有一个信号有效。所述控制电路在对M通道的N位模数转换器进行校准的过程中，所述通道选择电路将进行校准的N位模数转换器对应的延迟码输出寄存器的输出打开，其余延迟码输出寄存器的输出关闭；所述运算电路采用二分逐次逼近算法产生K位误差码，每次运算只改变K位误差码中的1位，最终输出保持不变的K位误差码需要循环运算K次才能确定。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种用于多通道ADC的时钟相位失配校准电路，其特征在于，包括时钟接收电路、时钟占空比稳定电路、时钟驱动电路、M个延迟电路、M个多相时钟产生电路、M个时钟等效延迟电路、M通道的N位模数转换器、参考时钟产生电路、鉴相器、环路滤波器、K位模数转换器以及控制电路，各个延迟电路、各个多相时钟产生电路、各个时钟等效延迟电路和各个N位模数转换器一一相对应，延迟电路的时钟输出端同时连接相对应的多相时钟产生电路和时钟等效延迟电路的时钟输入端；多相时钟产生电路的多相输出时钟进入相对应的N位模数转换器；

其中，时钟接收电路、时钟占空比稳定电路和时钟驱动电路依次连接，所述时钟驱动电路的M个输出时钟CKin1~CKin M分别连接到M个延迟电路的时钟输入端，所述时钟驱动电路的第M+1个输出时钟CKinref连接到参考时钟产生电路的时钟输入端；所述控制电路的M个控制信号输出端分别连接到M个延迟电路的控制信号输入端，所述控制电路的M个K位延迟码输出端分别连接到M个延迟电路的延迟码输入端；M个时钟等效延迟电路的时钟输出端连接到鉴相器的M个时钟输入端；鉴相器的第M+1个时钟输入端连接到参考时钟产生电路的时钟输出端；参考时钟产生电路的控制输入端连接到控制电路的K位选择码输出端口；鉴相器的相位误差信号输出端Vp连接到环路滤波器的输入端；环路滤波器的输出电压Vi被输入到K位模数转换器的电压输入端；K位模数转换器的K位量化码输出到控制电路的误差输入端口；控制电路的校准控制信号Ctrl_mode输出端口同时连接到鉴相器、环路滤波器和K位模数转换器的校准控制信号输入端口；

其中，N、M和K均为任意正整数；

所述时钟等效延迟电路包括：依次相连的多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元；延迟电路的输出时钟依次经过多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元后输出；当所述时钟等效延迟电路进入校准模式时，所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元正常工作；当所述时钟等效延迟电路进入补偿模式时，所述多相时钟电路等效延时单元、采样保持电路等效延时单元、第1级子级电路等效延时单元、第2级子级电路等效延时单元、...、第R级子级电路等效延时单元和数字校准电路等效延时单元被关闭；其中，R为不大于N的正整数。

2.如权利要求1所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述用于多通道ADC的时钟相位失配校准电路包括校准模式和补偿模式；

在进入校准模式时，所述用于多通道ADC的时钟相位失配校准电路依次对M通道的N位模数转换器进行相位误差校准，依次产生M组K位延迟码；在进入补偿模式时，M组K位延迟码保持不变，所述用于多通道ADC的时钟相位失配校准电路同时对M通道的N位数模转换器进行相位误差补偿，所述M个时钟等效延迟电路、参考时钟产生电路、鉴相器、环路滤波器和K位模数转换器被关闭以降低功耗。

3.如权利要求1所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述时钟驱动电路包含一个多通道时钟产生及预驱动电路和M+1个时钟远程驱动电路；所述时钟占空比稳定电路输出的时钟输入多通道时钟产生及预驱动电路，产生M+1路时钟并经M+1个时钟远程驱动电路得到M+1路输出时钟；其中，M路时钟CKin1~CKin M分别连接到M个延迟电路，第M+1路时钟CKinref输出到参考时钟产生电路。

4.如权利要求3所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述用于多通道ADC的时钟相位失配校准电路能够用于M通道同步采样ADC，也能够用于M通道时间交织ADC；

当用于M通道同步采样ADC时，所述多通道时钟产生及预驱动电路所产生的M+1路时钟为相同相位的时钟信号；

当用于M通道时间交织ADC时，所述多通道时钟产生及预驱动电路所产生的M路时钟CKin1~CKin M为等间隔相位差的时钟信号，相位差为360°/M；第M+1路时钟CKinref与M路时钟CKin1~CKinM中的一路时钟相同。

5.如权利要求1所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述延迟电路包括：一个延迟单元选择译码电路和2^K-1个数控延时单元；2^K-1个数控延时单元包括依次相连的数控延时单元1、数控延时单元2、...、数控延时单元2^K-1；

K位延迟码进入所述延迟单元选择译码电路产生2^K-1个延时开关控制信号，2^K-1个延时开关控制信号分别控制2^K-1个数控延时单元的延迟时间；时钟驱动电路的输出时钟依次经过数控延时单元1、数控延时单元2、...、数控延时单元2^K-1后输出；

当所述延迟电路进入校准模式时，2^K-1个数控延时单元的延时受2^K-1个延时开关控制信号控制；当所述延迟电路进入补偿模式时，2^K-1个数控延时单元的延时保持不变，不受2^K-1个延时开关控制信号控制；

K为正整数。

6.如权利要求1所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述参考时钟产生电路包括：一个可编程频率调整电路和一个可编程占空比调整电路；所述可编程频率调整电路和所述可编程占空比调整电路均受K位选择码控制；在K位选择码的控制下，频率和占空比固定的输入时钟先后经过所述可编程频率调整电路和所述可编程占空比调整电路之后输出不同频率和占空比的基准时钟。

7.如权利要求1所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述控制电路包括：核心控制电路、选择码产生电路、运算电路、K位寄存器组、延迟码输出寄存器1～延迟码输出寄存器M和通道选择电路；

其中，核心控制电路的输入端连接校准启动信号，核心控制电路的第一输出端连接通道选择电路的控制输入端，第二输出端连接运算电路的控制输入端，第三输出端连接选择码产生电路的控制输入端，第四输出端连接K位寄存器组的控制输入端，第五～第M+4输出端产生M个校准控制信号Ctrl1～CtrlM；运算电路的数据输入端接收K位寄存器组输出端发送的数据，并根据核心控制电路的控制指令产生K位误差码；延迟码输出寄存器1～延迟码输出寄存器M的数据输入端全部连接到运算电路的K位误差码输出端，M个延迟码输出寄存器的控制信号输入端分别接入M个校准控制信号Ctrl1～CtrlM，延迟码输出寄存器1～延迟码输出寄存器M的输出端分别连接到通道选择电路的第1～第M数据输入端；通道选择电路根据核心控制电路的控制指令输出K位延迟码到延迟电路的延迟码输入端；选择码产生电路根据核心控制电路的控制指令产生K位选择码；K位寄存器组的数据输入端接收所述K位模数转换器的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部寄存器内的数据发送给运算电路。

8.如权利要求7所述的用于多通道ADC的时钟相位失配校准电路，其特征在于，所述控制电路在对M通道的N位模数转换器进行校准的过程中，所述通道选择电路将进行校准的N位模数转换器对应的延迟码输出寄存器的输出打开，其余延迟码输出寄存器的输出关闭；所述运算电路采用二分逐次逼近算法产生K位误差码，每次运算只改变K位误差码中的1位，最终输出保持不变的K位误差码需要循环运算K次才能确定。

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