TWI539756B - 類比至數位轉換器裝置、用於校準類比至數位轉換器的方法、及用於儲存執行該方法之指令的電腦可讀取媒體 - Google Patents

Description

類比至數位轉換器裝置、用於校準類比至數位轉換器的方法、及用於儲存執行該方法之指令的電腦可讀取媒體

本發明關於用於時間交錯式類比至數位轉換器的穩健增益和相位校準方法。

本申請案主張由Sunder S. Kidambi在2010年10月27日申請之題為「Robust Gain and Phase Calibration Method for a Two-Channel Time-Interleaved Analog-to-Digital Converter」之美國臨時專利申請案第61/407,217號之優先權。以上所引用之申請案之全部教示特此以引用之方式併入。

在數位通信、儀錶、感測器、電腦周邊裝置及其他電子器件及系統中對更高頻寬之逐漸增加之需求持續推動對應的對更高速度及更高解析度的類比至數位轉換器(ADC)之需要。在當前積體電路(IC)技術中實施之單一ADC核心電路無法在維持低生產成本的同時滿足此等應用之轉換要求。

提供較高取樣率之有效率方法為以時間交錯方式使用較慢的類比至數位轉換器(ADC)核心電路之並聯組合。M通道時間交錯式ADC系統包括M個ADC核心，每一ADC核心以為總的所要系統取樣率之1/M的取樣率來操作。在不存在ADC核心之任何削弱、組件或製造變化或者在操作特性間的其他失配之情況下，所得時間多工輸出樣本與以系統取樣率操作之單一理想ADC之時間多工輸出樣本相同。然而，實務上，在不同ADC之間總是存在可使ADC系統之效能降級之失配。通常發生之失配顯現為ADC核心之偏移、增益及相位方面的差異。換言之，所有ADC核心之偏移及增益並不相同，且ADC核心並非全部在系統取樣頻率之恰好相同時刻處取樣。

本專利申請案集中於可預期增益及相位失配誤差顯現在±F _in +F _s /2處之類型之時間交錯式ADC(TIADC)系統，其中F _in 為一輸入信號頻率且F _s 為該TIADC系統之取樣頻率。

然而，若輸入信號具有在F _s /4周圍均勻地分佈之成分，則歸因於此等增益及相位失配而不可能在所要輸入信號成分與誤差信號成分(或雜波)之間進行區分。因此，基於該信號之整個頻譜執行增益及相位校正之任何自適應性校正電路或演算法定會在收斂方面展現問題。亦應提及：恰好在F _s /4處之信號為在F _s /4周圍對稱之信號之一退化狀況。

至今已知的校正演算法一般已使用輸入信號之整個頻譜。因此，在上文所提及之輸入條件下，歸因於削弱而變得不可能在該等信號頻率成分與該等雜波之間進行區分，藉此在自適應性校正之收斂方面展現問題。

吾人在本文中呈現藉由使該等演算法在上文所提及之信號條件下穩健來矯正此問題之一途徑。已知或假定該輸入信號在總的ADC之奈奎斯頻率內任何處具有一未使用頻譜。舉例而言，在雙通道TIADC(其中，M等於2)中，在個別ADC輸出之頻譜中之每一者中，未使用頻譜顯現為一非頻疊區。接著在應用該自適應性校正之前，藉由一適當數位濾波器來過濾在每一ADC輸出中之此非頻疊頻譜以獲得免除上文所提及之任何種類之對稱性的信號。

藉由添加此濾波，現可有效地將自適應性校正技術用於增益及相位失配校正。僅作為一實例，可藉由一數位信號處理器(DSP)來實施應用於雙通道TIADC之校正演算法，該校正演算法藉由基於在由該兩個ADC核心產生之第一數位信號及第二數位信號之功率方面的差異量測一誤差信號來校正增益誤差，或藉由判定該兩個ADC輸出信號之間的一相關來估計取樣時間及/或相位誤差。可使用其他自適應性技術，諸如在題為「Error Estimation and Correction in a Two-Channel Time Interleaved Analog to Digital Converter」之所頒予之美國專利7,839,323中所描述的彼等自適應性技術，該專利全文特此以引用之方式併入。可選擇性地將該等數位濾波器插入於該等ADC輸出與實施該相關之DSP之間的信號路徑中。此情形在已知該輸入信號不具有將導致頻疊之任何內容時停用該等濾波器且省略使用該整個輸入信號頻譜來進行校正，且在已知存在將導致頻疊之內容時啟用該等濾波器以移除導致頻疊之部分。

將自如隨附圖式中所說明之本發明之示範實施例的以下更多特定描述顯而易見前述內容，在該等隨附圖式中相似參考字元遍及不同視圖指代相同部分。該等圖式不一定按比例繪製，替代地將重點置於說明本發明之實施例上。

本發明之示範實施例之描述如下。

引言

在高層級處，本發明係關於一種TIADC，其中信號處理元件自適應性地偵測及校正誤差，諸如，偏移、增益及取樣時間誤差。在較佳實施例中，解決方案為混合信號實施，其中誤差在數位電路中被偵測，且藉由施加用以控制ADC核心之類比回饋信號來校正。特別關注的係使用數位濾波器來僅選擇ADC輸出頻譜之某些成分來饋送至誤差偵測及校正功能。亦開發了描述濾波器及其對誤差之影響之特性的數學模型以及對應偵測及校正技術。

應理解，本文中所描述之用於誤差偵測及校正之信號處理元件可體現為類比電路或數位電路，且數位信號成分可體現為在可程式化數位信號處理器、更通用的程式化數位電腦、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)、組合邏輯電路、其一或多者之組合中執行或以其他方式執行之程式碼。

在本文中所描述之一較佳實施例中，特定地涉及雙通道TIADC系統，其中藉由取樣時刻在相位上相隔弧度π之兩個ADC核心電路來取樣輸入信號。換言之，若T _s =1/F _S 為總的TIADC系統之取樣時間，則一ADC核心在每個2nT _s 時刻進行取樣，而另一ADC核心在每個(2n+1)T _s 時刻進行取樣，藉此以T _s 之總速率提供樣本。

圖1為展示此雙通道TIADC 10之實例的方塊圖。TIADC 10可具有12位元之位元寬度且以400 Msps之取樣頻率F _s 操作。替代實施例可以較快或較慢取樣率操作且具有較大或較小位元寬度。

兩個類比至數位轉換器(ADC)核心20及21對表示為x(t)之類比輸入信號12進行操作以提供表示為y(n)之數位輸出信號14。ADC核心20、21可各自為電荷域管線化ADC核心。ADC核心20及21在上文所定義之交替取樣時刻(例如，對於核心20而言，每個2nT _S 時刻，且對於核心21而言，每個(2n+1)T _S 時刻)取樣及保持輸入信號12。分別地藉由時脈信號45之奇上升邊緣40(Φ₁)及偶上升邊緣41(Φ₂)來控制此實施例中之取樣時刻。然而，應理解存在其他可能之時脈信號實施，且在其他實施例中，可在時脈信號45與ADC核心20及21之間配置移相器；重要的是ADC核心20及21以交替方式操作。

多工器28使各自以系統取樣率的一半提供樣本之兩個ADC核心20及21之輸出交錯以產生在總系統取樣率下之輸出信號14。

如下文更詳細描述，選擇性地將一對數位濾波器22、23置於ADC 20、ADC 21之輸出與偵測及校正誤差之數位信號處理器(DSP)60之輸入之間。如在下文論述後應理解，數位濾波器22、23使原本會導致誤差偵測及/或校正演算法(特別地是某些類型之自適應性增益及相位演算法)無法收斂之某些信號假影衰減。

視需要置放開關24、25以在某些條件下繞過濾波器22、23，使得DSP可對未經濾波之ADC核心20、21之輸出進行操作。

數位信號處理器(DSP)60監視及校正ADC 20及ADC 21之輸出中之偏移、增益及相位誤差。開關輸出將經濾波之信號分別自ADC 20及ADC 21饋送至DSP 60中，該DSP 60計算誤差且接著使用一組查找表(LUT)30至35或一組數位至類比轉換器(DAC；圖上未示)或可實現類比域中之改變的回應於數位輸入之任何其他電路來應用對應校正。在圖1中所展示之實施例中，ADC 20及ADC 21具有對應偏移LUT(OLUT)30及31、增益LUT(GLUT)32及33、以及相位LUT(PLUT)34及35。DSP 60根據自適應性演算法處理此等所偵測之誤差。由DSP實施之自適應性校正可經由預定數目個ADC輸出樣本判定一組選定數位值，判定一組對應參考值，比較該組選定數位值與該組參考值以產生比較結果，且接著累積比較結果以提供誤差估計；在Kidambi,S.之題為「Error Estimation and Correction in a Two-Channel Time-Interleaved Analog-to-Digital Converter」之所頒予的美國專利7,839,323中呈現可由DSP 60使用以偵測及校正偏移、增益及相位誤差之自適應性演算法之特定其他細節，且該專利已讓與給Intersil Americas,Inc.(本申請案之受讓人)，該專利之全部內容特此以引用之方式併入。然而可使用其他誤差偵測及校正演算法。

在較佳實施例中，DSP 60使用儲存於各自典型地包括記憶體之LUT 30至35中之值來在數位域中估計誤差及在類比域中校正誤差。可使用LUT 30至35作為數位域與類比域之間的介面而將數位估計資訊轉譯成對應的類比校正電壓或電荷量。舉例而言，類比電路及/或DAC(圖上未示)可用以基於數位誤差信號及儲存於OLUT 30及OLUT 31中之對應位址值來校正ADC 20與ADC 21之間的相對及/或絕對偏移誤差。GLUT 32及GLUT 33以及PLUT 34及PLUT 35亦可儲存針對數位誤差信號之位址值。實際上，LUT 30至35藉由將誤差轉換成針對ADC 20及ADC 21之類比輸入設定來執行數位至類比轉換。

非理想增益及取樣時間之效應

在實際雙通道TIADC中，兩個ADC 20、21之增益及取樣時刻非理想。現將展示在兩個ADC 20、21中之非理想增益之隱含影響。將輸入信號特性化為

x(t)=cos(ω₁ t+Φ ₁)+cos(ω₂ t+Φ ₂)　(1)

其中，ω ₁ 及ω ₂ 為信號之徑向頻率，且Φ ₁ 及Φ ₂ 為任何任意相位。為簡單起見，假定兩個ADC 20、21中不存在取樣誤差。若G₁及G₂為兩個ADC 20、21之增益，則TIADC系統10之輸出由以下方程式給出

其中

(-1) ⁿ =cos(ω _s nT _s /2)

其中ω _s =2 π F _s ，且其中已使用(-1) ⁿ =cos(ω _s nT _s /₂)之事實。自方程式(2)可看出兩個ADC 20、21之間的增益失配除產生定標輸入信號外亦產生影像信號。若輸入信號使得，則自方程式(2)看出在輸入信號之頻率成分與影像信號之頻率成分之間進行區分為不可能的。因此，由DSP 60實施之利用來自兩個ADC 20、21之信號之功率來校正其間之增益失配的任何自適應性演算法將不能夠區分影像信號之功率與輸入信號12之功率。

以上推導可擴展至具有相對於ω _s/4對稱之頻率成分的寬頻輸入信號12。因此，在輸入信號12具有相對於每一ADC之奈奎斯頻率對稱之成分時，使用整個頻譜之基於功率之演算法無法被用以校正TIADC系統10中之各種ADC之間的增益失配。

現著眼於在雙通道狀況下ADC核心之間的取樣時間(相位)誤差之效應。為簡單起見，假定兩個ADC 20、21之間不存在增益誤差。吾人僅關注兩個ADC之取樣時刻之間的相對差。如上文所提及，假定一ADC 20在時刻2nT _s 處取樣且另一ADC 21在時刻(2n+1)T _S +Δt處取樣，其中Δt為兩個ADC 20、21之間的取樣時間誤差。假定輸入信號以(1)為特性，輸出由以下方程式給出

使用恆等式(-1) ⁿ =cos(nπ)，可將以上方程式寫為

使用sin(α)cos(nπ)=sin(α)cos(ω _s nT _s /2)=sin(α-ω _s nT _s /2)，獲得以下方程式

再次，若輸入信號使得，則自方程式(5)看出在輸入信號之頻率成分與影像信號之頻率成分之間進行區分為不可能的。此分析可擴展至具有相對於個別轉換器之奈奎斯率對稱之頻率成分的寬頻信號。

某些自適應性增益及相位演算法分別基於來自兩個ADC 20、21之信號之功率及該等信號之間的交叉相關來校準增益及相位失配。現可瞭解，在信號具有上文所提及之種類之對稱頻率的應用中，此等演算法可無法收斂。現描述在輸入信號具有此頻率對稱性的情況下若用於校正之信號滿足某一條件則可使用之數位濾波器。為了描述此途徑，首先開發雙通道分析/合成濾波器組系統之模型，且接著展示彼模型與雙通道TIADC系統之間的等效性。

雙通道分析/合成濾波器組系統

考慮如圖2中所展示之雙通道分析/合成濾波器組系統200。對於每一通道而言，濾波器組系統具有分析級210-0、210-1及合成級240-0、240-1。每一通道亦具有降取樣器220-0、220-1且每一合成級具有升取樣器230-0、230-1。對於k=0、1而言，信號u _k (n)為各別分析級之輸出，v _k (n)為降取樣器之輸出，w _k (n)為升取樣器之輸出，且y _k (n)為合成級之輸出。

H ₀ (z)、H ₁ (z)表示各別分析級210-0、210-1之轉移函數，且G ₀ (z)、G ₁ (z)表示合成級240-0、240-1之各別轉移函數。對於k=0、1而言，信號u _k (n)、v _k (n)、w _k (n)及y _k (n)之頻域表示分別由U _k (z)、V _k (z)、W _k (z)及Y _k (z)給出。另外，x(n)及y(n)分別為雙通道濾波器組系統200之輸入及輸出且X(z)及Y(z)分別為輸入及輸出之轉移函數。

遵循圖2中所展示之自輸入至輸出之信號路徑，可導出以下方程式。

U _k (z)=H _k (z)X(z)　(6)

重配置以上方程式中之項，得到

其中

對於理想重建構，亦即

Y(z)=cz ^-L X(z)　(14)

其中c及L分別為任意增益及延遲，以下條件必須成立：

T(z)=cz ^-L 　(15)

S(z)=0　(16)

為了達成S(z)=0，可選擇

G ₀(z)=-H ₁(-z)　(17)

G ₁(z)=H ₀(-z)　(18)

因此，

雙通道濾波器組與雙通道TIADC系統之間的關係在不損失通用性之情況下，假定在兩個ADC中沒有偏移失配的雙通道TIADC系統。現在使

H₀(z)=1

H₁(z)=gz^{-(1+ δ )}

其中g及δ分別為ADC之兩個通道之間的增益及取樣時間誤差。使用方程式17及方程式18，可導出如下之合成濾波器

G ₀(z)=-g(-z)^{-(1+ δ )}　(20)

G ₁(z)=1　(21)

在理想雙通道時間交錯式ADC中，δ=0且g=1。因此，T(z)=z ^-1，且因此可達成理想重建構。或者，若如在實際雙通道TIADC中提前已知δ≠0且g≠1，則可設計G ₀ (z)以達成理想重建構。因為δ≠0且g≠1並非事先已知，所以可對其進行估計且隨後設計G ₀ (z)抑或以自適應性方式驅使δ及g靠近於其理想值。在下文中，吾人呈現一種允許使用如上文所提及之美國專利7,839,323中所描述之自適應性校正演算法的方法。

用於雙通道TIADC之穩健增益及相位校準方法

應理解，在實際雙通道TIADC中，δ≠0且g≠1。現考慮輸入信號以使得在奈奎斯頻寬之某一區(某些區)中

|X(e ^Jω)X(e ^J(π-ω))|=0　(22)

圖3展示滿足方程式(22)之低通頻譜。此處將取樣頻率假定為500 MHz。低通頻譜佔據200 MHz之頻寬。可看出區0 ω 0.2π及0.8π ω π無頻疊，但該信號可在0.2π與0.8π之間的任何處具有對稱頻率成分。

現看出在每一ADC核心20、21之輸出處，無頻疊之頻譜意謂著什麼。為了理解此含義，將針對個別ADC核心20、21將方程式(7)重寫為

可容易地看出在區0<ω<0.4π中，每一ADC之輸出無頻疊。因此，

轉而參看圖1，現可瞭解，藉由各別數位低通濾波器22、23濾波來自每一ADC 20、21之輸出之信號，可自每一ADC 20、21獲得無頻疊頻譜。現可由DSP 60使用低通濾波信號來使用自適應性演算法估計及校正增益及相位失配。

圖4展示帶通頻譜，其中，0<ω _l <ω _u <π。再次，使用相同分析，吾人可經由具有2|π-(ω _l+ω _u)|之頻寬之帶通濾波器濾波每一ADC之輸出。

濾波器設計考慮

現可由DSP 60使用來自兩個數位濾波器22、23之帶通濾波輸出以實施自適應性演算法來估計及校正ADC中之增益及相位失配。在一實施例中，可在DSP在310中執行其增益校正及/或執行其相位校正410功能之前藉由數位信號處理器(DSP)60自身來實施此等濾波器22、23。在其他實施例中，取決於存在的信號之取樣率，兩個數位濾波器22、23可實施為單獨的DSP、場可程式化閘陣列(FPGA)、由通用資料處理器執行之程式、固線式邏輯電路執行或以其他方式實施。

在某些條件下，可使用開關24、25繞過數位濾波器22、23。舉例而言，已知偏移校正不受雙通道TIADC系統中之頻疊問題影響(換言之，用以校正偏移之資訊位於DC處或奈奎斯頻率處，但不在頻疊之頻率處)。因此，在DSP 60正在校正偏移時，可設定開關24、開關25以繞過濾波器22、濾波器23。

有時可預先知曉輸入信號是否為預期會引入頻疊假影之類型。舉例而言，在輸入信號x(t)源自通信系統(諸如，蜂巢式、有線電視等類型之信號)時，輸入信號之頻寬及頻率特性可能為預定的。在此情況下，可有可能作出結論，輸入信號將不會引入頻疊假影，且因此可繞過濾波器22、23。在一些情況下，亦可有可能甚至在預先不知曉輸入信號特性時藉由其他電路及/或信號處理器(未在本文中展示及描述)自動地偵測輸入信號之頻寬及頻率特性。

模擬

吾人現藉由模擬展示此概念之功效。圖5展示具有自50 MHz至200 MHz之許多對對稱頻率成分之輸入信號的頻譜。其在35 MHz周圍具有一載頻調。換言之，在奈奎斯頻率之80%與奈奎斯頻率之間的區中，信號頻譜為零(或低)。

圖6展示在不使用數位濾波器時增益誤差之變化。如可看出，具有增益旋鈕值之增益誤差之變化非常地非線性及不規則。自適應性演算法收斂至錯誤值。

類似地，圖7展示在不使用濾波器時相位誤差之變化。如可看出，相位演算法不收斂。必須提及：偏移失配因其不受頻疊頻率影響而很好地收斂。

現應用濾波器以使得將經濾波之信號用於增益及相位誤差計算。在本文中假定數位濾波器具有與無頻疊區相稱之通頻帶。圖8展示增益誤差之變化。如可看出，誤差變化有良好的表現，且增益演算法將極順暢地收斂。

類似地，圖9展示相位誤差之變化。如可看出，相位演算法將毫無問題地收斂。

現使用佔據奈奎斯頻率之約80%之寬頻信號。因此，頻譜自DC至奈奎斯頻率之20%為無頻疊的。

圖10展示此輸入信號之頻譜。

圖11展示增益誤差之變化。

圖12展示相位誤差之變化。

本文中所引證之所有專利、公開之申請案及參考案之教示以全文引用之方式併入。

雖然已參考本發明之示範實施例來特定地展示及描述本發明，但熟習此項技術者應理解可在其中進行形式及細節方面之各種變化而不脫離由所附申請專利範圍涵蓋之本發明之範疇。

10．．．時間交錯式類比至數位轉換器(TIADC)

12．．．輸入信號

14．．．數位輸出信號

20．．．類比至數位轉換器(ADC)核心

21．．．類比至數位轉換器(ADC)核心

22．．．數位濾波器

23．．．數位濾波器

24．．．開關

25．．．開關

28．．．多工器

30．．．查找表(LUT)

31．．．查找表(LUT)

32．．．查找表(LUT)

33．．．查找表(LUT)

34．．．查找表(LUT)

35．．．查找表(LUT)

40．．．奇上升邊緣

41．．．偶上升邊緣

45．．．時脈信號

60．．．數位信號處理器(DSP)

100．．．數位濾波器的輸出

101．．．數位濾波器的輸出

200．．．雙通道分析/合成濾波器組系統

210-0．．．分析級

210-1．．．分析級

220-0．．．降取樣器

220-1．．．降取樣器

230-0．．．升取樣器

230-1．．．升取樣器

240-0．．．合成級

240-1．．．合成級

圖1為如本文中所描述之使用濾波器之時間交錯式類比至數位轉換器(TIADC)的示範實施例之方塊圖。

圖2說明可用以模型化雙通道TIADC實施之雙通道濾波器組。

圖3展示滿足方程式22之低通頻譜。

圖4展示帶通頻譜(其中，0<ω ₁ <ω _u <π)。

圖5為在奈奎斯之20%周圍具有無頻疊區之信號的頻譜。

圖6說明在不使用低通濾波器之狀況下之增益誤差變化。

圖7說明在不使用低通濾波器之狀況下之相位誤差變化。

圖8說明在使用低通濾波器之狀況下之增益誤差變化。

圖9說明在使用低通濾波器之狀況下之相位誤差變化。

圖10展示自80%奈奎斯至奈奎斯具有低能量之寬頻信號的頻譜。

圖11說明在使用低通濾波器之狀況下之增益誤差變化。

圖12說明在使用低通濾波器之狀況下之相位誤差變化。

10．．．時間交錯式類比至數位轉換器(TIADC)

12．．．輸入信號

14．．．數位輸出信號

20．．．類比至數位轉換器(ADC)核心

21．．．類比至數位轉換器(ADC)核心

22．．．數位濾波器

23．．．數位濾波器

24．．．開關

25．．．開關

28．．．多工器

30．．．查找表(LUT)

31．．．查找表(LUT)

32．．．查找表(LUT)

33．．．查找表(LUT)

34．．．查找表(LUT)

35．．．查找表(LUT)

40．．．奇上升邊緣

41．．．偶上升邊緣

45．．．時脈信號

60．．．數位信號處理器(DSP)

100．．．數位濾波器的輸出

101．．．數位濾波器的輸出

Claims (25)

1. 一種類比至數位轉換器(ADC)裝置，其包含：一時脈信號產生器，其用於產生一時脈信號；一耦接至該時脈信號產生器之第一ADC，該第一ADC轉換一輸入信號以提供一第一數位信號；一耦接至該時脈信號產生器之第二ADC，該第二ADC轉換該輸入信號以提供一第二數位信號；一第一數位濾波器，其用於濾波該第一數位信號以提供一第一經濾波之信號，其中該第一數位濾波器具有使該第一數位信號之由於該第一ADC而頻疊之成分衰減的一頻率回應；一第二數位濾波器，其用於濾波該第二數位信號以提供一第二經濾波之信號，該第二數位濾波器具有使該第二數位信號之由於該第二ADC而頻疊之成分衰減的一頻率回應；一經耦接以接收該第一經濾波之信號及該第二經濾波之信號的誤差量測區塊，該誤差量測區塊基於該第一經濾波之信號及該第二經濾波之信號產生一誤差量測信號；一經耦接以接收該誤差信號之自適應性處理器，該自適應性處理器基於該誤差量測信號估計該第一ADC與該第二ADC之間的偏移、增益及取樣時間誤差中之至少一者，該自適應性處理器回饋對應於該所估計之誤差之一校正信號以校正該第一ADC及該第二ADC中之至少一者的偏移、增益及取樣時間誤差中之一者；及 一多工器，其用於交錯該第一數位信號及該第二數位信號以形成該輸入信號之一數位表示；其中該輸入信號具有在該第一ADC及該第二ADC之一奈奎斯區域內的一未使用之頻譜部分。
2. 如申請專利範圍第1項之裝置，其中該第一數位濾波器具有傳遞該第一數位信號之未由於該第一ADC而頻疊之成分的一通頻帶。
3. 如申請專利範圍第2項之裝置，其中該第二數位濾波器具有傳遞該第二數位信號之未由於該第二ADC而頻疊之成分的一通頻帶。
4. 如申請專利範圍第1項之裝置，其另外包含：一連接於該等數位濾波器中之至少一者與該誤差量測區塊之間的開關，其用於選擇性地停用該對應數位濾波器。
5. 如申請專利範圍第4項之裝置，其中該開關被連接以在預期在該輸入信號中存在頻疊之部分的狀況下啟用該數位濾波器。
6. 如申請專利範圍第1項之裝置，其中該第一數位濾波器或該第二數位濾波器之一頻率回應取決於該輸入信號之特性。
7. 如申請專利範圍第1項之裝置，其中該第一數位濾波器或該第二數位濾波器中之至少一者可程式化。
8. 如申請專利範圍第1項之裝置，其中該第一數位濾波器或該第二數位濾波器中之至少一者之一輸出用於增益或相位之校正。
9. 如申請專利範圍第8項之裝置，其中該第一數位信號或該第二數位信號中之至少一者用於偏移之校正。
10. 如申請專利範圍第1項之裝置，其中該自適應性處理器藉由基於該第一經濾波之信號及該第二經濾波之信號的功率方面之一差異而量測一誤差信號來校正增益誤差。
11. 如申請專利範圍第1項之裝置，其中該自適應性處理器藉由判定該第一經濾波之信號與該第二經濾波之信號之間的一相關來校正取樣時間誤差。
12. 如申請專利範圍第1項之裝置，其中該自適應性處理器校正偏移、增益及取樣時間誤差。
13. 如申請專利範圍第1項之裝置，其進一步包括回應於該自適應性處理器之一或多個電路以在針對該第一ADC及該第二ADC中之至少一者的一偏移設定、增益設定或延遲設定中之至少一者的一類比控制輸入中實現一改變。
14. 如申請專利範圍第1項之裝置，其中一單一數位濾波器為多工的以充當該第一數位濾波器及該第二數位濾波器兩者。
15. 一種用於校準類比至數位轉換器的方法，其包含：藉由兩個類比至數位轉換器(ADC)核心轉換一輸入信號以提供作為兩個數位信號的一組兩個ADC輸出，該等ADC核心中之至少一者具有一偏移校正、一增益校正或一取樣時間校正中之至少一者；交錯由該等ADC核心輸出的該兩個數位信號以形成該輸入信號之一數位表示； 濾波該兩個數位信號以產生對應之兩個經濾波之信號，該濾波之一頻率回應取決於該輸入信號之一經預期之頻疊特性；自該等經濾波之信號中之至少一者估計增益誤差或取樣時間誤差中之至少一者；及自該增益誤差或該取樣時間誤差判定應用於該等ADC核心中之至少一者的該增益校正或該相位校正中之一對應者；其中該輸入信號具有在該等ADC核心中之至少一者之一奈奎斯區域內的一未使用之頻譜部分。
16. 如申請專利範圍第15項之方法，其中該濾波具有傳遞該輸入信號之未由於一對應ADC核心之操作而頻疊之頻率成分的一頻率回應。
17. 如申請專利範圍第15項之方法，其另外包含：選擇性地啟用或停用該等濾波步驟中之至少一者。
18. 如申請專利範圍第17項之方法，其中該等濾波步驟中之至少一者在預期在該輸入信號中不存在頻疊之部分的狀況下被停用。
19. 如申請專利範圍第15項之方法，其中停用該等濾波步驟中之至少一者，且進一步包含校正偏移。
20. 如申請專利範圍第15項之方法，其中校正增益誤差進一步包含基於該等經濾波之信號中之兩者或兩者以上的功率方面之一差異來量測一誤差。
21. 如申請專利範圍第15項之方法，其中校正取樣時間 誤差進一步包含判定該等經濾波之信號中之兩者或兩者以上之間的一相關。
22. 如申請專利範圍第15項之方法，其中該校正步驟校正偏移、增益及取樣時間誤差。
23. 如申請專利範圍第15項之方法，其進一步包含：在針對該第一ADC核心及該第二ADC核心中之至少一者的一偏移設定、增益設定或延遲設定中之至少一者的一類比控制輸入中實現一改變。
24. 如申請專利範圍第15項之方法，其中在校正增益或相位中之至少一者的一額外步驟中使用該兩個數位濾波器在該等濾波步驟中產生之輸出。
25. 一種有形、非暫時性電腦可讀取媒體，其用於儲存用於轉換一輸入信號之電腦可執行指令，其中該等電腦可執行指令用於：自一對應數目個類比至數位轉換器(ADC)核心接收兩個數位信號，該等ADC核心中之至少一些具有一偏移校正輸入、一增益校正輸入或一相位校正輸入中之至少一者；濾波該兩個數位信號中之一或多者以產生對應之一或多個經濾波之信號，其中該濾波之一頻率回應取決於該輸入信號之一經預期之頻疊特性；自該等一或多個經濾波之信號估計增益或取樣時間誤差中之至少一者；及自該增益誤差或該取樣時間誤差判定應用於該等ADC核心中之至少一者的該增益校正輸入或該相位校正輸入中 之一對應者；其中該輸入信號具有在該等ADC核心中之至少一者之一奈奎斯區域內的一未使用之頻譜部分。