JP2009089320A - デジタルキャリブレーション型アナログデジタル変換器及びそれを用いた無線受信回路及び無線送受信回路 - Google Patents

Abstract

【課題】マルチレートのデータを受信する無線チップにおいて、アナログデジタル変換器の消費電力や回路面積が大きくなる。
【解決手段】参照用のアナログデジタル変換ユニットとメインアナログデジタル変換ユニットをともに備えたデジタルキャリブレーション型アナログデジタル変換器において、高サンプルレートの無線受信信号を処理する時は、参照アナログデジタル変換ユニットとメインアナログデジタル変換ユニットを共に動作させて通常のデジタルキャリブレーション型アナログデジタル変換器を構成し、低サンプルレートの無線受信信号を処理する時は、参照アナログデジタル変換ユニットを使用して、アナログデジタル変換を行い、メインアナログデジタル変換ユニットなどは動作を停止させて消費電力を低減することを特徴とする。
【選択図】図２

Description

本発明は、デジタルキャリブレーション型アナログデジタル変換器及びそれを用いた無線受信回路及び無線送受信回路に係り、特に、複数のデータレートで送信された信号を受信するのに適したデジタルキャリブレーション型アナログデジタル変換器及びそれを用いた無線受信回路及び無線送受信回路に関する。

非特許文献１には、高サンプルレートかつ高分解能のアナログデジタル変換器を低消費電力で実現する手段として、デジタルキャリブレーション型アナログデジタル変換器が開示されている。また、非特許文献２にはキャリブレーションに疑似ランダム信号を利用する方式のデジタルキャリブレーション型アナログデジタル変換器が開示されている。さらに、非特許文献３や非特許文献４には、参照アナログデジタル変換器を備えたデジタルキャリブレーション型のアナログデジタル変換器が開示されている。また、非特許文献３や４と同様に、高速低精度のアナログデジタル変換器（ＡＤＣ）と、低速高精度のＡＤＣとを備えた、別方式のデジタル補正型アナログデジタル変換器が、特許文献１に開示されている。

特許文献１に開示されたＡ／Ｄ変換器は、図２４に示すように、高速低精度のＡＤＣ１０、低速高精度のＡＤＣ１１、データ生成部１２、クロック発生器１３、分周器１４を備えており、データ生成部１２において、低速高精度のＡＤＣ１１から高精度のサンプリングデータが出力されるタイミングでは、高精度のサンプリングデータが選択され、その他のタイミングでは、低速高精度のＡＤＣ１１の出力に基づいて補間データが生成され、この補間データもしくは高速低精度のＡＤＣ１０からの低精度のサンプリングデータが選択されるように構成されている。

特開平６−２９１６５８号公報 （A.N.Karanicolas et al., "A 15-b 1-MSample/s Digitally Self-Calibrated Pipeline ADC," IEEE Journal of Solid-State Circuits Vol.28, No.12, pp. 1207-1215 (1993)） Y.Shu（Y.S.Shu et al., A 15b-Linear, 20MS/s, 1.5b/Stage Pipelined ADC Digitally Calibrated with Signal-Dependent Dithering,' 2006 Symposia on VLSI Technology and VLSI Circuits Session C25-1 (2006)） Yun Chiu（Y. Chiu et al., "Least mean square adaptive digital background calibration of pipelined analog-to-digital converters," IEEE Transactions on Circuits and Systems Ｉ Vol. 51, pp. 38-46 (2004).） 大島俊 他、「パイプライン型ＡＤＣの高速デジタルバックグランドキャリブレーション」、（社）電子情報通信学会 信学技法ＶＬＤ２００６−１３８、２００７年

複数のデータレートで送信された信号を受信できる無線トランシーバ回路、例えば、無線ＬＡＮなど向けの高サンプルレート動作と、携帯電話など向けの低サンプルレート動作の両方に対応した、デュアルサンプルレートＡＤＣを実現するために、従来は、２つの別個のＡＤＣが必要であった。

しかも、近い将来のＷＬＡＮシステムやセルラシステムでは、数百Ｍｂｐｓ以上のデータレートの信号を処理することが要求される。その場合のサンプルレートは数百ＭＳ／ｓ以上である必要があり、同時に１２ビット以上の分解能も要求される。

ここで、複数のデータレートで送信された信号を受信できる無線トランシーバ回路において、高データレート時用の高速型ＡＤＣとして、デジタルキャリブレーションを行わない高サンプルレートかつ高分解能のアナログデジタル変換器をそのまま採用したと仮定する。その場合、高速データ伝送のために、高サンプルレートかつ高分解能のＡＤＣの消費電力は１Ｗ以上となり、バッテリ寿命を著しく短縮することになる。また、高速型ＡＤＣと低データレート時用の低速型ＡＤＣの２組のＡ／Ｄ変換器を必要とするため、回路面積が大きくなる。

なお、アナログデジタル変換器を、高データレート時用と低データレート時用の併用方式ではなく、高サンプルレートかつ高分解能のアナログデジタル変換器を一つだけ備えて、全てのデータレートの受信信号を同アナログデジタル変換器で処理するとことも考えられる。その場合、低データレート時も高データレート時と同様の大きな消費電力となってしまう。換言すると、消費電力がデータレートに対してスケーラブルでないため、無線システム設計において大きな問題となる。

一方、非特許文献１から４には、高データレート時用の高サンプルレートかつ高分解能のアナログデジタル変換器を低消費電力で実現する手段として、デジタルキャリブレーション型のアナログデジタル変換器が開示されている。

図２５に、このようなデジタルキャリブレーション型アナログデジタル変換器を高サンプルレート用のアナログデジタル変換器に採用した場合の例を示す。アンテナ２１から入力された信号は、高周波回路部２２において増幅され、さらに、周波数変換回路２３により、電圧制御発振器２４および位相同期ループ２５により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数、以下、ベースバンド信号）に周波数変換される。中間周波数信号またはベースバンド信号は、フィルタ２６で妨害波成分を除去された後、可変利得増幅器２７で増幅され、デジタルキャリブレーション型のアナログデジタル変換器２９に入力される。アナログデジタル変換器２９でデジタル化された信号は、復調部２１２で復調された後、ベースバンド信号処理部２１３により、上位レイヤの処理などが施される。

このような従来のデジタルキャリブレーション型アナログデジタル変換器を、複数のデータレートで送信された信号を受信できる無線送受信回路に採用した場合を仮定すると、以下のような問題がある。まず、非特許文献１で開示されたデジタルキャリブレーション型アナログデジタル変換器を無線送受信回路に適用した場合、パケット信号到来前のトレーニング時間を別途設けて、その間にキャリブレーションを行う必要があるためシステムが複雑になる点や、パケット信号受信中はキャリブレーションを行えないため、温度変動や電源電圧変動に対して脆弱である点が問題となる。

また、非特許文献２で開示されたデジタルキャリブレーション型アナログデジタル変換器を無線送受信回路に適用した場合、キャリブレーションの収束時間が長いため、やはり、パケット信号到来前のトレーニング時間を別途設けて、その間にキャリブレーションを行う必要があるためシステムが複雑になる点や、キャリブレーションのアルゴリズムが複雑であるため、同処理を行うデジタル回路の面積と消費電力が大きくなる点が問題となる。

また、非特許文献３や非特許文献４に開示されたデジタルキャリブレーション型アナログデジタル変換器は、キャリブレーションの収束時間が速く、また、キャリブレーションのアルゴリズムも単純であるため、上記のような問題は回避できる。しかし、参照用のアナログデジタル変換器が別途必要であるため、回路面積が大きくなるという問題がある。

また、特許文献１に開示された構成のＡＤＣは、データの補間を利用して出力の補正を行うため、到達分解能の点で限界があると考えられる。

本発明の解決課題は、複数のデータレートで送信された信号を受信でき、かつ、高サンプルレートかつ高分解能が要求される高速データ伝送の用途に適合し、消費電力や回路面積の増大を抑制できる、デジタルキャリブレーション型アナログデジタル変換器及びそれを用いた無線受信回路及び無線送受信回路を提供することにある。

本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明のデジタルキャリブレーション型アナログデジタル変換器は、第１のアナログデジタル変換ユニットと、第２のアナログデジタル変換ユニットと、前記第１のアナログデジタル変換ユニットの出力をキャリブレーションするデジタルキャリブレーション部と、識別情報で制御される切り替え制御部とを備えて成り、前記第１のアナログデジタル変換ユニットは低精度で高いサンプルレートに対応し、前記第２のアナログデジタル変換ユニットは高精度で低いサンプルレートに対応しており、
前記識別情報が高いデータレートの信号を受信する状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニットと前記第２のアナログデジタル変換ユニットと前記のデジタルキャリブレーション部とを動作させてアナログデジタル変換を行い、前記識別情報が低データレートの信号を受信状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニット及び前記デジタルキャリブレーション部の動作を停止させ、前記第２のアナログデジタル変換ユニットによりアナログデジタル変換を行うように構成されていることを特徴とする。

本発明によれば、デュアルサンプルレートアナログデジタル変換器を一つのデジタルキャリブレーション型アナログデジタル変換器で実現できるため、無線受信回路及び無線送受信回路のチップ占有面積を大幅に低減できると共に、消費電力を著しく低減できる。

本発明の代表的な実施例によれば、マルチレートの無線受信信号を処理するために、参照用のアナログデジタル変換器と主たるアナログデジタル変換器（以下、メインアナログデジタル変換器）をともに備えた少なくとも１個のデジタルキャリブレーション型アナログデジタル変換器を有する無線送受信回路が提供される。各デジタルキャリブレーション型アナログデジタル変換器は、高サンプルレートの無線受信信号を処理する時は、前記参照アナログデジタル変換器と前記メインアナログデジタル変換器を共に動作させて通常のデジタルキャリブレーション型高サンプルレート高分解能アナログデジタル変換器を構成し、一方、低サンプルレートの無線受信信号を処理する時は、参照アナログデジタル変換器を使用して、アナログデジタル変換を行い、メインアナログデジタル変換器などは動作を停止させて消費電力を低減する。

本発明を実施することにより、デジタルキャリブレーションを行わない高サンプルレートかつ高分解能のアナログデジタル変換器を備えた場合と比較して、消費電力を著しく低減できる。また、高速型及び低速型の２つの個別のＡＤＣを採用したと仮定した場合と異なり、低データレート無線受信信号処理用の低サンプルレート高分解能アナログデジタル変換器を別途必要としないため、回路面積を著しく低減できる。特に、ＳＯＣ（System on a Chip）やＲＦ−ＩＣにおいては、アナログデジタル変換器の回路面積の低減により、他の回路ブロックのレイアウトの自由度を増して受信機全体の特性の向上を期待できるのはもちろん、低データレート無線受信信号処理時に、高サンプルレートのメインＡＤＣの動作を停止することで、その動作クロックである高周波クロック信号やその高調波が、電源ラインや配線間のカップリングを通じてＲＦ回路部やＩＦ回路部に及ぼす影響を削減できるため、無線通信システム全体のサイズ、性能、消費電力の点で大きな利点となる。

まず、図１ないし図４により、本発明の第一の実施例になるアナログデジタル変換器を備えた無線トランシーバ回路の受信回路の基本的な構成を説明する。図１は、本実施例の無線トランシーバ回路の受信回路の、全体的な回路構成を示す図である。図１において、アンテナ３１から入力された信号は、高周波増幅部３２において増幅され、さらに、周波数変換回路３３により、電圧制御発振器３４および位相同期ループ３５により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ３６で妨害波成分を除去された後、可変利得増幅器３７で増幅され、１個のデジタルキャリブレーション型アナログデジタル変換器３８に入力される。デジタルキャリブレーション型アナログデジタル変換器３８によりデジタル化された信号は、復調部３９で復調された後、ベースバンド信号処理部３１０により、上位レイヤの処理などが施される。

デジタルキャリブレーション型アナログデジタル変換器３８は、現在、受信している信号の種別やデータレートなどの情報を保持する識別情報（Ｄ）に基づいて、切換え制御部３１１により与えられる制御信号Ｃｔｒｌにより、切換え制御される。なお、識別情報（Ｄ）の具体的な取得方法に関しては、後の実施例で説明する。

図２に、本実施例のデジタルキャリブレーション型アナログデジタル変換器３８の構成の概要を示す。入力アナログ電圧は、入力側ＡＤＣ切り替えスイッチ（SWCtrl-１）３８４を介して、それぞれ、メインアナログデジタル変換ユニット（第１のアナログデジタル変換ユニット）３８２及び参照アナログデジタル変換ユニット（第２のアナログデジタル変換ユニット）３８１に接続される。メインアナログデジタル変換ユニットは低精度で高いサンプルレートに対応し、高データレートの無線信号を処理できる十分高いサンプルレートで動作する。一方、参照アナログデジタル変換ユニットは高精度で低いサンプルレートに対応しており、低データレートの無線信号を処理できる程度、すなわち、メインアナログデジタル変換ユニット３８２より十分遅いサンプルレートで動作する。

メインアナログデジタル変換ユニット３８２の出力と参照アナログデジタル変換ユニット３８１の出力はデジタルキャリブレーション部３８３に接続される。参照アナログデジタル変換ユニット３８１の出力と、デジタルキャリブレーション部３８３を経由したメインアナログデジタル変換ユニット３８２の出力の２つの出力のいずれかが出力側ＡＤＣ切り替えスイッチ（SWCtrl-２）３８６により選択され、デジタルキャリブレーション型アナログデジタル変換器３８のデジタル出力となる。入出力側ＡＤＣ切り替えＳＷ３８４、３８６は、切換え制御部３１１の出力信号で制御される。切換え制御部３１１の出力信号で電源切り替え制御部３８５も制御される。すなわち、電源切り替え制御部３８５がデータレートなどに応じて動作し、ＶＤＤｃｔｒｌ＿Ｍａｉｎにより、メインアナログデジタル変換ユニット３８２及びデジタルキャリブレーション部３８３の電源電圧がオン／オフ制御され、ＶＤＤｃｔｒｌ＿Ｒｅｆにより参照アナログデジタル変換ユニット３８１の電源電圧が制御される。

切換え制御部３１１は、デジタルキャリブレーション型アナログデジタル変換器３８を、高データレートの信号受信時には通常のデジタルキャリブレーション型アナログデジタル変換器として動作させ、低データレートの信号受信時には、低速、省電力型のアナログデジタル変換器として動作させる。

図１に戻って、可変利得増幅器３７の利得は、その出力電圧振幅が、デジタルキャリブレーション型アナログデジタル変換器３８の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。デジタルキャリブレーション型アナログデジタル変換器３８によりデジタル化された信号は、復調部３９で復調された後、ベースバンド信号処理部３１０により、上位レイヤの処理などが施される。フィルタ３６は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。

図３は、実施例１のデジタルキャリブレーション型アナログデジタル変換器３８の動作を示すタイムチャートである。識別情報（Ｄ）に基づいて低データレート時（ｔ０−ｔ１，ｔ２−ｔ３，ｔ４−ｔ５）は、制御信号ＣｔｒｌがＬとなり、参照アナログデジタル変換ユニット３８１がパワーオンとなりアナログデジタル変換処理を実施し、その間、消費電力削減のために、メインアナログデジタル変換ユニット３８２やデジタルキャリブレーション部３８３はパワーダウンされる。高データレート時（ｔ１−ｔ２，ｔ３−ｔ４）は、制御信号ＣｔｒｌがＨとなり、メインアナログデジタル変換ユニット３８２やデジタルキャリブレーション部３８３もパワーオンとなり通常のデジタルキャリブレーション型アナログデジタル変換器として機能する。このとき、参照アナログデジタル変換ユニット３８１は、メインアナログデジタル変換ユニット３８２のデジタルキャリブレーションを行なうために利用される。なお、識別情報（Ｄ）により受信信号の到来の無いことが明確な時間帯（ｔ５以降）は、制御信号Ｃｔｒｌが零となり、参照アナログデジタル変換ユニット、メインアナログデジタル変換ユニット及びデジタルキャリブレーション部の何れもパワーダウンされる。

このように、実施例１によれば、メインアナログデジタル変換ユニットと参照用アナログデジタル変換ユニットを持つＣａｌ型アナログデジタル変換器において、高サンプルレート時は、通常のＣａｌ型アナログデジタル変換器として、メインアナログデジタル変換ユニットと参照用アナログデジタル変換ユニットを両方とも動作させ、低サンプルレート時は、メインアナログデジタル変換ユニットの動作を停止し、そのかわりに、参照用アナログデジタル変換ユニットをメインアナログデジタル変換ユニットの代わりに動作させることで、一つのＣａｌ型アナログデジタル変換器で、デュアルレートに対応することができる。

本発明を実施することにより、一つの高サンプルレートかつ高分解能のデジタルキャリブレーション型のアナログデジタル変換器、またはデジタルキャリブレーションを行わないアナログデジタル変換器で、高データレートと低データレートの受信信号をともに処理する場合と比較して、消費電力を著しく低減できる。

また、高速型及び低速型の２つの個別のＡＤＣを採用したと仮定した場合と比較すると、低データレート無線受信信号処理用の低サンプルレート高分解能アナログデジタル変換器を別途必要としないため、回路面積を著しく低減できる。すなわち、図４に示した回路面積の見積りの一例に示すように、デュアルレート対応アナログデジタル変換器のチップ占有面積を大幅に低減できる。換言すると、低サンプルレート高分解能アナログデジタル変換器回路に相当する面積が不要となり、回路全体としての面積を著しく低減できる。特に、ＳＯＣやＲＦ−ＩＣにおいては、アナログデジタル変換器の回路面積の低減により、他の回路ブロックのレイアウトの自由度を増して受信機全体の特性の向上を期待できるのはもちろん、低データレート無線受信信号処理時に、高サンプルレートのメインＡＤＣの動作を停止することで、その動作クロックである高周波クロック信号やその高調波が、電源ラインや配線間のカップリングを通じてＲＦ回路部やＩＦ回路部に及ぼす影響を削減できるため、システム全体のサイズ、性能、消費電力の点で大きな利点となる。

また、低データレート時は、参照アナログデジタル変換ユニットのみがパワーオンとなってアナログデジタル変換処理を実施し、その間メインアナログデジタル変換ユニットやデジタルキャリブレーション部はパワーダウンされるので、アナログデジタル変換器の消費電力の節減に大きく寄与する。

図５ないし図７により、本発明の第二の実施例になるアナログデジタル変換器を備えた無線トランシーバ回路の受信回路を説明する。図５は、本実施例になる無線トランシーバ回路の受信回路の全体的な回路構成を示す図である。本実施例では、第一の実施例において、識別情報（Ｄ）がベースバンド信号処理部より与えられる場合が開示されている。

すなわち、図５において、ベースバンド信号処理部４１０のメモリ４１２に受信している信号の種別やデータレート、データ長またはデータ期間等に関する情報などが保持されており、この情報に基づいて識別情報（Ｄ）が取得され、それに基づいて制御信号Ｃｔｒｌが生成される。

アンテナ４１から入力された信号は、高周波増幅部４２において増幅され、さらに、周波数変換回路４３により、電圧制御発振器４４および位相同期ループ４５により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ４６で妨害波成分を除去された後、可変利得増幅器４７で増幅され、デジタルキャリブレーション型アナログデジタル変換器４８に入力される。デジタルキャリブレーション型アナログデジタル変換器４８は、識別情報に基づいて切換え制御部４１１により与えられる制御信号により、高データレート時は、通常のデジタルキャリブレーション型アナログデジタル変換器として機能して高サンプルレートかつ高分解能のアナログデジタル変換を行う。一方、低データレート時は、デジタルキャリブレーション型アナログデジタル変換器４８に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施し、その際は、消費電力削減のために、メインアナログデジタル変換ユニットなどは動作を停止し、パワーダウンされる。

識別情報（Ｄ）は、ベースバンド信号処理部４１０より与えられる。すなわち、セルラなどの無線システムでは、各端末が受信する信号のデータレートや受信タイミングの情報は、あらかじめスケジュール情報としてスケジューリングされており、このスケジュール情報は、ベースバンド信号処理部４１０のメモリ４１２に保持され、管理されている。そのため、ベースバンド信号処理部４１０は、このスケジュール情報に基づき、デジタルキャリブレーション型アナログデジタル変換器に制御に必要な識別情報（Ｄ）を生成し、供給することが可能である。

例えば、第２、第３、第３．５世代の低データレートのセルラ信号の受信時は、デジタルキャリブレーション型アナログデジタル変換器４８に含まれる参照アナログデジタル変換ユニット４８２がアナログデジタル変換器として機能するように、ベースバンド信号処理部４１０は、図３と同様に、識別情報（Ｄ）と制御信号Ｃｔｒｌを生成する。制御信号Ｃｔｒｌにより、デジタルキャリブレーション型アナログデジタル変換器４８は消費電力削減のために、参照アナログデジタル変換ユニット４８２のみパワーオンする。

一方、第３．９、第４世代の高データレートのセルラ信号の受信時は、デジタルキャリブレーション型アナログデジタル変換器４８が通常のデジタルキャリブレーション型アナログデジタル変換器として機能するように、ベースバンド信号処理部４１０は、図３と同様に、識別情報（Ｄ）と制御信号Ｃｔｒｌを生成し、メインアナログデジタル変換ユニット４８３及びデジタルキャリブレーション部４８４も動作させる。

なお、識別情報とデジタルキャリブレーション型アナログデジタル変換器４８の各構成要素の動作との関係は、もちろん、これに限定されるものではない。

可変利得増幅器４７の利得は、その出力電圧振幅が、デジタルキャリブレーション型アナログデジタル変換器４８の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。デジタルキャリブレーション型アナログデジタル変換器４８によりデジタル化された信号は、復調部４９で復調された後、ベースバンド信号処理部４１０により、上位レイヤの処理などが施される。フィルタ４６は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。

図６に、第２の実施例における切換え制御部４１１の具体的な構成例を示し、図７に第２の実施例におけるデジタルキャリブレーション型アナログデジタル変換器４８の具体的な構成例を示す。なお、デジタルキャリブレーション技術自体は、非特許文献３および非特許文献４において説明されているので、詳細についてはそれらを援用することとし、説明を割愛する。

図６において、切換え制御部４１１はスイッチ制御部４１１１と電源制御部４１１２とを備えている。スイッチ制御部４１１１は、入力される識別情報（Ｄ）に応じて、デジタルキャリブレーション型アナログデジタル変換器の結線状態を制御するＥＮ信号および、ＥＮｂ信号（ＥＮ信号の論理反転信号）を生成する。例えば、識別情報（Ｄ）が低データレートであることを示している場合は、ＥＮ信号をハイレベルＨ、ＥＮｂ信号をローレベルＬとして出力することにより、デジタルキャリブレーション型アナログデジタル変換器に含まれる参照アナログデジタル変換ユニットが単独でアナログデジタル変換を行う状態となる。一方、識別情報（Ｄ）が高データレートであることを示している場合は、ＥＮ信号をローレベルＬ、ＥＮｂ信号をハイレベルＨとして出力することにより、デジタルキャリブレーション型アナログデジタル変換器は、通常のデジタルキャリブレーション型アナログデジタル変換器として動作する。

識別情報（Ｄ）は、同時に、電源制御部４１１２にも印加され、所定のタイミングで、サンプル＆ホールド回路４８１、参照アナログデジタル変換ユニット４８２、メインアナログデジタル変換ユニット４８３、デジタルキャリブレーション部４８４の各電源電圧をオン／オフ制御するためのゲート信号ＶＤＤｃｔｒｌ＿ＭａｉｎやＶＤＤｃｔｒｌ＿Ｒｅｆ）を生成する。もちろん、電源制御部４１１２の出力に、サンプル＆ホールド回路やデジタルキャリブレーション部の電源電圧を個別に制御するための出力を追加してもよい。

図７のデジタルキャリブレーション型アナログデジタル変換器４８において、入力アナログ電圧は、サンプル＆ホールド回路４８１により、メインアナログデジタル変換ユニット４８３と等しい高サンプルレートでサンプルされ、保持される。サンプル＆ホールド回路４８１の出力は、ＳＷ４８８およびＳＷ４８７を介して、それぞれ、メインアナログデジタル変換ユニット４８３および参照アナログデジタル変換ユニット４８２に接続される。メインアナログデジタル変換ユニット４８３は高データレートの無線信号を処理できる十分高いサンプルレートで動作し、一方、参照アナログデジタル変換ユニット４８２は、低データレートの無線信号を処理できる程度、すなわち、メインアナログデジタル変換ユニット４８３より十分遅いサンプルレートで動作する。

メインアナログデジタル変換ユニット４８３の出力と参照アナログデジタル変換ユニット４８２の出力は、デジタルキャリブレーション部４８４に接続され、キャリブレーションされた結果は、ＳＷ４８９を介して出力に接続される。また、入力アナログ電圧は、ＳＷ４８５を介して、参照アナログデジタル変換ユニット４８２の入力部に接続される。また、参照アナログデジタル変換ユニット４８２の出力はＳＷ４８６を介して、出力に接続される。高データレートの信号受信時は、ＥＮｂがハイレベルＨとなることで、ＳＷ４８７、ＳＷ４８８、ＳＷ４８９がオンとなり、また、ＥＮがローレベルＨとなることで、ＳＷ４８５とＳＷ４８６がオフとなり、通常のデジタルキャリブレーション型アナログデジタル変換器として動作する。

一方、低データレートの信号受信時は、ＥＮがハイレベルＨとなることで、ＳＷ４８５とＳＷ４８６がオンとなり、ＥＮｂがローレベルＬとなることで、ＳＷ４８７、ＳＷ４８８、ＳＷ４８９がオフとなり、参照アナログデジタル変換ユニット４８２の入出力ノードが、入力および出力に接続される。メインアナログデジタル変換ユニット４８３、サンプル＆ホールド回路４８１およびデジタルキャリブレーション部４８４の電源電圧は、ＶＤＤｃｔｒｌ＿Ｍａｉｎでオン／オフ制御される。また、参照アナログデジタル変換ユニット４８２の電源電圧は、ＶＤＤｃｔｒｌ＿Ｒｅｆで制御される。

本実施例によれば、マルチレートのデータを受信する無線回路において、アナログデジタル変換器の消費電力の低減を可能にするとともに、回路面積の縮減を図ることができる。

図８ないし図９により、本発明の第三の実施例になるアナログデジタル変換器を備えた無線トランシーバ回路の受信回路を説明する。図８に本発明の第三の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示し、図９にそのタイムチャートを示す。本実施例は、第二の実施例を一部変更し、受信する複数の無線システムに応じて、アナログフロントエンド部が個別に存在する場合に対応できるように構成したものである。

図８において、無線システム１（例えばセルラシステム）に属する信号は、アンテナ５１により受信され、高周波増幅部５２において増幅され、さらに、周波数変換回路５３により、電圧制御発振器５４および位相同期ループ５５により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ５６で妨害波成分を除去された後、可変利得増幅器５７で増幅され、切換えＳＷ５１５を介して、デジタルキャリブレーション型アナログデジタル変換器５１６に入力される。

一方、無線システム２（例えば無線ＬＡＮシステム）に属する信号は、アンテナ５８により受信され、高周波増幅部５９において増幅され、さらに、周波数変換回路５１０により、電圧制御発振器５１１および位相同期ループ５１２により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ５１３で妨害波成分を除去された後、可変利得増幅器５１４で増幅され、切換えＳＷ５１５を介して、デジタルキャリブレーション型アナログデジタル変換器５１６に入力される。なお、上記のアンテナから可変利得増幅部に至る回路部のうちの一部が共用化されていてもよい。

デジタルキャリブレーション型アナログデジタル変換器５１６は、現在、受信している信号の種別やデータレートなどの情報を保持する識別情報（Ｄ）に基づいて、切換え制御部５１９により与えられる制御信号により、高データレート時は、通常のデジタルキャリブレーション型アナログデジタル変換器として機能して高サンプルレートかつ高分解能のアナログデジタル変換を行い、低データレート時は、デジタルキャリブレーション型アナログデジタル変換器５１６に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施するように、切り替える。参照アナログデジタル変換ユニットのみでアナログデジタル変換処理を実施する際は、消費電力削減のために、メインアナログデジタル変換ユニットなどは動作を停止し、パワーダウンされる。

識別情報は切換えＳＷ５１５にも印加され、無線システム１の信号を出力する可変利得増幅器５７、または無線システム２の信号を出力する可変利得増幅器５１４の出力のいずれか一方を、デジタルキャリブレーション型アナログデジタル変換器５１６の入力部に接続する。上記の識別情報は、ベースバンド信号処理部５１８のメモリ５１８１より与えられる。

セルラや無線ＬＡＮなどの無線システムでは、各端末が受信する信号のデータレートや受信タイミングは、あらかじめスケジューリングされており、同スケジュール情報は、ベースバンド信号処理部５１８が管理しているため、信号の受信の有無に関わらず、識別情報を切換え制御部５１９や切換えＳＷ５１５へ供給することが可能である。

一般に、セルラシステムのデータレートは、無線ＬＡＮシステムのデータレートと比較して遅いため、セルラ信号受信時は、ベースバンド信号処理部５１８が発する識別情報（Ｄ）により、切換え制御部５１９は、例えば、デジタルキャリブレーション型アナログデジタル変換器５１６に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施し、消費電力削減のために、メインアナログデジタル変換ユニットなどをパワーダウンするように制御する。

一方、高データレートの無線ＬＡＮ信号を受信する時間帯は、ベースバンド信号処理部５１８が発する識別情報（Ｄ）により、切換え制御部５１９は、例えば、デジタルキャリブレーション型アナログデジタル変換器５１６が通常のデジタルキャリブレーション型アナログデジタル変換器として動作するように制御する。

可変利得増幅器５７や５１４の利得は、その出力電圧振幅が、デジタルキャリブレーション型アナログデジタル変換器５１６の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。デジタルキャリブレーション型アナログデジタル変換器５１６によりデジタル化された信号は、復調部５１７で復調された後、ベースバンド信号処理部５１８により、上位レイヤの処理などが施される。フィルタ５６や５１３は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。

本実施例は、複数の異なる無線システムの信号を受信する無線端末への適用に特に適しているが、もちろん、それに限定するものではない。

図９に示した本実施例のタイミング図において、ベースバンド信号処理部５１８が発する識別情報（Ｄ）により、セルラ信号を受信する時間帯は、デジタルキャリブレーション型アナログデジタル変換器５１６に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施し、一方、消費電力削減のために、メインアナログデジタル変換ユニットなどはパワーダウンされる。無線ＬＡＮ信号を受信する時間帯は、デジタルキャリブレーション型アナログデジタル変換器５１６は、通常のデジタルキャリブレーション型アナログデジタル変換器として動作する。そのために、内蔵するメインアナログデジタル変換ユニットと参照アナログデジタル変換ユニットをともに動作させるために、ともにパワーオンの状態となる。

このように、スケジューリング機能を利用して識別情報（Ｄ）を生成することにより、自局宛のセルラ信号や無線ＬＡＮ信号の受信時以外は、デジタルキャリブレーション型アナログデジタル変換器５１６をパワーダウンできるため、平均的な消費電力を低減できる。また、回路面積の縮減を図ることもできる。

図１０、図１１、図１２により、本発明の第四の実施例になるアナログデジタル変換器を備えた無線トランシーバ回路の受信回路を説明する。図１０に本発明の第四の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示し、図１１、図１２にそのタイムチャートを示す。本実施例では、第一の実施例おいて、識別情報（Ｄ）が復調部より与えられる場合が開示されている。すなわち、図１０に示すように、復調部７９は、復調信号に基づいて識別情報を生成するための識別情報生成機能７９０を備えている。

アンテナ７１から入力された信号は、高周波増幅部７２において増幅され、さらに、周波数変換回路７３により、電圧制御発振器７４および位相同期ループ７５により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ７６で妨害波成分を除去された後、可変利得増幅器７７で増幅され、デジタルキャリブレーション型アナログデジタル変換器７８に入力される。デジタルキャリブレーション型アナログデジタル変換器７８は、現在、受信している信号の種別やデータレートなどの情報を保持する識別情報に基づいて、切換え制御部７１１により与えられる制御信号により、高データレート時は、通常のデジタルキャリブレーション型アナログデジタル変換器として機能して高サンプルレートかつ高分解能のアナログデジタル変換を行い、低データレート時は、デジタルキャリブレーション型アナログデジタル変換器７８に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施し、その際は、消費電力削減のために、メインアナログデジタル変換ユニットなどは動作を停止し、パワーダウンされる。

上記の識別情報は、復調部７９の識別情報生成機能７９０により与えられる。可変利得増幅器７７の利得は、その出力電圧振幅が、デジタルキャリブレーション型アナログデジタル変換器７８の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。

デジタルキャリブレーション型アナログデジタル変換器７８によりデジタル化された信号は、復調部７９で復調された後、ベースバンド信号処理部７１０により、上位レイヤの処理などが施される。フィルタ７６は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。

一般に、無線ＬＡＮなどのマルチレート無線システムでは、図１１、図１２のように、信号パケットにおけるデータ部のデータレートの情報は、同パケットの先頭に位置するヘッダ部に存在する。また、ヘッダ部は、データ部のデータレートによらず、通常、最も低い、したがって最も帯域の小さい固定のレートで変調されている。そこで、図１１のように、デジタルキャリブレーション型アナログデジタル変換器７８に含まれる参照アナログデジタル変換ユニットのみパワーをオンとし、アナログデジタル変換器を用いて、パケットのヘッダ期間中のアナログデジタル変換を行う。

復調部７９の識別情報生成機能７９０は、アナログデジタル変換結果を復調して、ヘッダ部に書き込まれた、データ部のデータレート及びデータ長の情報を得る。得られたデータレート及びデータ長に基づいて、復調部７９は識別情報を生成する。例えば、データ部のデータレートが、無線ＬＡＮの標準規格であるIEEE 802.11nやpost 11nに対応する高いレートであると判明した場合は、識別情報（Ｄ）により、デジタルキャリブレーション型アナログデジタル変換器７８を、通常のデジタルキャリブレーション型アナログデジタルとして動作させて、データ部の信号を高サンプルレートかつ高分解能でアナログデジタル変換するために、図１１のように、参照アナログデジタル変換ユニットに加えて、メインアナログデジタル変換ユニットのパワーもオンして、動作させるように識別情報を用いて制御する。識別情報（Ｄ）のオン期間は取得したデータ長さに基づいて決定する。なお、無線システムの起動時は復調データが無いので、参照アナログデジタル変換ユニットは動作させ続け、復調データから以降受信するパケットの受信タイミング情報を得た後はそれに基づく識別情報で制御する。

一方、データ部のデータレートが、例えば、無線ＬＡＮの標準規格であるIEEE 802.11a/b/gに対応する低いレートであると判明した場合は、デジタルキャリブレーション型アナログデジタル変換器７８に含まれる参照アナログデジタル変換ユニットのみによるアナログデジタル変換を、パケットのデータ期間中も継続すればよいので、図１２のように、メインアナログデジタル変換ユニットはパワーダウンしたままとなるように識別情報（Ｄ）を用いて制御する。

本実施例は、信号のヘッダ部にデータレートの情報を載せている無線ＬＡＮなどのシステムにおいて、複数の異なるデータレートの信号を受信するマルチモード無線端末への適用に特に適しているが、もちろん、それに限定するものではない。

本実施例によれば、マルチレートのデータを受信する無線回路において、アナログデジタル変換器の消費電力の低減を可能にするとともに、回路面積の縮減を図ることができる。

図１３、図１４により、本発明の第五の実施例になるアナログデジタル変換器を備えた無線トランシーバ回路の受信回路を説明する。図１３に本発明の第五の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示し、図１４に第五の実施例の信号検出部の構成例の一例を示す。本実施例では、第一の実施例において、識別情報が、別途設けた信号検出部の検出結果により与えられる場合を開示している。

図１３において、アンテナ１００１から入力された信号は、高周波増幅部１００２において増幅され、さらに、周波数変換回路１００３により、電圧制御発振器１００４および位相同期ループ１００５により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ１００６で妨害波成分を除去された後、可変利得増幅器１００７で増幅され、デジタルキャリブレーション型アナログデジタル変換器１００８に入力される。デジタルキャリブレーション型アナログデジタル変換器１００８は、現在、受信している信号の種別やデータレートなどの情報を保持する識別情報に基づいて、切換え制御部１０１０により与えられる制御信号により、高データレート時は、通常のデジタルキャリブレーション型アナログデジタル変換器として機能して高サンプルレートかつ高分解能のアナログデジタル変換を行い、低データレート時は、デジタルキャリブレーション型アナログデジタル変換器１００８に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施する。低データレート時は、消費電力削減のために、メインアナログデジタル変換ユニットなどは動作を停止し、パワーダウンされる。

上記の識別情報は、可変利得増幅器１００７の出力部に例えば接続された信号検出部１００９により与えられる。信号検出部１００９を接続する位置は、もちろん、これに限定されるものではない。可変利得増幅器１００７の利得は、その出力電圧振幅が、デジタルキャリブレーション型アナログデジタル変換器１００８の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。デジタルキャリブレーション型アナログデジタル変換器１００８によりデジタル化された信号は、復調部１０１１で復調された後、ベースバンド信号処理部１０１２により、上位レイヤの処理などが施される。フィルタ１００６は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。

図１４に、信号検出部１００９の構成例の一例を示す。入力信号はローパスフィルタ１１０１により帯域制限を受けた後、パワー検出器１１０２により、例えば、信号振幅電圧を得る。パワー検出器１１０２は、通常の整流回路やピーク保持回路で実現できる。ローパスフィルタ１１０１の出力は、必要であれば、図９のように、特徴検出器１１０３に印加して、その出力に受信信号の特徴に応じた出力を得てもよい。パワー検出器１１０２の出力と特徴検出器１１０３の出力は判定部１１０４に印加され、同判定部は、これらの入力に基づいて、信号の種別やデータレートを判定し、識別情報を出力する。

例えば、ローパスフィルタ１１０１の遮断周波数を十分小さく設定すれば、低データレート、すなわち、狭帯域の信号の受信時と比べて、高データレート、すなわち、広帯域の信号の受信時は、パワー検出器１１０２の出力が小さくなる。したがって、同出力値に応じて、判定部１１０４は信号のデータレートを識別できる。

高データレート信号受信時は、ＶＤＤｃｔｒｌ＿ＭａｉｎとＶＤＤｃｔｒｌ＿ＲｅｆがともにＨ（電源オン）となり、低データレート信号受信時は、ＶＤＤｃｔｒｌ＿ＭａｉｎはＬ（電源オフ）、ＶＤＤｃｔｒｌ＿ＲｅｆはＨ（電源オン）となる。

また、パワー検出のみでは十分な信号識別が困難な場合は、特徴検出器１１０３により、例えば、最大最小信号振幅比やPAPR（Peak to Average Power Ratio）を検出して、判定部１１０４における判定の精度を上げてもよい。また、もちろん、これに限定されるものではない。

本実施例によれば、マルチレートのデータを受信する無線回路において、アナログデジタル変換器の消費電力の低減を可能にするとともに、回路面積の縮減を図ることができる。

図１５により、本発明の第六の実施例になるアナログデジタル変換器を説明する。図１５は、図７に示したデジタルキャリブレーション型アナログデジタル変換器を一部変更した実施例である。すなわち、低データレート時に、参照アナログデジタル変換ユニットを入力に直接接続するのではなく、サンプル＆ホールド回路４８１を介して接続するように変更した実施例である。すなわち、サンプル＆ホールド回路４８１の出力は、ＳＷ４８８を介してメインアナログデジタル変換ユニット４８３に接続され、また、直接、参照アナログデジタル変換ユニット４８２に接続される。メインアナログデジタル変換ユニット４８３の出力と参照アナログデジタル変換ユニット４８２の出力は、デジタルキャリブレーション部４８４に接続され、キャリブレーションされた結果は、ＳＷ４８６、ＳＷ４８９を介して夫々出力に接続される。

低データレート時は、参照アナログデジタル変換ユニット４８２とともにサンプル＆ホールド回路４８１も動作するので、サンプル＆ホールド回路４８２の電源電圧も、例えば、ＶＤＤｃｔｒｌ＿Ｒｅｆで制御される。また、ＥＮ信号により、高データレート時は、サンプル＆ホールド回路４８１は、メインアナログデジタル変換ユニット４８３と等しい高サンプルレートで動作し、一方、低データレート時は、参照アナログデジタル変換ユニット４８２と等しい低サンプルレートで動作する。

本実施例によれば、マルチレートのデータを受信する無線回路において、アナログデジタル変換器の消費電力の低減を可能にするとともに、回路面積の縮減を図ることができる。

本発明の他の実施例になるアナログデジタル変換器４８を構成する各要素の組み合わせは、上記各実施例に限定されるものではない。図１６から図２０により、本発明の他の実施例になるアナログデジタル変換器４８の構成例を説明する。

図１６の例は、サンプル＆ホールド回路１５０１が、参照アナログデジタル変換ユニット４８２の専用回路として配置されたアナログデジタル変換器４８を示している。入力信号は、サンプル＆ホールド回路１５０１に入力されると共に、ＳＷ４８８を介してメインアナログデジタル変換ユニット４８３に入力される。メインアナログデジタル変換ユニット４８３の出力と参照アナログデジタル変換ユニット４８２の出力は、デジタルキャリブレーション部４８４に接続され、キャリブレーションされた結果は、ＳＷ４８６、ＳＷ４８９を介して夫々出力に接続される。

図１７の例は、サンプル＆ホールド回路１５０３、１５０１が、メインアナログデジタル変換ユニット４８３と参照アナログデジタル変換ユニット４８２の前に、各々個別に配置されたアナログデジタル変換器４８を示している。

また、図１８は、サンプル＆ホールド回路を一切配置しない場合のアナログデジタル変換器４８の一例をそれぞれ示した。

また、図１９は、図７の構成において、メインアナログデジタル変換ユニット４８３と参照アナログデジタル変換ユニット４８２を、ともに、パイプライン型アナログデジタル変換ユニットで実現した場合のアナログデジタル変換器４８の例である。

さらに、図２０は、図７の構成において、メインアナログデジタル変換ユニット４８３をパイプライン型アナログデジタル変換ユニットで、参照アナログデジタル変換ユニット４８２をシグマデルタ型アナログデジタル変換ユニットで実現した場合である。なお、これらの各実施例の動作及び効果は、図７の例で説明したものと基本的に同様であるため、個別の詳細な説明は割愛する。

次に、本発明の他の実施例になる無線トランシーバ回路を説明する。図２１は、本実施例になる無線トランシーバ回路の送受信回路の全体的な回路構成を示す図である。本実施例では、実施例１等の回路において、ベースバンド信号処理部を除く送受信部をワンチップ化した場合を開示している。

すなわち、本実施例では、送信部２０１３と、ベースバンド信号処理部２０１１を除く受信部とを含むＲＦ−ＩＣ２０１４をＩＣによりワンチップ化している。受信部には、１個のデジタルキャリブレーション型アナログデジタル変換器２００９が設けられている。

アンテナ２００１により受信した信号は、送受信切換え部２００２を経て、受信部の高周波増幅部２００３において増幅され、さらに、周波数変換回路２００４により、電圧制御発振器２００５および位相同期ループ２００６により生成される局部発振信号と乗算され、低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数または、ベースバンド信号は、フィルタ２００７で妨害波成分を除去された後、可変利得増幅器２００８で増幅され、デジタルキャリブレーション型アナログデジタル変換器２００９に入力される。デジタルキャリブレーション型アナログデジタル変換器２００９は、現在、受信している信号の種別やデータレートなどの情報を保持する識別情報（Ｄ）に基づいて、切換え制御部２０１２により与えられる制御信号により、高データレート時は、通常のデジタルキャリブレーション型アナログデジタル変換器として機能し、低データレート時は、デジタルキャリブレーション型アナログデジタル変換器２００９に含まれる参照アナログデジタル変換ユニットが、アナログデジタル変換処理を実施し、その際は、消費電力削減のために、メインアナログデジタル変換ユニットなどは動作を停止し、パワーダウンされる。すなわち、メインアナログデジタル変換ユニットと参照用アナログデジタル変換ユニットを持つＣａｌ型アナログデジタル変換器において、高サンプルレート時は、通常のＣａｌ型アナログデジタル変換器として、メインアナログデジタル変換ユニットと参照用アナログデジタル変換ユニットを両方とも動作させ、低サンプルレート時は、メインアナログデジタル変換ユニットの動作を停止し、参照用アナログデジタル変換ユニットをメインアナログデジタル変換ユニットの代わりに動作させることで、一つのＣａｌ型アナログデジタル変換器で、デュアルレートに対応する。

可変利得増幅器２００８の利得は、その出力電圧振幅が、デジタルキャリブレーション型アナログデジタル変換器２００９の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に設定される。デジタルキャリブレーション型アナログデジタル変換器２００９によりデジタル化された信号は、復調部２０１０で復調された後、ベースバンド信号処理部２０１１により、上位レイヤの処理などが施され、汎用プロセッサなどに出力される。フィルタ２００７は、中間周波数がゼロでない場合は、中間周波数を中心とするバンドパスフィルタで、中間周波数がゼロの場合（ダイレクトコンバージョンの場合）は、ローパスフィルタで実現する。

送受信部分２０１４は、ＣＭＯＳ回路あるいはバイＣＭＯＳ回路で１つのチップ上に集積化することができる。

本実施例によれば、低サンプルレート時にメインアナログデジタル変換ユニットが動作を停止することにより、電源ラインや配線間のカップリングなどにより、高いクロック周波数の電流や電圧がＲＦ回路部、ＩＦ回路部、変調回路、復調回路、データ処理部の各回路部に漏れ込み、それらの動作特性を悪化させることを避けられる。さらに、回路面積の縮減を図ることもできる。

以上述べた各実施例では、１個のデジタルキャリブレーション型アナログデジタル変換器を備えた受信回路を示したが、受信回路の構成によっては、２個のデジタルキャリブレーション型アナログデジタル変換器が用いられる場合もある。

図２２は、本発明の他の実施例になる無線トランシーバ回路の送受信回路の全体的な回路構成を示す図である。本実施例では、実施例８の回路に代えて、受信部には、実質的に同じ構成の２個のデジタルキャリブレーション型アナログデジタル変換器２００９、２１０９が設けられている。受信部では、高周波増幅部２００３において増幅され、２つのミキサ２００４，２００５で、ＶＣＯ２０１５と９０度位相シフタ２０１４からの発振信号により直交検波されてＩ（Ｉｎ−ｐｈａｓｅ）／Ｑ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）信号に変換される。Ｉ／Ｑ信号はそれぞれフィルタ２００７、２０１７で妨害波成分を除去された後、可変利得増幅器２００８、２０１８で増幅された後、２個のデジタルキャリブレーション型アナログデジタル変換器２００９、２１０９で夫々デジタル信号に変換される。デジタル信号のＩ／Ｑ信号は、可変利得増幅器２００８と２０１８のＡＧＣ制御を行うためにレベル検出器（図示略）に入力されるとともに、復調部２０１０で復調される。

このように、受信ＲＦ信号をＩＱ信号に変換してから夫々アナログデジタル変換を行なう方式にも、本発明を適用できる。

各デジタルキャリブレーション型アナログデジタル変換器の構成、機能については、既に述べた実施例と同じである。
本実施例の効果は、実施例８の効果と同じである。

本発明の他の実施例になる無線トランシーバ回路を説明する。図２３は、本実施例になる無線トランシーバ回路の送受信回路の全体的な回路構成を示す図である。本実施例では、実施例１等の回路において、ベースバンド信号処理部を含む送受信部をワンチップ化した場合を開示している。

すなわち、本実施例では、受信部と、送信部２０１３と、ベースバンド信号処理部２０１１を含む送受信器２１１４を、ＣＭＯＳ回路あるいはバイＣＭＯＳ回路で１つのチップ上に集積化することができる。

本実施例によれば、実施例８や９と同様、マルチレートのデータを受信する無線回路において、低サンプルレート時は、参照用アナログデジタル変換ユニットのみが動作するので、消費電力の低減を可能にする。その間、メインアナログデジタル変換ユニットが動作を停止することにより、電源ラインや配線間のカップリングなどにより、高いクロック周波数の電流や電圧がＲＦ回路部、ＩＦ回路部、変調回路、復調回路、データ処理部の各回路部に漏れ込み、それらの動作特性を悪化させることを避けられる。また、ベースバンド信号処理部２０１１をチップ内に内蔵することで、復調部２０１０の出力との間のインターフェースが簡素化されるとともに、その配線長も短縮できるため、デジタル的な消費電力を低減できる。また、ベースバンド信号処理部２０１１をチップ内に取り込むことで、同処理部に、デジタルキャリブレーション部４８４における演算処理の一部または全部を行わせることも可能であり、それにより、チップ面積をさらに低減できる。

本発明の第一の実施例になる無線トランシーバ回路の受信回路の全体的な回路構成を示す図である。 第一の実施例のデジタルキャリブレーション型アナログデジタル変換器の構成の概要を示す図である。 第一の実施例のデジタルキャリブレーション型アナログデジタル変換器の動作を示すタイムチャートである。 本発明の効果を示す図面である。 本発明の第二の実施例になる無線トランシーバ回路の受信回路の全体的な回路構成を示す図である。 本発明の第二の実施例における切換え制御部の具体的な構成例を示す図である。 本発明の第二の実施例におけるデジタルキャリブレーション型アナログデジタル変換器の具体的な構成例を示す図である。 本発明の第三の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の第三の実施例のタイムチャートを示す図である。 本発明の第四の実施例になる無線トランシーバ回路の受信回路の全体的な回路構成を示す図である。 本発明の第四の実施例のタイムチャートを示す図である。 本発明の第四の実施例のタイムチャートを示す図である。 本発明の第五の実施例になる無線トランシーバ回路の受信回路の全体的な回路構成を示す図である。 第五の実施例の信号検出部の構成例の一例を示す図である。 本発明の第六の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の他の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の他の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の他の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の他の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の他の実施例になるデジタルキャリブレーション型アナログデジタル変換器の構成例を示す図である。 本発明の他の実施例になる無線トランシーバ回路の送受信回路の全体的な回路構成を示す図である。 本発明の他の実施例になる無線トランシーバ回路の送受信回路の全体的な回路構成を示す図である。 本発明の他の実施例になる無線トランシーバ回路の送受信回路の全体的な回路構成を示す図である。 従来のマルチレートに対応した無線受信部の一般的な構成例を示す図である。 従来のデジタルキャリブレーション型アナログデジタル変換器を具備した、無線トランシーバ回路の受信回路の全体的な回路構成例を示す図である。

符号の説明

１０：高速低精度のＡＤＣ
１１：低速高精度のＡＤＣ
１２：データ合成部
２１：アンテナ
２２：高周波増幅部
２３：周波数変換部
２４：電圧制御発振器
２５：位相同期ループ
２６：フィルタ
２７：可変利得増幅器
２８：ＳＷ
２９：デジタルキャリブレーション型アナログデジタル変換器
２１２：復調部
２１３：ベースバンド信号処理部
３１：アンテナ
３２：高周波増幅部
３３：周波数変換部
３４：電圧制御発振器
３５：位相同期ループ
３６：フィルタ
３７：可変利得増幅器
３８：デジタルキャリブレーション型アナログデジタル変換器
３８１：参照アナログデジタル変換ユニット
３８２：メインアナログデジタル変換ユニット
３８３：デジタルキャリブレーション部
３８４：入力側ＡＤＣ切り替えスイッチ（SWCtrl-１）
３８５：電源切り替え制御ＳＷ
３８６：出力側ＡＤＣ切り替えスイッチ（SWCtrl-２）
３９：復調部
３１０：ベースバンド信号処理部
３１１：切換え制御部
４１：アンテナ
４２：高周波増幅部
４３：周波数変換部
４４：電圧制御発振器
４５：位相同期ループ
４６：フィルタ
４７：可変利得増幅器
４８：デジタルキャリブレーション型アナログデジタル変換器
４８１：サンプル＆ホールド回路
４８２：参照アナログデジタル変換ユニット
４８３：メインアナログデジタル変換ユニット
４８４：デジタルキャリブレーション部
４８５〜４８９：ＳＷ
４９：復調部
４１０：ベースバンド信号処理部
４１１：切換え制御部
４１１１：ＳＷ制御部
４１１２：電源制御部
４１２：メモリ
５１：アンテナ
５２：高周波増幅部
５３：周波数変換部
５４：電圧制御発振器
５５：位相同期ループ
５６：フィルタ
５７：可変利得増幅器
５８：アンテナ
５９：高周波増幅部
５１０：周波数変換部
５１１：電圧制御発振器
５１２：位相同期ループ
５１３：フィルタ
５１４：可変利得増幅器
５１５：切換えＳＷ
５１６：デジタルキャリブレーション型アナログデジタル変換器
５１７：復調部
５１８：ベースバンド信号処理部
５１９：切換え制御部
７１：アンテナ
７２：高周波増幅部
７３：周波数変換部
７４：電圧制御発振器
７５：位相同期ループ
７６：フィルタ
７７：可変利得増幅器
７８：デジタルキャリブレーション型アナログデジタル変換器
７９：復調部
７１０：ベースバンド信号処理部
７１１：切換え制御部
１００１：アンテナ
１００２：高周波増幅部
１００３：周波数変換部
１００４：電圧制御発振器
１００５：位相同期ループ
１００６：フィルタ
１００７：可変利得増幅器
１００８：デジタルキャリブレーション型アナログデジタル変換器
１００９：信号検出部
１０１０：切換え制御部
１０１１：復調部
１０１２：ベースバンド信号処理部
１１０１：ローパスフィルタ
１１０２：パワー検出器
１１０３：特徴検出器
１１０４：判定部
２００１：アンテナ
２００２：送受信切換え部
２００３：高周波増幅部
２００４：周波数変換部
２００５：電圧制御発振器
２００６：位相同期ループ
２００７：フィルタ
２００８：可変利得増幅器
２００９：デジタルキャリブレーション型アナログデジタル変換器
２０１０：復調部
２０１１：ベースバンド信号処理部
２０１２：切換え制御部
２０１３：送信部
２０１４：ワンチップの部分
２０１９：デジタルキャリブレーション型アナログデジタル変換器
２１０１：アンテナ
２１０２：送受信切換え部
２１０３：高周波増幅部
２１０４：周波数変換部
２１０５：電圧制御発振器
２１０６：位相同期ループ
２１０７：フィルタ
２１０８：可変利得増幅器
２１０９：デジタルキャリブレーション型アナログデジタル変換器
２１１０：復調部
２１１１：ベースバンド信号処理部
２１１２：切換え制御部
２１１３：送信部
２１１４：ワンチップの部分。

Claims (20)

1. 第１のアナログデジタル変換ユニットと、第２のアナログデジタル変換ユニットと、前記第１のアナログデジタル変換ユニットの出力をキャリブレーションするデジタルキャリブレーション部と、識別情報で制御される切り替え制御部とを備えて成り、
   前記第１のアナログデジタル変換ユニットは低精度で高いサンプルレートに対応し、前記第２のアナログデジタル変換ユニットは高精度で低いサンプルレートに対応しており、
   前記識別情報が高いデータレートの信号を受信する状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニットと前記第２のアナログデジタル変換ユニットと前記のデジタルキャリブレーション部とを動作させてアナログデジタル変換を行い、
   前記識別情報が低データレートの信号を受信状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニット及び前記デジタルキャリブレーション部の動作を停止させ、前記第２のアナログデジタル変換ユニットによりアナログデジタル変換を行うように構成されている
   ことを特徴とするデジタルキャリブレーション型アナログデジタル変換器。
2. 請求項１において、
   前記識別情報は、受信する信号の種別やデータレートの情報に基づいて生成されたものである
   ことを特徴とするデジタルキャリブレーション型アナログデジタル変換器。
3. 請求項１において、
   前記切り替え制御部は、受信信号が無いと判明した場合は、前記第１のアナログデジタル変換器と前記第２のアナログデジタル変換器と前記デジタルキャリブレーション部の少なくとも１つの電源を遮断する
   ことを特徴とするデジタルキャリブレーション型アナログデジタル変換器。
4. 請求項１において、
   前記切り替え制御部はスイッチ制御部と電源制御部とを備えて成り、
   前記スイッチ制御部は、前記識別情報に応じて、前記デジタルキャリブレーション型アナログデジタル変換器の結線状態を制御するＥＮ信号及びＥＮｂ信号（ＥＮ信号の論理反転信号）を生成する機能を有しており、
   前記電源制御部は、前記第１のアナログデジタル変換ユニット、前記デジタルキャリブレーション部及び前記第２のアナログデジタル変換ユニットの各電源電圧をオン／オフ制御するためのゲート信号を生成する機能を有している
   ことを特徴とするデジタルキャリブレーション型アナログデジタル変換器。
5. 請求項１において、
   前記アナログデジタル変換器は、一つまたは２つ以上のサンプル＆ホールド回路を備えて成り、
   前記切り替え制御部により、前記識別情報により与えられる受信信号の状態に基づき、前記サンプル＆ホールド回路を制御し、受信信号が存在しないときは前記サンプル＆ホールド回路を停止させる
   ことを特徴とするデジタルキャリブレーション型アナログデジタル変換器。
6. 少なくとも１つのデジタルキャリブレーション型アナログデジタル変換器を備えて成り、
   前記各デジタルキャリブレーション型アナログデジタル変換器は、第１のアナログデジタル変換ユニットと、第２のアナログデジタル変換ユニットと、前記第１のアナログデジタル変換ユニットの出力をキャリブレーションするデジタルキャリブレーション部と、識別情報で制御される切り替え制御部とを有して成り、
   前記第１のアナログデジタル変換ユニットは低精度で高いサンプルレートに対応し、前記第２のアナログデジタル変換ユニットは高精度で低いサンプルレートに対応しており、
   前記識別情報が高いデータレートの信号を受信する状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニットと前記第２のアナログデジタル変換ユニットと前記のデジタルキャリブレーション部とを動作させてアナログデジタル変換を行い、
   前記識別情報が低データレートの信号を受信状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニット及び前記デジタルキャリブレーション部の動作を停止させ、前記第２のアナログデジタル変換ユニットによりアナログデジタル変換を行うように構成されている
   ことを特徴とする無線受信回路。
7. 請求項６において、
   前記識別情報は、受信する信号の種別やデータレート及びデータ長さに対応している
   ことを特徴とする無線受信回路。
8. 請求項６において、
   １つのベースバンド信号処理部を備えて成り、
   前記切り替え制御部は、前記ベースバンド信号処理部から前記識別情報を得る
   ことを特徴とする無線受信回路。
9. 請求項８において、
   前記ベースバンド信号処理部に保持されたスケジューリング機能を利用して前記識別情報を生成する
   ことを特徴とする無線受信回路。
10. 請求項６において、
    前記各アナログデジタル変換器の出力信号の復調を行なう１つの復調部を備えて成り、
    前記切り替え制御部は、該復調部の出力から前記識別情報を得る
    ことを特徴とする無線受信回路。
11. 請求項１０において、
    前記切り替え制御部は、受信パケット上に存在するデータレートに関する情報の復調結果により前記識別情報を生成する
    ことを特徴とする無線受信回路。
12. 請求項６において、
    複数のアナログフロントエンド部を備えて成り、
    前記識別情報にもとづいて、前記複数のアナログフロントエンド部の中から一つのアナログフロントエンド部を選択して受信を行う
    ことを特徴とする無線受信回路。
13. 請求項６において、
    前記各アナログデジタル変換器は、少なくとも１つのサンプル＆ホールド回路を備えて成り、
    前記識別情報が高いデータレートの信号を受信する状態を示すとき及び前記識別情報が低データレートの信号を受信する状態を示すときのいずれの状態でも、前記各サンプル＆ホールド回路を動作させ、
    受信信号が存在しないときは前記各サンプル＆ホールド回路を停止させる
    ことを特徴とする無線受信回路。
14. 請求項６において、
    前記各アナログデジタル変換器は、少なくとも１つのサンプル＆ホールド回路を備えて成り、
    前記識別情報が高いデータレートの信号を受信する状態を示すときのみ前記各サンプル＆ホールド回路を動作させ、
    前記識別情報が低いデータレートの信号を受信する状態を示すときと受信信号が存在しないときは前記各サンプル＆ホールド回路を停止させる
    ことを特徴とする無線受信回路。
15. 請求項６において、
    前記切り替え制御部は、受信信号の種別やデータレートを判別するための信号検出部を、前記デジタルキャリブレーション型アナログデジタル変換器より前段に備え、
    前記信号検出部より識別情報を生成する
    ことを特徴とする無線受信回路。
16. 請求項６において、
    複数の無線システムの信号を受信し、前記識別情報に基づいて制御される前記デジタルキャリブレーション型アナログデジタル変換器により前記いずれかの無線システムの受信信号をＡＤ変換し、復調する機能を備えて成る
    ことを特徴とする無線受信回路。
17. 請求項６において、
    単一の無線システムの複数のデータレートの信号を受信し、前記識別情報に基づいて制御される前記デジタルキャリブレーション型アナログデジタル変換器により前記いずれかのデータレートの受信信号をＡＤ変換し、復調する機能を備えて成る
    ことを特徴とする無線受信回路。
18. 受信回路と、送信回路部と、ベースバンド信号処理部とを備えて成り、
    前記受信回路が、少なくとも１つのデジタルキャリブレーション型アナログデジタル変換器を備えて成り、
    前記各アナログデジタル変換器は、第１のアナログデジタル変換ユニットと、第２のアナログデジタル変換ユニットと、前記第１のアナログデジタル変換ユニットの出力をキャリブレーションするデジタルキャリブレーション部と、識別情報で制御される切り替え制御部とを有して成り、
    前記第１のアナログデジタル変換ユニットは低精度で高いサンプルレートに対応し、前記第２のアナログデジタル変換ユニットは高精度で低いサンプルレートに対応しており、
    前記識別情報は、受信する信号の種別やデータレート及びデータ長さに対応しており、
    前記識別情報が高いデータレートの信号を受信する状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニットと前記第２のアナログデジタル変換ユニットと前記のデジタルキャリブレーション部とを動作させてアナログデジタル変換を行い、
    前記識別情報が低データレートの信号を受信状態を示すときは、前記切り替え制御部により、前記第１のアナログデジタル変換ユニット及び前記デジタルキャリブレーション部の動作を停止させ、前記第２のアナログデジタル変換ユニットによりアナログデジタル変換を行うように構成されている
    ことを特徴とする無線送受信回路。
19. 請求項１８において、
    前記受信回路と、前記送信回路部とが一つのチップ上に集積化されて成る
    ことを特徴とする無線送受信回路。
20. 請求項１９において、
    前記ベースバンド信号処理部が前記一つのチップ上に集積化されて成る
    ことを特徴とする無線送受信回路。

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