CN104977713B - 扫描镜驱动装置与驱动方法及扫描装置 - Google Patents

扫描镜驱动装置与驱动方法及扫描装置 Download PDF

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Abstract

一种扫描镜驱动装置与驱动方法及扫描装置，该扫描镜驱动装置包括累加单元与处理单元。累加单元用以接收频率控制字与第一累加值，并对频率控制字与第一累加值进行累加，以产生第二累加值。处理单元耦接累加单元，用以接收第二累加值，并依据第二累加值与预设值，以产生驱动信号，并调整第二累加值，以输出第一累加值。

Description

扫描镜驱动装置与驱动方法及扫描装置
技术领域
本发明涉及一种驱动装置，特别涉及一种扫描镜驱动装置与驱动方法及扫描装置。
背景技术
目前微投影技术可分为两大类，第一种是以激光为光源的激光扫描投影技术，第二种则以发光二极管（Light Emitting Diode，LED）为光源的数字光学处理（DigitalLight Processing，DLP）技术或硅基液晶投影（Liquid Crystal on Silicon，LCOS）技术。其中，发光二极管微投影机仍存在一些缺陷，如操作温度影响发光二极管寿命与发光效率、光电转换效率不佳导致模块亮度无法提升、需持续发亮的发光二极管导致系统功耗过高、精密的对焦镜头组使得光机复杂、尺寸过大及亦不耐摔等。
微型激光投影机以三原色（RGB）激光作为光源，搭配（微机电MEMS）双轴扫描元件或两个单轴扫描元件，通过快速扫描方式投射出二维影像。双轴扫描投影大致分为循序扫描（Raster Scan）与李沙育扫描（Lissajous Scan）。其中，循序扫描进行逐行扫描，可得到扫描画面线条平行，但循序式扫描元件耗能较大。
李沙育扫描元件具有低耗能的优势，但扫描轨迹较为复杂，需在特定频率组合操作才能达成大角度扫描及兼顾画面质量。然而，当扫描元件的驱动模块无法产生特定频率，且进行李沙育扫描投影时，会出现扫描线密度低（解析度低）、画面闪烁、部分区块更新率低等问题。因此，激光投影产品仍有改善的空间。
发明内容
本提案在于提供一种扫描镜驱动装置与驱动方法及扫描装置，藉以增加微调频率解析度，并减低画面闪烁的情况发生。
本提案的一种扫描镜驱动装置，包括累加单元与处理单元。累加单元用以接收频率控制字与第一累加值，并对频率控制字与第一累加值进行累加，以产生第二累加值。处理单元耦接累加单元，用以接收第二累加值，并依据第二累加值与预设值，以产生驱动信号，并调整第二累加值，以输出第一累加值。
本提案的一种扫描镜驱动方法，包括下列步骤。接收频率控制字与第一累加值。累加频率控制字与第一累加值，以产生第二累加值。依据第二累加值与预设值，以产生驱动信号，并调整第二累加值，以输出第一累加值。
本提案的一种扫描装置，包括扫描镜模块、第一驱动单元、第一累加单元与第一处理单元。扫描镜模块具有一第一转轴，此第一转轴以第一方向旋转。第一驱动单元耦接第一转轴，用以依据第一驱动信号，以驱动第一转轴以第一方向旋转并带动扫描镜模块运作。第一累加单元用以接收第一频率控制字与第一累加值，并对第一频率控制字与第一累加值进行累加，以产生第二累加值。第一处理单元耦接第一累加单元与第一驱动单元，用以接收第二累加值，并依据第二累加值与预设值，以产生第一驱动信号，且调整第二累加值，以输出第一累加值。
本提案的扫描镜驱动装置与驱动方法及扫描装置，藉由累加单元对频率控制字与第一累加值进行累加，以对应产生第二累加值，且依据此第二累加值与预设值，对应产生高逻辑电平或低逻辑电平的驱动信号，以及调整第二累加值，并输出第一累加值，以持续进行累加的操作。如此一来，可增加微调频率解析度，并使驱动信号的相位固定，且使扫描轨迹重新回到起始点，以减低画面闪烁的情况。
有关本提案的特征与实作，现在配合附图作实施例详细说明如下。
附图说明
图1为本提案第一实施例的扫描装置的示意图。
图2为本提案第一实施例的第一累加值、第二累加值、预设值与驱动信号的对应关系示意图。
图3为本提案第二实施例的扫描装置的示意图。
图4为本提案第三实施例的扫描装置的示意图。
图5为本提案第三实施例的第一累加值、第二累加值、预设值与驱动信号与一个画面更新时间的对应关系示意图。
图6为本提案第四实施例的扫描装置的示意图。
图7为本提案第五实施例的扫描装置的示意图。
图8为本提案第五实施例的第一驱动信号、第二驱动信号与一个画面更新时间的对应关系示意图。
图9为本提案第六实施例的扫描装置的示意图。
图10为本提案第七实施例的扫描镜驱动方法的流程图。
图11为本提案第八实施例的扫描镜驱动方法的流程图。
【主要元件符号说明】
100、200、300、400、500、600 扫描装置
110、510 扫描镜模块
111 转轴
112、514 扫描镜
113、515 框架
120 驱动单元
130、310、540 扫描镜驱动装置
140 累加单元
150、340 暂存单元
160 处理单元
320、544 计数单元
330、545 重置单元
511 第一转轴
512 第二转轴
513 质量块
520 第一驱动单元
530 第二驱动单元
541 第一累加单元
542 第一暂存单元
543 第一处理单元
546 第二累加单元
547 第二暂存单元
548 第二处理单元
CP 计数值
DS 驱动信号
DS1 第一驱动信号
DS2 第二驱动信号
FCW 频率控制字
FCW1 第一频率控制字
FCW2 第二频率控制字
P1 第一累加值
P2 第二累加值
P3 第三累加值
P4 第四累加值
PS 预设值
P 差值
RST 重置信号
T1、T2、T3、T4、T5、T6 时间点
具体实施方式
以下所列举的各实施例中，将以相同的标号代表相同或相似的元件。
请参考图1所示，其为本提案第一实施例的扫描装置的示意图。扫描装置100包括扫描镜模块110、驱动单元120与扫描镜驱动装置130。
扫描镜模块110具有转轴111、扫描镜112与框架113，此转轴111可以一方向旋转，例如以水平方向或垂直方向旋转，且扫描镜模块110的配置可参考图1所绘示，故在此不再赘述。驱动单元120耦接扫描镜模块110，用以依据一驱动信号DS，以驱动转轴111以前述方向旋转并带动扫描镜模块110运作。
扫描镜驱动装置130包括累加单元140与处理单元160。累加单元140用以接收频率控制字FCW以及第一累加值P1，并对频率控制字FCW与第一累加值P1进行累加，以产生第二累加值P2。也就是说，P2=FCW+P1。而第一累加值P1可为第二累加值P2的前一状态。
处理单元160耦接累加单元140与驱动单元120，用以接收第二累加值P2。其中，处理单元160会依据第二累加值P2与预设值PS，调整第二累加值P2，以输出第一累加值P1。进一步来说，处理单元160会比对第二累加值P2是否大于预设值PS，以决定是否调整第二累加值P2。
举例来说，当比对出第二累加值P2大于预设值PS时，处理单元160例如将第二累加值P2减去预设值PS，以产生一差值P，且以此差值P作为第一累加值P1输出，以进行后续的操作。其中，此差值P=P2-PS，且预设值PS例如为2N，N为累加单元140的位元。当比对出第二累加值P2未大于预设值PS时，处理单元160例如维持第二累加值P2，并将维持的第二累加值P2作为第一累加值P1输出，以进行后续的操作。
同时，处理单元160还依据第二累加值P2与预设值PS，以产生驱动信号DS。进一步来说，处理单元160会比对第二累加值P2是否大于预设值PS，而确定是否调整驱动信号DS。举例来说，当比对出第二累加值P2大于预设值PS时，处理单元160产生例如高电压电平的驱动信号DS。当比对出第二累加值P2未大于预设值PS时，处理单元160产生例如低逻辑电平的驱动信号DS。并且，处理单元160会以第二累加值P2作为第一累加值P1，并将此第一累加值P1回传至累加单元140，以进行后续的频率控制字FCW及第一累加值P1的累加操作。
以下将搭配第一累加值P1、第二累加值P2、预设值PS与驱动信号DS的对应关系来说明。
请参考图2所示，其为本提案第一实施例的第一累加值P1、第二累加值P2、预设值PS与驱动信号DS的对应关系示意图。其中，P1表示第一累加值，P2表示第二累加值，PS表示预设值，DS表示驱动信号，T1、T2、T3、T4表示时间点。
由于扫描镜驱动装置130开始运作时，第一累加值P1为“0”，因此在时间点T1，累加单元140将频率控制字FCW加上“0”的第一累加值P1，以产生“FCW”的第二累加值P2，且此“FCW”的第二累加值P2会输出至处理单元160，则处理单元160会将“FCW”的第二累加值P2与预设值PS进行比对。
此时，由于处理单元160比对出“FCW”的第二累加值P2未大于预设值PS，因此处理单元160会维持“FCW”的第二累加值P2，并以此“FCW”的第二累加值P2作为第一累加值P1输出，使得处理单元160输出的第一累加值P1仍为“FCW”，且此“FCW”的第一累加值P1会输出至累加单元140。同时，由于处理单元160比对出“FCW”的第二累加值P2未大于预设值PS，因此处理单元160会输出低逻辑电平的驱动信号DS给驱动单元120。
接着，在时间点T2，累加单元140将频率控制字FCW加上“FCW”的第一累加值P1，以产生“2*FCW”的第二累加值P2，且此“2*FCW”的第二累加值P2会输出至处理单元160，则处理单元160会将“2*FCW”的第二累加值P2与预设值PS进行比对。
此时，由于处理单元160比对出“2*FCW”的第二累加值P2未大于预设值PS，因此处理单元160会维持“2*FCW”的第二累加值P2，并以此“2*FCW”的第二累加值P2作为第一累加值P1输出，使得处理单元160输出的第一累加值P1仍为“2*FCW”，且此“2*FCW”的第一累加值P1会输出至累加单元140。同时，由于处理单元160比对出“2*FCW”的第二累加值P2未大于预设值PS，因此处理单元160会输出低逻辑电平的驱动信号DS给驱动单元120。
接着，在时间点T3，累加单元140将频率控制字FCW加上“2*FCW”的第一累加值P1，以产生“3*FCW”的第二累加值P2，且此“3*FCW”的第二累加值P2会输出至处理单元160，则处理单元160会将“3*FCW”的第二累加值P2与预设值PS进行比对。
此时，由于处理单元160比对出“3*FCW”的第二累加值P2未大于预设值PS，因此处理单元160会维持“3*FCW”的第二累加值P2，并以此“3*FCW”的第二累加值P2作为第一累加值P1输出，使得处理单元160输出的第一累加值P1仍为“3*FCW”，且此“3*FCW”的第一累加值P1会输出至累加单元140。同时，由于处理单元160比对出“3*FCW”的第二累加值P2未大于预设值PS，因此处理单元160会输出低逻辑电平的驱动信号DS给驱动单元120。
接着，在时间点T4，累加单元140将频率控制字FCW加上“3*FCW”的第一累加值P1，以产生“4*FCW”的第二累加值P2，且此“4*FCW”的第二累加值P2会输出至处理单元160，则处理单元160会对“4*FCW”的第二累加值P2与预设值PS进行比对。
此时，由于处理单元160比对出“4*FCW”的第二累加值P2未大于预设值PS，因此处理单元160会维持“4*FCW”的第二累加值P2，并以此“4*FCW”的第二累加值P3作为第一累加值P1输出，使得处理单元160输出的第一累加值P1仍为“4*FCW”，且此“4*FCW”的第一累加值P1会输出至累加单元140。同时，由于处理单元160比对出“4*FCW”的第二累加值P2未大于预设值PS，因此处理单元160会输出低逻辑电平的驱动信号DS给驱动单元120。
接着，在时间点T5，累加单元140将频率控制字FCW加上“4*FCW”的第一累加值P1，以产生“5*FCW”的第二累加值P2，且此“5*FCW”的第二累加值P2会输出至处理单元160，则处理单元160会对“5*FCW”的第二累加值P2与预设值PS进行比对。
此时，由于处理单元160比对出“5*FCW”的第二累加值P2大于预设值PS，因此处理单元160会将“5*FCW”的第二累加值P2减去预设值PS，以产生一差值P，且处理单元160将此差值P作为第一累加值P1输出。因此，处理单元160输出的第一累加值P1则为“差值P”，且此“差值P”会作为下一计数周期的起始值。
接着，在时间点T5之后的下一个时间点，累加单元140则会将频率控制字FCW加上“差值P”的第一累加值P1，以进行下一次的累加，以产生例如“FCW+P”的第二累加值P2。同时，由于处理单元160比对出“5*FCW”的第二累加值P2大于预设值PS，因此处理单元160会输出高逻辑电平的驱动信号DS给驱动单元120。其余则类推。如此一来，可增加扫描装置100的微调频率解析度。
前述实施例中，是以处理单元160对第二累加值P2与预设值PS进行比对，以产生对应的驱动信号DS为例，但本提案不限于此，处理单元160也可对第一累加值P1与第二累加值P2进行比对，以产生对应的驱动信号DS。其中，第二累加值P2例如为现值，第一累加值P1例如为前一状态值。
举例来说，当处理单元160比对出第二累加值P2大于第一累加值P1时，处理单元160会输出低逻辑电平的驱动信号DS。当处理单元160比对出第二累加值P2未大于第一累加值P1时，处理单元160会输出高逻辑电平的驱动信号DS。以下，将举一例来说明。
假设频率控制字FCW为500，累加单元140例如为10位元，亦即N=10，则预设值PS为2N=210=1024。首先，在第一时间点，第一累加值P1与第二累加值P2例如都为“0”。接着，在第二时间点，累加单元140会将“0”的第一累加值P1加上“500”的频率控制字FCW，而产生“500”的第二累加值P2，且此“500”的第二累加值P2会传送至处理单元160。
此时，处理单元160会比对出“500”的第二累加值P2大于“0”的第一累加值P1，则处理单元160会输出低逻辑电平的驱动信号DS。之后，处理单元160将“500”的第二累加值P2作为第一累加值P1，亦即第一累加值P1为“500”，且此“500”的第一累加值P1会输出至累加单元140。
接着，在第三时间点，累加单元140会将“500”的第一累加值P1加上“500”的频率控制字FCW，而产生“1000”的第二累加值P2，且此“1000”的第二累加值P2会传送至处理单元160。
此时，处理单元160会比对出“1000”的第二累加值P2大于“500”的第一累加值P1，则处理单元160会输出低逻辑电平的驱动信号DS。之后，处理单元160将“1000”的第二累加值P2作为第一累加值P1，亦即第一累加值P1为“1000”，且此“1000”的第一累加值P1会输出至累加单元140。
接着，在第四时间点，累加单元140会将“1000”的第一累加值P1加上“500”的频率控制字FCW，而产生“1500”的累加值。由于此“1500”的累加值已超过“1024”的预设值PS，亦即累加单元140的最大位元，因此累加单元140会发生溢位的情况，而将“1500”累加值减去“1024”的预设值，已产生例如“476”的累加值，且累加单元140会将此“476”的累加值作为第二累加值P2，并将此“476”的第二累加值P2传送至处理单元160。
此时，处理单元160会比对出“476”的第二累加值P2大于“1000”的第一累加值P1，则处理单元160会输出高逻辑电平的驱动信号DS。之后，处理单元160将“476”的第二累加值P2作为第一累加值P1，亦即第一累加值P1为“476”，且此“476”的第一累加值P1会输出至累加单元140，以作为下一次计数周期的起始值。其余则类推。如此一来，本实施例也可具有与前述实施例相同的效果。
请参考图3所示，其为本提案第二实施例的扫描装置的示意图。本实施例的扫描装置200包括图1的扫描装置100的扫描镜模块110、驱动单元120与扫描镜驱动装置130。其中，扫描镜驱动装置130包括暂存单元150与图1的累加单元140与处理单元160。暂存单元150耦接于累加单元140与处理单元160之间，用以接收并存储第二累加值P2，以输出第二累加值P2。
并且，在本实施例中，暂存单元150例如可以D型触发器来实施，而D型触发器的输入端D用以接收第二累加值P2，D型触发器的输出端Q用以输出第二累加值P2。如此，暂存单元150便可对第二累加值P2进行锁存（Latch），使得暂存单元150输出的第二累加值P2可保持不变，而避免误动作的产生。而本实施例的扫描装置200的相关操作，可参考图1与图2的实施例的说明，故在此不再赘述。
请参考图4所示，其为本提案第三实施例的扫描装置的示意图。扫描装置300包括扫描镜模块110、驱动单元120与扫描镜驱动装置310。其中，扫描镜模块110与驱动单元120耦接关系及其相关操作，可参考图1的实施例的说明，故在此不再赘述。
本实施例的扫描镜驱动装置310包括累加单元140、处理单元160、计数单元320与重置单元330。其中，累加单元140与处理单元160的相关操作，可参考图1的实施例的说明，故在此不再赘述。
计数单元320用以产生计数值CP。其中，计数单元320所产生的计数值CP例如依序为0、1、2、3、4、5、…、等，并且计数单元320产生计数值CP的间隔都相同。但本实施例不限于此，使用者也可视其需求调整计数单元320产生计数值CP的时间及间隔。
重置单元330耦接计数单元320与处理单元160，用以接收计数值CP，并依据计数值CP与预设计数值，以产生重置信号RST给计数单元320与处理单元160。在本实施例中，前述预设计数值为一个画面更新时间。也就是说，计数单元320所产生的计数值CP计数到一个画面更新时间时，重置单元330会对应产生重置信号RST。接着，计数单元320对计数值CP进行重置，使计数单元320将计数值CP重置为“0”，以便重新进行下一次的计数。
另一方面，当处理单元160接收到重置信号RST时，处理单元160不论接收到的第二累加值P2为何，处理单元160都会强制重置，以产生对应的驱动信号DS，例如高逻辑电平的驱动信号DS。同时，处理单元160会将第二累加值P2重置为“0”或固定值，并将此“0”或固定值的第二累加值P2作为重置后的第一累加值P1，再将此“0”或固定值的第一累加值P1输出至累加单元140，以作为下一计数周期的起始值，使得累加单元140以“0”或固定值的第一累加值P1重新进行累加的操作。其中，前述固定值例如可由使用者视需求自行调整。
如此一来，可使得转轴111的相位回到起始状态，以确保扫描装置300的扫描轨迹重新回到起始点，进而减低画面闪烁的情况，并还可增加微调频率解析度。
以下将搭配第一累加值P1、第二累加值P2、预设值PS、驱动信号DS与画面更新时间F的对应关系来说明。
请参考图5所示，其为本提案第三实施例的第一累加值P1、第二累加值P2、预设值PS、驱动信号DS与画面更新时间F的对应关系示意图。其中，P1表示第一累加值，P2表示第二累加值，PS表示预设值，DS表示驱动信号，T6表示时间点，F表示一个画面更新时间。
在图5中可以看出，在时间点T6，计数单元320所产生的计数值CP已达到一个画面更新时间F，因此重置单元330会产生重置信号RST给计数单元320以重置计数值CP，以进行下一计数周期的计数。
另外，重置信号RST会传送至处理单元160，不论第二累加值P2为何值，处理单元160都会强制重置期所接收到的第二累加值P2，例如将第二累加值P2重置为“0”或固定值，并将此“0”的第二累加值P2作为重置后的第一累加值P1，且将此“0”的第一累加值P1输出至累加单元140，以进行下一次计数周期的起始值。
同时，当处理单元160接收重置信号RST时，处理单元160会强制重置而产生对应的驱动信号DS，例如高逻辑电平的驱动信号DS，可使得转轴111的相位回到起始状态，以确保扫描装置300的扫描轨迹重新回到起始点，进而减低画面闪烁的情况。
请参考图6所示，其为本提案第四实施例的扫描装置的示意图。本实施例的扫描装置400包括图4的扫描装置300的扫描镜模块110、驱动单元120与扫描镜驱动装置310。其中，扫描镜驱动装置310包括暂存单元340与图4的累加单元140、处理单元160、计数单元320与重置单元330。暂存单元340耦接于累加单元140与处理单元160之间，用以接收并存储第二累加值P2，以输出第二累加值P2。而暂存单元340的相关操作，可参考图3的暂存单元150的实施方式，故在此不再赘述。
进一步来说，暂存单元340还耦接重置单元330，用以当重置单元330产生重置信号时，暂存单元340不论其存储的第二累加值P2为何，暂存单元340会强制重置第二累加值P2，以输出重置后的第二累加值P2，例如“0”的第二累加值P2。而本实施例的扫描装置400的相关操作，可参考图4与图5的实施例的说明，故在此不再赘述。
在前述的实施例中，扫描镜模块110是以单轴元件为例来说明。但本提案不限于此，以下将另举一实施例来说明。
请参考图7所示，其为本提案第五实施例的扫描装置的示意图。扫描装置500包括扫描镜模块510、第一驱动单元520、第二驱动单元530与扫描镜驱动装置540。
扫描镜模块510例如为双轴元件，且扫描镜模块510具有第一转轴511、第二转轴512、质量块513、扫描镜514与框架515。其中，第一转轴511以第一方向旋转，而第二转轴512以第二方向旋转，并且第一方向与第二方向不同。举例来说，当第一方向为垂直方向时，第二方向为水平方向；当第一方向为水平方向时，第二方向为垂直方向。并且，扫描镜模块510的配置可参考图5所绘示，故在此不再赘述。
第一驱动单元520耦接第一转轴511，用以依据第一驱动信号DS1，以驱动第一转轴511以第一方向旋转并带动扫描镜模块510运作。第二驱动单元530耦接第二转轴512，用以依据第二驱动信号DS2，以驱动第二转轴512以第二方向旋转并带动扫描镜模块510运作。在本实施例中，第一转轴511例如为扫描镜模块510的快轴，第二转轴512例如为扫描镜模块510的慢轴。
扫描镜驱动装置540包括第一累加单元541、第一处理单元543、计数单元544、重置单元545、第二累加单元546与第二处理单元548。
第一累加单元541用以接收第一频率控制字FCW1与第一累加值P1，并对第一频率控制字FCW1与第一累加值P1进行累加，以产生第二累加值P2。也就是说，P2=FCW1+P1。其中，第一累加单元541的相关操作，可参考图1的累加单元140的说明，故在此不再赘述。
第一处理单元543耦接第一累加单元541与第一驱动单元520，用以接收第二累加值P2，并依据第二累加值P2与第一预设值PS1，以产生第一驱动信号DS1，并调整第二累加值P2，以输出第一累加值P1输出。其中，第一处理单元543的相关操作，可参考图1的处理单元160的说明，故在此不再赘述。
第二累加单元546用以接收第二频率控制字FCW2与第三累加值P3，并对第二频率控制字FCW2与第三累加值P3进行累加，以产生第四累加值P4。也就是说，P4=FCW2+P3。在本实施例中，第一频率控制字FCW1与第二频率控制字FCW2不同。其中，第二累加单元546的相关操作，也可参考图1的累加单元140的说明，故在此不再赘述。
第二处理单元548耦接第二累加单元547与第二驱动单元530，用以接收第四累加值P4，并依据第四累加值P4与第二预设值PS2，以产生第二驱动信号DS2，并调整第四累加值P4，以输出第三累加值P3。其中，第二处理单元548的相关操作，也可参考图1的处理单元160的说明，故在此不再赘述。
计数单元544用以产生计数值CP。其中，计数单元544的操作可参考图3的计数单元320的说明，故在此不再赘述。
重置单元545耦接计数单元511、第一处理单元543与第二处理单元548，用以接收计数值CP，并依据计数值CP与预设计数值，以产生重置信号RST给计数单元544、第一处理单元543与第二处理单元548。接着，计数单元544对计数值CP进行重置，使计数单元544将计数值CP重置为“0”，以便重新进行下一次的计数。
另一方面，当第一处理单元543与第二处理单元548接收到重置信号RST时，不论第二累加值P2与第四累加值P4为何，第一处理单元543与第二处理单元548会强制重置，以产生对应的第一驱动信号DS1与第二驱动信号DS2，例如高逻辑电平的第一驱动信号DS1与第二驱动信号DS2。
同时，第一处理单元543与第二处理单元548会将第二累加值P2与第四累加值P4重置为“0”或固定值，并将此“0”或固定值的第二累加值P2与第四累加值P4做为重置后的第一累加值P1与第三累加值P3。
接着，第一处理单元543与二处理单元548再将此“0”或固定值的第一累加值P1与第三累加值P3分别输出至第一累加单元541与第二累加单元546，以作为下一计数周期的起始值，使得第一累加单元541与第二累加单元546以“0”或固定值的第一累加值P1与第三累加值P3重新进行累加的操作。其中，前述固定值例如可由使用者视需求自行调整。
如此一来，可使得第一转轴511与第二转轴512的相位同时回到起始状态，以确保扫描装置500的扫描轨迹重新回到起始点，而第一转轴511与第二转轴512不会产生相位差，进而减低画面闪烁的情况。
请参考图8所示，其为本提案第五实施例的第一驱动信号DS1、第二驱动信号DS2与一个画面更新时间F的对应关系示意图。由图8可以看出，在第1个画面更新时间结束与第2个画面更新时间开始的时间点，第一驱动信号DS1与第二驱动信号DS2都同时为高逻辑电平，可使得第一转轴511与第二转轴512的相位同时回到起始状态，以减低画面闪烁的情况。
请参考图9所示，其为本提案第六实施例的扫描装置的示意图。本实施例的扫描装置600包括图7的扫描装置500的扫描镜模块510、第一驱动单元520、第二驱动单元530与扫描镜驱动装置540。其中，扫描镜驱动装置540包括第一暂存单元542、第二暂存单元547及图7的第一累加单元541、第一处理单元543、计数单元544、重置单元545、第二累加单元546与第二处理单元548。
第一暂存单元542耦接于第一累加单元541与第一处理单元543之间，用以接收并存储第二累加值P2，以输出第二累加值P2。第二暂存单元547耦接于第二累加单元546与第二处理单元548之间，用以接收并存储第四累加值P4，以产生第四累加值P4。而第一暂存单元542与第二暂存单元547的相关操作，可参考图6的暂存单元340的实施方式，故在此不再赘述。
进一步来说，第一暂存单元542还耦接重置单元545，用以当重置单元545产生重置信号时，第一暂存单元542不论其存储的第二累加值P2为何，第一暂存单元542会强制重置第二累加值P2，以输出重置后的第二累加值P2，例如“0”的第二累加值P2。另外，第二暂存单元547还耦接重置单元545，用以当重置单元545产生重置信号时，第二暂存单元547不论其存储的第四累加值P4为何，第二暂存单元547会强制重置第四累加值P4，以输出重置后的第四累加值P4，例如“0”的第四累加值P4。而本实施例的扫描装置600的相关操作，可参考图7与图8的实施例的说明，故在此不再赘述。
藉由前述实施例的说明，可以归纳出一种扫描镜驱动方法。请参考图10所示，其为本提案第七实施例的扫描镜驱动方法的流程图。在步骤S710中，接收频率控制字与第一累加值。在步骤S720中，累加频率控制字与第一累加值，以产生第二累加值。
在步骤S730中，依据第二累加值与预设值，以产生驱动信号，并调整第二累加值，以输出第一累加值。另外，在步骤S730输出第一累加值后，还可回到步骤S720，再次累加频率控制字与新的第一累加值，以产生新的第二累加值，并持续产生对应的驱动信号。
请参考图11所示，其为本提案第八实施例的扫描镜驱动方法的流程图。在步骤S802中，接收频率控制字与第一累加值。在步骤S804中，累加频率控制字与第一累加值，以产生第二累加值。
在步骤S806中，比对第二累加值是否大于预设值。当比对出第二累加值大于预设值时，进入步骤S808，产生高逻辑电平的驱动信号，并将第二累加值减去预设值，以产生一差值作为第一累加值输出。并且，在步骤S808输出第一累加值后，还可回到步骤S804，再次累加频率控制字与新的第一累加值（即差值），以产生新的第二累加值，以进行后续的操作。
当比对出第一累加值未大于与预设值时，进入步骤S810，产生低逻辑电平的驱动信号，并维持第二累加值，且以第二累加值作为第一累加值输出。并且，在步骤S810输出第一累加值后，还可回到步骤S804，再次累加频率控制字与新的第一累加值（即第三累加值），以产生新的第二累加值，以进行后续的操作。
另一方面，在步骤S812中，产生计数值。在步骤S814中，依据计数值与预设计数值，产生重置信号。进一步来说，步骤S814还包括步骤S816与步骤S818。在步骤S816中，比对计数值是否大于预设计数值。当比对计数值未大于预设计数值时，回到步骤S812，持续产生计数值。
当比对计数值大于预设计数值时，进入步骤S818，产生重置信号。接着，在步骤S820，依据重置信号，重置计数值与第二累加值，并产生高逻辑电平的驱动信号，以及以重置后的第二累加值作为第一累加值输出。在步骤S820之后，分别回到步骤S804与步骤S812，以累加频率控制字与新的第一累加值（即重置后的第一累加值）以及产生重置后的计数值，进而持续进行后续的操作。在本实施例中，前述预设计数值为一个画面更新时间。
本提案的实施例的扫描镜驱动装置与驱动方法及扫描装置，其藉由累加单元对频率控制字与第一累加值进行累加，以对应产生第二累加值，且依据此第二累加值与预设值，对应产生高逻辑电平或低逻辑电平的驱动信号，以及调整第二累加值，而据以输出第一累加值，以持续进行后续累加的操作。另外，进一步藉由重置单元比对计数单元所产生的计数值与预设计数值，对应产生重置信号，以重置计数值与第二累加值，并对应产生高逻辑电平的驱动信号，以及以重置后的第二累加值作为第一累加值，以进行后续累加的操作。如此一来，可增加微调频率解析度，并使驱动信号的相位固定，且使扫描轨迹重新回到起始点，以减低画面闪烁的情况。
虽然本提案以前述的实施例公开如上，然其并非用以限定本提案，本领域技术人员在不脱离本提案的精神和范围内，当可作些许的更动与润饰，因此本提案的专利保护范围须视本说明书所附的权利要求书所界定者为准。

Claims (16)

1.一种扫描镜驱动装置，包括：
一累加单元，用以接收一频率控制字与一第一累加值，并对该频率控制字与该第一累加值进行累加，以产生一第二累加值；以及
一处理单元，耦接该累加单元，用以接收该第二累加值，并依据该第二累加值与一预设值，以产生一驱动信号，并调整该第二累加值，以输出该第一累加值，
其中该处理单元比对该第二累加值是否大于该预设值，当比对出该第二累加值大于该预设值时，该处理单元产生高逻辑电平的该驱动信号，并将该第二累加值减去该预设值，以产生一差值并作为该第一累加值输出，当比对出该第二累加值未大于该预设值时，该处理单元产生低逻辑电平的该驱动信号，并维持该第二累加值，且以该第二累加值作为该第一累加值输出。
2.如权利要求1所述的扫描镜驱动装置，还包括：
一暂存单元，耦接于该累加单元与该处理单元之间，用以接收并存储该第二累加值，且输出该第二累加值。
3.如权利要求1所述的扫描镜驱动装置，还包括：
一计数单元，用以产生一计数值；以及
一重置单元，耦接该计数单元与该处理单元，用以接收该计数值，并依据该计数值与一预设计数值，以产生一重置信号给该计数单元与该处理单元，使该计数单元对该计数值进行重置，并且使该处理单元会强制重置而产生对应的该驱动信号，同时重置该第二累加值并作为重置后的该第一累加值，以输出重置后的该第一累加值。
4.如权利要求3所述的扫描镜驱动装置，还包括：
一暂存单元，耦接于该累加单元与该处理单元之间，还耦接该重置单元，该暂存单元用以接收并存储该第二累加值，且输出该第二累加值，当该暂存单元接收该重置信号时，该暂存单元会重置该第二累加值。
5.如权利要求3所述的扫描镜驱动装置，其中该预设计数值为一个画面更新时间。
6.一种扫描镜驱动方法，包括：
接收一频率控制字与一第一累加值；
累加该频率控制字与该第一累加值，以产生一第二累加值；以及
依据该第二累加值与一预设值，以产生一驱动信号，并调整该第二累加值，以输出该第一累加值，
其中依据该第二累加值与该预设值，以产生该驱动信号，并调整该第二累加值，以输出该第一累加值的步骤包括：
比对该第二累加值是否大于该预设值；
当比对出该第二累加值大于该预设值时，产生高逻辑电平的该驱动信号，并将该第二累加值减去该预设值，以产生一差值作为该第一累加值输出；以及
当比对出该第二累加值未大于与该预设值时，产生低逻辑电平的该驱动信号，并维持该第二累加值，且以该第二累加值作为该第一累加值输出。
7.如权利要求6所述的扫描镜驱动方法，还包括：
产生一计数值；以及
依据该计数值与一预设计数值，产生一重置信号；以及
依据该重置信号，重置该计数值与该第一累加值，并产生高逻辑电平的该驱动信号。
8.如权利要求7所述的扫描镜驱动方法，其中该预设计数值为一个画面更新时间。
9.一种扫描装置，包括：
一扫描镜模块，具有一第一转轴，该第一转轴以一第一方向旋转；
一第一驱动单元，耦接该第一转轴，用以依据一第一驱动信号，以驱动该第一转轴以该第一方向旋转并带动该扫描镜模块运作；
一第一累加单元，用以接收一第一频率控制字与一第一累加值，并对该第一频率控制字与该第一累加值进行累加，以产生一第二累加值；以及
一第一处理单元，耦接该第一累加单元与该第一驱动单元，用以接收该第二累加值，并依据该第二累加值与一第一预设值，以产生该第一驱动信号，并调整该第二累加值，以输出该第一累加值，
其中该第一处理单元比对该第二累加值是否大于该第一预设值，当比对出该第二累加值大于该第一预设值时，该第一处理单元产生高逻辑电平的该第一驱动信号，并将该第二累加值减去该第一预设值，以产生一第一差值并作为该第一累加值输出，当比对出该第二累加值未大于该第一预设值时，该第一处理单元产生低逻辑电平的该第一驱动信号，并维持该第二累加值，且以该第二累加值作为该第一累加值输出。
10.如权利要求9所述的扫描装置，还包括：
一第一暂存单元，耦接于该第一累加单元与该第一处理单元之间，用以接收并存储该第二累加值，且输出该第二累加值。
11.如权利要求9所述的扫描装置，还包括：
一计数单元，用以产生一计数值；以及
一重置单元，耦接该计数单元与该第一处理单元，用以接收该计数值，并依据该计数值与一预设计数值，以产生一重置信号给该计数单元与该第一处理单元，使该计数单元对该计数值进行重置，并且使该第一处理单元强制重置而产生对应的该第一驱动信号，同时重置该第二累加值并作为该第一累加值，以输出重置后的该第一累加值。
12.如权利要求11所述的扫描装置，还包括：
一第一暂存单元，耦接于该第一累加单元与该第一处理单元之间，还耦接该重置单元，该第一暂存单元用以接收并存储该第二累加值，且输出该第二累加值，当该第一暂存单元接收该重置信号时，该第一暂存单元会重置该第二累加值。
13.如权利要求11所述的扫描装置，其中该扫描镜模块更具有一第二转轴，该第二转轴以一第二方向旋转，且该第一方向与该第二方向不同，该扫描装置还包括：
一第二驱动单元，耦接该第二转轴，用以依据一第二驱动信号，以驱动该第二转轴以该第二方向旋转并带动该扫描镜模块运作；
一第二累加单元，用以接收一第二频率控制字与一第三累加值，并对该第二频率控制字与该第三累加值进行累加，以产生一第四累加值；以及
一第二处理单元，耦接该第二累加单元与该第二驱动单元，用以接收该第四累加值，并依据该第四累加值与一第二预设值，以产生该第二驱动信号，且调整该第四累加值，以输出该第三累加值，其中当该第二处理单元接收到该重置信号时，该第二处理单元会强制重置而产生对应的该第二驱动信号，同时重置该第四累加值并作为该重置后的该第三累加值，以输出重置后的该第三累加值。
14.如权利要求13所述的扫描装置，其中该第二处理单元比对该第四累加值是否大于该第二预设值，当比对出该第四累加值大于该第二预设值时，该第二处理单元产生高逻辑电平的该第二驱动信号，并将该第四累加值减去该第二预设值，以产生一第二差值并作为该第三累加值输出，当比对出该第四累加值未大于该第二预设值时，该第二处理单元产生低逻辑电平的该第二驱动信号，并维持该第四累加值，且以该第四累加值作为该第三累加值输出。
15.如权利要求13所述的扫描装置，还包括：
一第一暂存单元，耦接于该第一累加单元与该第一处理单元之间，还耦接该重置单元，该第一暂存单元用以接收并存储该第二累加值，且输出该第二累加值，当该第一暂存单元接收该重置信号时，该第一暂存单元会重置该第二累加值；以及
一第二暂存单元，耦接于该第二累加单元与该第二处理单元之间，还耦接该重置单元，该第二暂存单元用以接收并存储该第四累加值，且输出该第四累加值，当该第二暂存单元接收该重置信号时，该第二暂存单元会重置该第四累加值。
16.如权利要求13所述的扫描装置，其中该预设计数值为一个画面更新时间。
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