JPH04328932A - デジタル位相調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル位相調整回
路に関し、特にＭＳＫ変調におけるベースバンド信号と
デジタル回路で生成するクロックを乗算することにおい
てそのクロックの位相を調整するデジタル位相調整回路
に関する。

【０００２】

【従来の技術】従来、あるＭＳＫ変調におけるクロック
をデジタル回路で生成する装置としては、図６に示すよ
うな回路構成が用いられている。図６において、ビット
ストリーム信号は、直並列変換器６１で並列信号に変換
され、ベースバンド信号ｄＩとｄＱが乗算器６２と６３
の一入力にそれぞれ供給される。乗算器６２と６３の他
入力には、それぞれｃｏｓ（πｔ／２Ｔｂ）とｓｉｎ（
πｔ／２Ｔｂ）が供給されており、信号ｄＩとｄＱと乗
算される。乗算器６２と６３の出力信号ＳＩ　とＳＱ　
は、乗算器６４と６６に供給される。乗算器６４では、
信号ＳＩとＡ・ｃｏｓ（ω０ｔ＋θ０　）が乗算される
。一方、乗算器６６には、Ａ・ｃｏｓ（ω０ｔ＋θ０　
）を−π／２だけ位相シフトする移相器６５を経た信号
が供給され、信号ＳＱ　と乗算される。乗算器６４と６
６からの出力信号は、加算器６７にて減算値を累積され
、ＭＳＫ出力信号が得られる。

【０００３】

【発明が解決しようとする課題】図６に示すような構成
において、乗算器６２と６３における処理でクロック成
分ｃｏｓ（πｔ／２Ｔｂ）およびｓｉｎ（πｔ／２Ｔｂ
）とベースバンド信号ｄＩとｄＱのそれぞれの位相が、
それぞれのデータの変化点と正弦波の０、π、２π、余
弦波のπ／２、３π／２が一致している必要がある。こ
の関係は図７に示されている。図７において、白矢印が
ｄＩの変化点を、黒矢印がｄＱの変化点を示す。しかし
ながら、かかる正確な位相調整はアナログ系で構成され
る回路の場合には困難である。

【０００４】そこで、図８に示すようなデジタル構成回
路が提案されている。図８において、波形データ部８１
には、正弦波または余弦波の波形データが記録されてお
り、波形データ部８１から所定のタイミングクロックで
読み出した波形データを、上記タイミングクロックで動
作するＤ／Ａコンバータ８２によりアナログ信号に変換
する。変換されたアナログ信号は、オペアンプ８３で増
幅され、ローパスフィルタ８４で不要な高周波成分が除
去されて、ｃｏｓ（πｔ／２Ｔｂ）またはｓｉｎ（πｔ
／２Ｔｂ）として乗算器８５に供給される。乗算器８５
では、ベースバンド信号ｄＩまたはｄＱとｃｏｓ（πｔ
／２Ｔｂ）またはｓｉｎ（πｔ／２Ｔｂ）とが乗算され
て、信号ＳＩ　またはＳＱ　が得られる。

【０００５】図８の構成ではＭＳＫ変調のクロックをデ
ジタル回路で発生するようにしているが、Ｄ／Ａコンバ
ータ８２、オペアンプ８３、ローパスフィルタ８４を通
してアナログ出力を得ているので、この回路部の特性バ
ラツキによる遅延が生じ、しかもこの遅延時間は予測が
困難であるため、問題が生ずる。この遅延時間を吸収す
るための構成として、図９のような回路構成が知られて
いる。Ｄ／Ａコンバータ８２に供給するタイミングクロ
ックを遅延させるディレイ回路８６と、ベースバンド信
号ｄＩまたはｄＱをラッチするラッチ回路８８と、伝送
レートクロックを遅延させるディレイ回路８７によりベ
ースバンド信号のラッチタイミングが制御されるラッチ
回路８８とを設けている。このように、ベースバンド信
号のタイミングを、ディレイ回路８７とラッチ回路８８
で遅らせ、Ｄ／Ａコンバータ８２の変換タイミングを遅
らせることによって位相を相対的に調整している。

【０００６】しかしながら、かかるディレイ回路による
タイミング調整は、ディレイ回路の遅延時間を細かく設
定しようとすると、構成が複雑となってしまう。ディレ
イ回路の一般的な構成は、図１０に示すようなものがあ
り、複数の固定ディレイ素子１０１、１０２、１０３、
１０４、…が縦属接続され、各固定ディレイ素子の出力
をセレクタ１００により任意に選択取り出し出力するこ
とによってディレイ時間を調整している。したがって、
細かな遅延時間の設定には、多くの固定ディレイ素子が
必要となり、構成が複雑化し、コスト面でも不利となる
。また、ディレイ素子が多段に接続されると、ＩＣの出
力負荷が重くなり、結果としてタイミングクロック波形
に乱れが生じ、クロック生成が正しく動作しない原因と
なってしまう。

【０００７】そこで、この発明の目的は、安定した動作
で高精度な位相調整を可能とするだけでなく、構成も簡
易化されるデジタル位相調整回路を提供することにある
。

【０００８】

【課題を解決するための手段】前述の課題を解決するた
め、この発明によるデジタル位相調整回路は、正弦波ま
たは余弦波のサンプルデータが格納されているメモリと
、前記メモリに対する初期値アドレスを設定する初期値
設定回路と、前記初期値設定回路からの初期値アドレス
を基準にして、前記メモリに対する所定のアドレス信号
を出力する読み出し回路と、前記メモリから読み出した
所定数のデータを保持し、所定順序で出力する波形デー
タ回路と、前記波形データ回路からのデータをアナログ
信号に変換する変換回路と、前記変換回路の出力信号と
入力ベースバンド信号とを乗算して出力する乗算回路と
を備えて構成される。

【０００９】

【作用】この発明では、メモリから初期値アドレスを基
準にして正弦波または余弦波のサンプルデータを読み出
す際、この初期値アドレスを位相調整量に対応して設定
し、メモリから読み出された所定数のデータを保持し、
所定順序で出力、アナログ信号に変換し、変換された信
号と入力ベースバンド信号とを乗算して出力することに
より位相調整を行う。

【００１０】

【実施例】次に、この発明について図面を参照しながら
説明する。図１は、この発明によるデジタル位相調整回
路の一実施例を示し、ＭＳＫ変調の適用例の構成図であ
る。ＲＯＭ１には、図２に示すような正弦波波形データ
（サンプルデータ）が１周期で８サンプルデータ記録さ
れており、読み出し回路２からのアドレス信号Ａｄによ
り所望のデータが読み出され、波形データ回路４に供給
される。波形データ回路４は、タイミングクロックと、
読み出し回路２からのラッチタイミング信号および伝送
レートクロックを１／２分周した分周器８からの伝送レ
ートクロックに基づく同期タイミングを受け、ＲＯＭ１
から読み出したサンプルデータを規則正しくＤ／Ａコン
バータ５に供給する。読み出し回路２は、初期値設定回
路３から供給される初期値に基づいて順番に特定のアド
レスをＲＯＭ１に与え、最終的に８サンプルデータを波
形データ回路４に出力せしめるためのラッチタイミング
のパルスを供給している。例えば、サンプリングクロッ
クｎ（Ｈｚ）で、Ｄ／Ａコンバータ５からのアナログ信
号をｎ／８の周波数の正弦波だとすると、１周期で８サ
ンプルのデータが存在するので、波形データ回路４は、
８サンプルデータを規則正しくＤ／Ａコンバータ５に出
力する。

【００１１】Ｄ／Ａコンバータ５でｎ（Ｈｚ）のサンプ
リングクロックで変換されたアナログ信号は、オペアン
プ６で増幅された後、ローパスフィルタ７で不要な周波
数成分が除去され、乗算器１１に供給される。伝送レー
トクロックは、ディレイ回路９で所定時間遅延されてラ
ッチ回路１０のラッチタイミングとして供給される。ベ
ースバンド信号ｄＩ　またはｄＱ　は、ラッチ回路１０
でラッチされて、乗算器１１に供給され、ローパスフィ
ルタ７からの信号と乗算されて、出力ＳＩ　またはＳＱ
が得られる。

【００１２】図２を参照すると、ＲＯＭ１に記録されて
いる波形データが示されている。図中、横軸はＲＯＭの
アドレス、縦軸はサンプルデータを示す。この例では、
１周期の正弦波を２４分割し（８サンプル×ｍ、ｍ＝３
とする）、サンプルデータとして記録されている。さて
、初期値設定回路３で、“０”アドレスを与えると、読
み出し回路２は、その初期値“０”をＲＯＭ１のアドレ
スとしてに供給する。すると、ＲＯＭ１からは、アドレ
ス“０”に対応したサンプルデータ“００００００００
”が波形データ回路４に送出され、ラッチパルスによっ
て第１データとして保持される。次に、読み出し回路２
は、初期値“０”に“ｍ、ここでは３”を加算し、加算
結果がアドレスとしてＲＯＭ１に供給される。すると、
アドレス“３”に対応するサンプルデータ“０１０１１
０１１”が波形データ回路４に供給され、第２データと
して保持される。その後、読み出し回路２は、前回の加
算値“３”に“３”を加算し、加算結果“６”がＲＯＭ
１にアドレスとして供給され、アドレス“６”に対応す
るサンプルデータ“０１１１１１１１”が波形データ回
路４に第３データとして保持される。

【００１３】図３には、上記動作についてのタイミング
チャートが示されており、以上の処理が繰り返されると
、第１データから第８データで成る８個のサンプルデー
タが次々と波形データ回路４に保持される。波形データ
回路４は、保持している８個サンプルデータを同期タイ
ミングを基準として、順番にタイミングクロックで送出
し、この動作を繰り返すことでｎ／８の周波数の連続し
た正弦波の波形がＤ／Ａコンバータ５の出力として得ら
れることになる。

【００１４】図４には、この実施例による位相調整が行
われていない場合のＦＳ信号、伝送レートクロック、ラ
ッチ後のベースバンド信号ｄＱ　、Ｄ／Ａコンバータ５
の出力波形、ローパスフィルタ７の出力波形のタイミン
グチャートが示されている。図４の例では、伝送レート
クロックのタイミングで変化するベースバンド信号ｄＱ
　に対してローパスフィルタ７の出力波形は、ベースバ
ンド信号ｄＱ　の変化点と正弦波の“００００００００
”点が一致していなければならないにもかかわらずπ／
１２だけ遅れている。

【００１５】このπ／１２πのずれを調整するための図
１に示すデジタル位相調整回路の動作は次のとおりであ
る。先ず、初期値設定回路３に“１”を与える。すると
、読み出し回路２は、アドレス“１”をＲＯＭ１に供給
し、アドレス“１”に対応するサンプルデータ“００１
００００１”を波形データ回路４に供給する。波形デー
タ回路４では、こうして入力されたサンプルデータを第
１データとして保持する。次に、読み出し回路２は、初
期値アドレス“１”に“３”を加算して、加算結果“４
”をＲＯＭ１にアドレスとして供給すると、同様にアド
レス“４”に対応するサンプルデータ“０１１０１１１
１”が第２データとして波形データ回路４に保持される
。更に、読み出し回路２は、この加算結果“４”に“３
”を加算してアドレス“７”をＲＯＭ１に供給すると、
ＲＯＭ１からアドレス“７”に対応するサンプルデータ
“０１１１１１００”が波形データ回路４に第３データ
として保持される。以上のような処理が繰り返され、正
弦波１周期８サンプルデータが波形データ回路４に保持
、格納されることになる。

【００１６】図４のタイミングチャートに示す同様な同
期タイミングに従って、波形データ回路４からサンプル
データを順番にＤ／Ａコンバータ５に送出して、アナロ
グ信号に変換する。

【００１７】図５には、この実施例により位相調整が行
われたときの図４と同様なタイミングチャートが示され
ている。このように、この実施例では、デジタル回路の
タイミング関係を一切変更しないで、Ｄ／Ａコンバータ
５から出力される正弦波のサンプルデータを変えるだけ
で、ベースバンド信号ｄＱ　の変化点にπ／１２遅れた
正弦波の位相をπ／１２進めて位相を合わせている。ベ
ースバンド信号ｄＩ　と余弦波の関係についても同様に
位相調整が行われる。

【００１８】図１によるディレイ回路９は、ベースバン
ド信号ｄＩ　とｄＱ　の直交性に関する位相誤差を相対
的に吸収する回路である。位相調整の手順は、先ず、ベ
ースバンド信号ｄＩ　、ｄＱ　に伝送レートの１／２の
周波数の繰り返し信号を挿入し、ベースバンド信号ｄＩ
　に対してｄＱ　が１／２データ（π／２）遅れている
かを調査し、それぞれのディレイ回路９によって相対的
に位相関係を微調する。次に、ベースバンド信号ｄＩ　
の変化点に対して、その信号と乗算する余弦波の中点が
一致するように余弦波の位相データを変更して調整する
。同様に、ベースバンド信号ｄＱ　の変化点に対して、
その信号と乗算する正弦波の中点が一致するように正弦
波の位相データを変更して調整する。

【００１９】この発明の具体的な効果例を述べると、ベ
ースバンド信号の伝送レートＴｂを１２Ｍｂｐｓ、ｆｓ
＝４８ＭＨｚ、クロックｃｏｓ（πｔ／２Ｔｂ）、ｓｉ
ｎ（πｔ／２Ｔｂ）の周波数が６ＭＨｚ（ｆｓ／８）、
Ｄ／Ａコンバータの分解能８ｂｉｔ、波形記憶ＲＯＭの
アドレスが０〜２５５でワードが８ｂｉｔであったとす
ると。但し、波形記憶ＲＯＭのアドレスは、２Ｎ　（Ｎ
はＤ／Ａコンバータの分解能）。以上のことから位相合
わせの精度は、正弦波あるいは余弦波の波長を１６７ｎ
ｓ／２８　＝０．６５ｎｓ、あるいは３６０度／２８　
＝１．４度の精度で合わせ込める。このように、各段の
遅延回路とそのセレクタ回路を搭載し、アナログ的な遅
延を用いて正弦波（余弦波）の位相を調整するよりも、
位相データを変更する回路を搭載した方が、より安定で
且つ精度を上げるためのハード規模が少なくなる。

【００２０】

【発明の効果】以上説明したように、この発明によるデ
ジタル位相調整回路によれば簡易な構成で、高精度なデ
ジタル位相調整が可能となり、特にＭＳＫ変調システム
に用いて有益である。

【図面の簡単な説明】

【図１】この発明によるデジタル位相調整回路の一実施
例を示すブロック図である。

【図２】図１の実施例におけるＲＯＭに記録されるサン
プルデータを示す図である。

【図３】図１の実施例における動作タイミングチャート
である。

【図４】図１の実施例における位相調整を行わない場合
の動作タイミングチャートである。

【図５】図１の実施例における位相調整を行なったとき
の動作タイミングチャートである。

【図６】並列ＭＳＫ変調回路例を示すブロック図である
。

【図７】図６の回路における乗算処理のタイミングチャ
ートである。

【図８】従来のデジタル位相調整回路例を示すブロック
図である。

【図９】従来のデジタル位相調整回路の他の例を示すブ
ロック図である。

【図１０】デイレイ回路の構成例を示すブロック図であ
る。

【符号の説明】

１　　　　　　ＲＯＭ　　　　　　　　　　　　２　　
　　　　読み出し回路３　　　　　　初期値設定回路　
　　　４　　　　　　波形データ回路５　　　　　　Ｄ
／Ａコンバータ　　６　　　　　　オペアンプ７　　　
　　　ローパスフィルタ　　８　　　　　　分周器９　
　　　　　ディレイ回路　　　　　　１０　　　　ラッ
チ回路１１　　　　乗算回路

Claims (1)

【特許請求の範囲】
1. 正弦波または余弦波のサンプルデータが格納されている
   メモリと、前記メモリに対する初期値アドレスを設定す
   る初期値設定回路と、前記初期値設定回路からの初期値
   アドレスを基準にして、前記メモリに対する所定のアド
   レス信号を出力する読み出し回路と、前記メモリから読
   み出した所定数のデータを保持し、所定順序で出力する
   波形データ回路と、前記波形データ回路からのデータを
   アナログ信号に変換する変換回路と、前記変換回路の出
   力信号と入力ベースバンド信号とを乗算して出力する乗
   算回路と、を備えて成ることを特徴とするデジタル位相
   調整回路。