JPH05260107A - 直交検波器 - Google Patents
直交検波器Info
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- JPH05260107A JPH05260107A JP4054513A JP5451392A JPH05260107A JP H05260107 A JPH05260107 A JP H05260107A JP 4054513 A JP4054513 A JP 4054513A JP 5451392 A JP5451392 A JP 5451392A JP H05260107 A JPH05260107 A JP H05260107A
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- retiming
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】ｎＰＳＫ（ｎ位相変調）波信号を復調するため
の直交検波器に関し、ディジタル的にサンプリングして
直交検波する際に、サンプル値を補間することによっ
て、データのリタイミングを正しく行えるようにするこ
とを目的とする。 【構成】アナログディジタル（Ａ／Ｄ）変換器１1,１2
で、ｎＰＳＫ波信号を一定周期でサンプリングしてベー
スバンド信号を再生し、リタイミング部２で、ベースバ
ンド信号をビットタイミング信号に応じてリタイミング
し、検波部３で、リタイミングされたベースバンド信号
に対して検波処理を行ってデータ列を復元し、ビットタ
イミング再生部４で、データ列のタイミングからビット
タイミング信号を生成する直交検波器において、補間回
路５1,５2 を設けて、Ａ／Ｄ変換器１1,１2 のサンプル
値を補間し、補間されたベースバンド信号に対してリタ
イミング部２においてリタイミングの処理を行うことで
構成する。
の直交検波器に関し、ディジタル的にサンプリングして
直交検波する際に、サンプル値を補間することによっ
て、データのリタイミングを正しく行えるようにするこ
とを目的とする。 【構成】アナログディジタル（Ａ／Ｄ）変換器１1,１2
で、ｎＰＳＫ波信号を一定周期でサンプリングしてベー
スバンド信号を再生し、リタイミング部２で、ベースバ
ンド信号をビットタイミング信号に応じてリタイミング
し、検波部３で、リタイミングされたベースバンド信号
に対して検波処理を行ってデータ列を復元し、ビットタ
イミング再生部４で、データ列のタイミングからビット
タイミング信号を生成する直交検波器において、補間回
路５1,５2 を設けて、Ａ／Ｄ変換器１1,１2 のサンプル
値を補間し、補間されたベースバンド信号に対してリタ
イミング部２においてリタイミングの処理を行うことで
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ｎＰＳＫ（ｎ位相変
調）波信号を復調するための直交検波器に関し、特にデ
ィジタル的にサンプリングして直交検波する際に、サン
プル値を補間することによって、データのリタイミング
を正しく行うことができるようにした直交検波器に関す
るものである。
調）波信号を復調するための直交検波器に関し、特にデ
ィジタル的にサンプリングして直交検波する際に、サン
プル値を補間することによって、データのリタイミング
を正しく行うことができるようにした直交検波器に関す
るものである。
【０００２】ｎＰＳＫ波信号の復調を行うために、ｎＰ
ＳＫ波を直交位相でディジタル的にサンプリングして、
得られた折り返し周波数の信号から位相情報を得る直交
検波器が知られている。
ＳＫ波を直交位相でディジタル的にサンプリングして、
得られた折り返し周波数の信号から位相情報を得る直交
検波器が知られている。
【０００３】この種の直交検波器においては、ディジタ
ル的にサンプリングして直交検波する際に、サンプル値
を補間することによって、ベースバンド信号のリタイミ
ングを行うための、ビットタイミングの再生を正しく行
えるようにすることが要望される。
ル的にサンプリングして直交検波する際に、サンプル値
を補間することによって、ベースバンド信号のリタイミ
ングを行うための、ビットタイミングの再生を正しく行
えるようにすることが要望される。
【０００４】
【従来の技術】図９は、従来の直交検波器のブロック構
成を示したものであって、１１，１２はアナログディジ
タル変換器（Ａ／Ｄ）、１３はサンプリングクロック発
生部（ＣＬＫＧ）、１４，１５はフリップフロップ（Ｆ
Ｆ）、１６は検波部、１７はビットタイミング再生部
（ＢＴＲ）、１８，１９はクロック源である。
成を示したものであって、１１，１２はアナログディジ
タル変換器（Ａ／Ｄ）、１３はサンプリングクロック発
生部（ＣＬＫＧ）、１４，１５はフリップフロップ（Ｆ
Ｆ）、１６は検波部、１７はビットタイミング再生部
（ＢＴＲ）、１８，１９はクロック源である。
【０００５】また図１０は、従来の直交検波器における
各部信号を示すタイムチャートであって、この種の直交
検波器の動作原理を説明するものである。
各部信号を示すタイムチャートであって、この種の直交
検波器の動作原理を説明するものである。
【０００６】ＣＬＫＧ１３は、クロック源１８からのＩ
Ｆ周波数またはその整数分の１の周波数のクロックに基
づいて、サンプリングクロックｆS1, ｆS2を発生する。
Ａ／Ｄ１１，１２は、ＣＬＫＧ１３から与えられる、サ
ンプリングクロックｆS1, ｆ S2によって、入力ＩＦ（中
間周波数）信号をサンプリングすることによって、サン
プリングクロックｆS1に応じて、図１０に示す〇印のデ
ータを出力し、サンプリングクロックｆS2に応じて、図
１０に示すΔ印のデータを出力する。
Ｆ周波数またはその整数分の１の周波数のクロックに基
づいて、サンプリングクロックｆS1, ｆS2を発生する。
Ａ／Ｄ１１，１２は、ＣＬＫＧ１３から与えられる、サ
ンプリングクロックｆS1, ｆ S2によって、入力ＩＦ（中
間周波数）信号をサンプリングすることによって、サン
プリングクロックｆS1に応じて、図１０に示す〇印のデ
ータを出力し、サンプリングクロックｆS2に応じて、図
１０に示すΔ印のデータを出力する。
【０００７】この際、サンプリングクロックｆS1, ｆS2
は、その位相差を、ＩＦ信号に対してπ／４＋２πｎに
設定されているので、Ａ／Ｄ１１，１２の出力によっ
て、入力ＩＦ信号を直交検波した出力（ベースバンド信
号）が得られる。
は、その位相差を、ＩＦ信号に対してπ／４＋２πｎに
設定されているので、Ａ／Ｄ１１，１２の出力によっ
て、入力ＩＦ信号を直交検波した出力（ベースバンド信
号）が得られる。
【０００８】ＦＦ１４，１５は、ＢＴＲ１７からのビッ
トタイミング信号に応じて、Ａ／Ｄ１１，１２からのベ
ースバンド信号出力を取り込むことによって、データ速
度ｆ b の周期でリタイミングして、直交検波出力の余弦
成分と正弦成分とを抽出して、検波部１６に入力する。
検波部１６では、この余弦成分と正弦成分とから、同期
検波や遅延検波等の所要の信号処理を行って、ベースバ
ンド信号によって伝送されたデータ列を復元する。
トタイミング信号に応じて、Ａ／Ｄ１１，１２からのベ
ースバンド信号出力を取り込むことによって、データ速
度ｆ b の周期でリタイミングして、直交検波出力の余弦
成分と正弦成分とを抽出して、検波部１６に入力する。
検波部１６では、この余弦成分と正弦成分とから、同期
検波や遅延検波等の所要の信号処理を行って、ベースバ
ンド信号によって伝送されたデータ列を復元する。
【０００９】ＢＴＲ１７は、位相同期回路（ＰＬＬ）を
有し、クロック源１９からのデータ速度ｆb の２n 倍の
周波数のクロックを分周して、検波部１６からのデータ
列に同期した、データ速度ｆb のビットタイミング信号
を発生する。
有し、クロック源１９からのデータ速度ｆb の２n 倍の
周波数のクロックを分周して、検波部１６からのデータ
列に同期した、データ速度ｆb のビットタイミング信号
を発生する。
【００１０】このように、図９に示された直交検波器で
は、アナログ方式の直交検波回路を使用せずに、ディジ
タル的にサンプリングしてｎＰＳＫ波の位相情報を示す
検波出力を発生するので、小型化が容易であるととも
に、アナログ方式の直交検波回路のように調整が必要で
ない利点がある。
は、アナログ方式の直交検波回路を使用せずに、ディジ
タル的にサンプリングしてｎＰＳＫ波の位相情報を示す
検波出力を発生するので、小型化が容易であるととも
に、アナログ方式の直交検波回路のように調整が必要で
ない利点がある。
【００１１】
【発明が解決しようとする課題】図１１は、従来の直交
検波器におけるＡ／Ｄ変換器出力信号を示したものであ
って、図９に示された従来例の回路におけるＡ／Ｄ１１
または１２の出力のアイパターンを例示し、データ速度
ｆb （＝１／Ｔb ：Ｔb はデータ周期）の場合に、サン
プリング周波数８ｆb でサンプリングした場合を示して
いる。
検波器におけるＡ／Ｄ変換器出力信号を示したものであ
って、図９に示された従来例の回路におけるＡ／Ｄ１１
または１２の出力のアイパターンを例示し、データ速度
ｆb （＝１／Ｔb ：Ｔb はデータ周期）の場合に、サン
プリング周波数８ｆb でサンプリングした場合を示して
いる。
【００１２】図９に示された直交検波器においては、Ｆ
Ｆ１４，１５は、図１１におけるアイアパーチャの最も
大きい点をデータ点として、データ速度ｆb のビットタ
イミング信号によってリタイミングを行うことよって、
最も安定にデータの取り込みを行うことができる。この
際、ＢＴＲ１７では、図１１に示すアイパターンの最も
閉じた点（ゼロクロス点）を検出してＰＬＬが動作する
ことによって、ビットタイミング信号をこのような位相
で発生する。
Ｆ１４，１５は、図１１におけるアイアパーチャの最も
大きい点をデータ点として、データ速度ｆb のビットタ
イミング信号によってリタイミングを行うことよって、
最も安定にデータの取り込みを行うことができる。この
際、ＢＴＲ１７では、図１１に示すアイパターンの最も
閉じた点（ゼロクロス点）を検出してＰＬＬが動作する
ことによって、ビットタイミング信号をこのような位相
で発生する。
【００１３】しかしながら、図９に示された直交検波器
では、Ａ／Ｄ１１，１２は、例えば図１１に示されたア
イパターンにおいて、８ｆb のサンプリングクロックに
よってサンプリングを行うため、各サンプリング周期の
間は、ベースバンド信号のレベルには変化がなく、従っ
てＢＴＲ１７では、ゼロクロス点を明確に検出すること
ができない。
では、Ａ／Ｄ１１，１２は、例えば図１１に示されたア
イパターンにおいて、８ｆb のサンプリングクロックに
よってサンプリングを行うため、各サンプリング周期の
間は、ベースバンド信号のレベルには変化がなく、従っ
てＢＴＲ１７では、ゼロクロス点を明確に検出すること
ができない。
【００１４】そのため、ＢＴＲ１７は、ベースバンド信
号の位相の微妙な変化に対応した位相で、ビットタイミ
ング信号を出力することができず、ＦＦ１４，１５にお
けるデータの取り込みタイミングが不適切になる場合が
生じる。従って、検波部１６において、誤ったデータに
よって復調が行われて、出力におけるデータの誤り率が
大きくなるという問題があった。
号の位相の微妙な変化に対応した位相で、ビットタイミ
ング信号を出力することができず、ＦＦ１４，１５にお
けるデータの取り込みタイミングが不適切になる場合が
生じる。従って、検波部１６において、誤ったデータに
よって復調が行われて、出力におけるデータの誤り率が
大きくなるという問題があった。
【００１５】本発明は、このような従来技術の課題を解
決しようとするものであって、ディジタル的にサンプリ
ングして、ｎＰＳＫ波信号の位相情報を示す検波出力を
発生する直交検波器において、Ａ／Ｄ変換器の出力にお
けるＮ点のサンプリング値の情報から、ビットタイミン
グ再生部の精度に応じた補間を行うことによって、ベー
スバンド信号の位相の変化に応じたリタイミング出力を
得られるようにした、直交検波器を提供することを目的
としている。
決しようとするものであって、ディジタル的にサンプリ
ングして、ｎＰＳＫ波信号の位相情報を示す検波出力を
発生する直交検波器において、Ａ／Ｄ変換器の出力にお
けるＮ点のサンプリング値の情報から、ビットタイミン
グ再生部の精度に応じた補間を行うことによって、ベー
スバンド信号の位相の変化に応じたリタイミング出力を
得られるようにした、直交検波器を提供することを目的
としている。
【００１６】
【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明は、ｎＰＳＫ波信号を
一定周期でサンプリングしてベースバンド信号を再生す
るアナログディジタル（Ａ／Ｄ）変換器１1,１2 と、ベ
ースバンド信号をビットタイミング信号に応じてリタイ
ミングするリタイミング部２と、リタイミングされたベ
ースバンド信号に対して検波処理を行ってデータ列を復
元する検波部３と、このデータ列のタイミングからビッ
トタイミング信号を生成するビットタイミング再生部４
とを備えてなる直交検波器において、Ａ／Ｄ変換器１1,
１2 のサンプル値を補間する補間回路５1,５2 を設け、
この補間されたベースバンド信号に対してリタイミング
部２においてリタイミングの処理を行うようにしたもの
である。
構成を示したものである。本発明は、ｎＰＳＫ波信号を
一定周期でサンプリングしてベースバンド信号を再生す
るアナログディジタル（Ａ／Ｄ）変換器１1,１2 と、ベ
ースバンド信号をビットタイミング信号に応じてリタイ
ミングするリタイミング部２と、リタイミングされたベ
ースバンド信号に対して検波処理を行ってデータ列を復
元する検波部３と、このデータ列のタイミングからビッ
トタイミング信号を生成するビットタイミング再生部４
とを備えてなる直交検波器において、Ａ／Ｄ変換器１1,
１2 のサンプル値を補間する補間回路５1,５2 を設け、
この補間されたベースバンド信号に対してリタイミング
部２においてリタイミングの処理を行うようにしたもの
である。
【００１７】また本発明は、一実施例に示されるよう
に、補間回路５1,５2 が、任意のサンプリング区間のサ
ンプル値の差を任意の区間に分割して順次累加すること
によって補間値を生成する補間論理処理回路２１からな
り、この生成された補間値によって補間を行うものであ
る。
に、補間回路５1,５2 が、任意のサンプリング区間のサ
ンプル値の差を任意の区間に分割して順次累加すること
によって補間値を生成する補間論理処理回路２１からな
り、この生成された補間値によって補間を行うものであ
る。
【００１８】また本発明は、他の実施例に示されるよう
に、補間回路５1,５2 が、任意のサンプリング区間のサ
ンプル値の差を任意の区間に分割した補間値を記憶する
リードオンリーメモリ３１を有し、この記憶値に応じて
補間を行うものである。
に、補間回路５1,５2 が、任意のサンプリング区間のサ
ンプル値の差を任意の区間に分割した補間値を記憶する
リードオンリーメモリ３１を有し、この記憶値に応じて
補間を行うものである。
【００１９】また本発明は、さらに他の実施例に示され
るように、補間回路５1,５2 が、任意のサンプリング区
間のサンプル値の差を任意の区間に分割した補間値を、
所定のプログラムに従って生成する処理部４１からな
り、この生成された補間値に応じて補間を行うものであ
る。
るように、補間回路５1,５2 が、任意のサンプリング区
間のサンプル値の差を任意の区間に分割した補間値を、
所定のプログラムに従って生成する処理部４１からな
り、この生成された補間値に応じて補間を行うものであ
る。
【００２０】
【作用】図２は、補間を行った場合のＡ／Ｄ変換器出力
信号を示したものであって、本発明の作用を説明するも
のである。本発明においては、Ａ／Ｄ変換器のＮ個のサ
ンプリング点間を１区間として補間するものとし、図２
においては、Ｎ＝２、すなわち隣接する２点のサンプル
値間を直線的に補間する場合のアイパターンを例示して
いる。
信号を示したものであって、本発明の作用を説明するも
のである。本発明においては、Ａ／Ｄ変換器のＮ個のサ
ンプリング点間を１区間として補間するものとし、図２
においては、Ｎ＝２、すなわち隣接する２点のサンプル
値間を直線的に補間する場合のアイパターンを例示して
いる。
【００２１】この場合は、データ速度ｆb のベースバン
ド信号をサンプリング周波数８ｆbでサンプリングした
場合に、Ｎ＝２点のサンプル値間を、ＢＴＲの解像度
（分解能）である６４ｆb のクロックで分割して、図２
中に拡大して示すように補間している。
ド信号をサンプリング周波数８ｆbでサンプリングした
場合に、Ｎ＝２点のサンプル値間を、ＢＴＲの解像度
（分解能）である６４ｆb のクロックで分割して、図２
中に拡大して示すように補間している。
【００２２】従って、本発明によれば、ＢＴＲにおける
ゼロクロス点の検出が、より明確に行われるようにな
り、従来のような、ゼロクロス点の検出のあいまいさに
基づくＢＴＲの動作の誤りによって、検波出力のデータ
誤り率が大きくなることを防止することができる。
ゼロクロス点の検出が、より明確に行われるようにな
り、従来のような、ゼロクロス点の検出のあいまいさに
基づくＢＴＲの動作の誤りによって、検波出力のデータ
誤り率が大きくなることを防止することができる。
【００２３】
【実施例】図３は、本発明の一実施例の補間回路を示し
たものであって、一方のチャネルのベースバンド信号に
対する補間回路５1 のみを示しているが、他方のチャネ
ルに対しても、全く同様な回路が設けられる。図中、図
９におけると同じものを同じ番号で示し、２１は補間論
理処理回路である。
たものであって、一方のチャネルのベースバンド信号に
対する補間回路５1 のみを示しているが、他方のチャネ
ルに対しても、全く同様な回路が設けられる。図中、図
９におけると同じものを同じ番号で示し、２１は補間論
理処理回路である。
【００２４】補間論理処理回路２１において、２２はＡ
／Ｄ１１のサンプル値出力を１サンプリング周期遅延さ
せる遅延回路（ＤＬ）、２３は減算器、２４は除算器、
２５は乗算器、２６は１／８発生部、２７は８進カウン
タ、２８は加算器である。
／Ｄ１１のサンプル値出力を１サンプリング周期遅延さ
せる遅延回路（ＤＬ）、２３は減算器、２４は除算器、
２５は乗算器、２６は１／８発生部、２７は８進カウン
タ、２８は加算器である。
【００２５】また図４は、図３に示された実施例におけ
る各部信号を示すタイムチャートであって、はＡ／Ｄ
１１の出力、はＤＬ２２の出力、は減算器２３の出
力、は除算器２４の出力、はカウンタ２７の出力、
は乗算器２５の出力、は加算器２８の出力をそれぞ
れ示し、これらの各信号は、図３中においても、同一記
号によって対応箇所を示されている。
る各部信号を示すタイムチャートであって、はＡ／Ｄ
１１の出力、はＤＬ２２の出力、は減算器２３の出
力、は除算器２４の出力、はカウンタ２７の出力、
は乗算器２５の出力、は加算器２８の出力をそれぞ
れ示し、これらの各信号は、図３中においても、同一記
号によって対応箇所を示されている。
【００２６】Ａ／Ｄ１１からの出力データが、例えば８
ビットのディジタル値であって、Ｄ１，Ｄ２，…のと
き、ＤＬ２２はこれを１サンプリング期間遅延すること
によって、１周期前の値Ｄ０，Ｄ１，…を出力する。減
算器２３はＡ／Ｄ１１の出力からＤＬ２２の出力を減算
して、（Ｄ１−Ｄ０），（Ｄ２−Ｄ１），…を出力す
る。除算器２４は減算器２３の出力に１／８を乗算し
て、（Ｄ１−Ｄ０）／８，（Ｄ２−Ｄ１）／８，…を出
力する。
ビットのディジタル値であって、Ｄ１，Ｄ２，…のと
き、ＤＬ２２はこれを１サンプリング期間遅延すること
によって、１周期前の値Ｄ０，Ｄ１，…を出力する。減
算器２３はＡ／Ｄ１１の出力からＤＬ２２の出力を減算
して、（Ｄ１−Ｄ０），（Ｄ２−Ｄ１），…を出力す
る。除算器２４は減算器２３の出力に１／８を乗算し
て、（Ｄ１−Ｄ０）／８，（Ｄ２−Ｄ１）／８，…を出
力する。
【００２７】カウンタ２７は、０，１，２，…，７，
０，…を繰り返して発生し、乗算器２５は除算器２４の
出力にカウンタ２７の出力を乗算して、（Ｄ１−Ｄ０）
×０／８＝０，（Ｄ１−Ｄ０）×１／８，…，（Ｄ１−
Ｄ０）×７／８，（Ｄ２−Ｄ１）×０／８＝０，…を順
次発生する。加算器２８は、ＤＬ２２の出力に、乗算器
２５の出力を加算して、Ｄ０，…，（Ｄ１＋Ｄ０）／
２，…，Ｄ１，…，（Ｄ２＋Ｄ１）／２，…を発生す
る。
０，…を繰り返して発生し、乗算器２５は除算器２４の
出力にカウンタ２７の出力を乗算して、（Ｄ１−Ｄ０）
×０／８＝０，（Ｄ１−Ｄ０）×１／８，…，（Ｄ１−
Ｄ０）×７／８，（Ｄ２−Ｄ１）×０／８＝０，…を順
次発生する。加算器２８は、ＤＬ２２の出力に、乗算器
２５の出力を加算して、Ｄ０，…，（Ｄ１＋Ｄ０）／
２，…，Ｄ１，…，（Ｄ２＋Ｄ１）／２，…を発生す
る。
【００２８】このように、図３に示された補間回路によ
れば、各サンプリング区間におけるＡ／Ｄ変換器出力を
８等分して、直線的に補間したベースバンド信号出力を
得ることができる。
れば、各サンプリング区間におけるＡ／Ｄ変換器出力を
８等分して、直線的に補間したベースバンド信号出力を
得ることができる。
【００２９】図５は、本発明の他の実施例の補間回路を
示したものであって、一方のチャネルのベースバンド信
号に対する補間回路５1 のみを例示しているが、他方の
チャネルに対しても、全く同様な回路が設けられる。図
中、図９におけると同じものを同じ番号で示し、３１は
補間値を格納するリードオンリーメモリ（ＲＯＭ）、３
２はＡ／Ｄ１１のサンプル値出力を１サンプリング期間
遅延させる遅延回路（ＤＬ）、３３は８進カウンタであ
る。
示したものであって、一方のチャネルのベースバンド信
号に対する補間回路５1 のみを例示しているが、他方の
チャネルに対しても、全く同様な回路が設けられる。図
中、図９におけると同じものを同じ番号で示し、３１は
補間値を格納するリードオンリーメモリ（ＲＯＭ）、３
２はＡ／Ｄ１１のサンプル値出力を１サンプリング期間
遅延させる遅延回路（ＤＬ）、３３は８進カウンタであ
る。
【００３０】また、図６は、図５に示された実施例にお
ける各部信号を示すタイムチャートであって、はＡ／
Ｄ１１の出力、はＤＬ３２の出力、はＲＯＭ３１の
第１のアドレス、はＲＯＭ３１の第２のアドレスを示
し、これらは、図５中にも同一記号によって、対応箇所
を示されている。
ける各部信号を示すタイムチャートであって、はＡ／
Ｄ１１の出力、はＤＬ３２の出力、はＲＯＭ３１の
第１のアドレス、はＲＯＭ３１の第２のアドレスを示
し、これらは、図５中にも同一記号によって、対応箇所
を示されている。
【００３１】に示すＡ／Ｄ１１からの出力と、に示
すＤＬ３２からの出力とは、図３に示された実施例の場
合と同様である。ＲＯＭ３１は、補間区間（０−１），
（１−２），…を示すデータＤ（０，１），Ｄ（１，
２），…を第１のアドレスとして与えられ、８進カウン
タ３３の出力０，１，２，…，７，０，…を第２のアド
レスとして与えられることによって、図４においてに
示された出力と同じデータを、補間出力として発生す
る。
すＤＬ３２からの出力とは、図３に示された実施例の場
合と同様である。ＲＯＭ３１は、補間区間（０−１），
（１−２），…を示すデータＤ（０，１），Ｄ（１，
２），…を第１のアドレスとして与えられ、８進カウン
タ３３の出力０，１，２，…，７，０，…を第２のアド
レスとして与えられることによって、図４においてに
示された出力と同じデータを、補間出力として発生す
る。
【００３２】このように、図５に示された補間回路によ
っても、各サンプリング区間におけるＡ／Ｄ変換器出力
を８等分して直線的に補間した、ベースバンド信号出力
を得ることができる。
っても、各サンプリング区間におけるＡ／Ｄ変換器出力
を８等分して直線的に補間した、ベースバンド信号出力
を得ることができる。
【００３３】図７は、本発明のさらに他の実施例の補間
回路を示したものであって、一方のチャネルのベースバ
ンド信号に対する補間回路５1 のみを例示しているが、
他方のチャネルに対しても、全く同様な回路が設けられ
る。図中、図９におけると同じものを同じ番号で示し、
４１は処理部であって、中央制御装置（ＣＰＵ）とその
付属回路等からなっている。また図８は、図７に示され
た補間回路における処理を例示するフローチャートであ
る。
回路を示したものであって、一方のチャネルのベースバ
ンド信号に対する補間回路５1 のみを例示しているが、
他方のチャネルに対しても、全く同様な回路が設けられ
る。図中、図９におけると同じものを同じ番号で示し、
４１は処理部であって、中央制御装置（ＣＰＵ）とその
付属回路等からなっている。また図８は、図７に示され
た補間回路における処理を例示するフローチャートであ
る。
【００３４】処理部４１は、予めプログラムを内蔵し、
ＣＰＵがソフトウエアによって図８に示されたような処
理を行うことによって、図３または図５に示された実施
例と同様の演算処理を行って、所要の補間出力を発生す
ることができる。
ＣＰＵがソフトウエアによって図８に示されたような処
理を行うことによって、図３または図５に示された実施
例と同様の演算処理を行って、所要の補間出力を発生す
ることができる。
【００３５】処理部４１では、サンプリング周期の開始
ごとに、Ａ／Ｄ１１からの今回のサンプリング周期にお
けるＡ／Ｄ変換出力Ａと、前回のサンプル値Ｂとの差を
８等分して、１ステップの増分値Ｃを求める。そして、
処理部４１に内蔵された８進カウンタのカウントアップ
ごとに、増分値Ｃとカウント値Ｄの積に前回のサンプル
値Ｂを加算することによって、補間された出力値Ｅを発
生して、ＦＦ１４に入力する。
ごとに、Ａ／Ｄ１１からの今回のサンプリング周期にお
けるＡ／Ｄ変換出力Ａと、前回のサンプル値Ｂとの差を
８等分して、１ステップの増分値Ｃを求める。そして、
処理部４１に内蔵された８進カウンタのカウントアップ
ごとに、増分値Ｃとカウント値Ｄの積に前回のサンプル
値Ｂを加算することによって、補間された出力値Ｅを発
生して、ＦＦ１４に入力する。
【００３６】このような処理を８回繰り返したとき、前
回のサンプル値Ｂを今回のサンプル値Ａで更新し、Ａ／
Ｄ１１から新たなＡ／Ｄ変換出力を取り込んで、再び同
じ処理を繰り返す。
回のサンプル値Ｂを今回のサンプル値Ａで更新し、Ａ／
Ｄ１１から新たなＡ／Ｄ変換出力を取り込んで、再び同
じ処理を繰り返す。
【００３７】なお、以上の各実施例においては、Ｎ＝２
の場合、すなわち連続する２サンプル値に対して、直線
的に補間する場合のみを例示したが、本発明はこれに限
るものでなく、Ｎ＝３以上の場合、すなわち連続する３
以上のサンプル値に対して非直線的に補間することも可
能であって、例えば、図５または図７の実施例をもと
に、このような変形を行うことは、当業者にとって極め
て容易なことであると思われる。
の場合、すなわち連続する２サンプル値に対して、直線
的に補間する場合のみを例示したが、本発明はこれに限
るものでなく、Ｎ＝３以上の場合、すなわち連続する３
以上のサンプル値に対して非直線的に補間することも可
能であって、例えば、図５または図７の実施例をもと
に、このような変形を行うことは、当業者にとって極め
て容易なことであると思われる。
【００３８】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル的にサンプリングしてｎＰＳＫ波信号の位相情
報を示す検波出力を発生する直交検波器において、Ａ／
Ｄ変換器の出力におけるサンプル値を補間することによ
って、データのリタイミングを正しく行うことができ、
検波出力においてデータの誤り率が高くなることを防止
することができる。
ィジタル的にサンプリングしてｎＰＳＫ波信号の位相情
報を示す検波出力を発生する直交検波器において、Ａ／
Ｄ変換器の出力におけるサンプル値を補間することによ
って、データのリタイミングを正しく行うことができ、
検波出力においてデータの誤り率が高くなることを防止
することができる。
【図１】本発明の原理的構成を示す図である。
【図２】補間を行った場合のＡ／Ｄ変換器出力信号を示
す図である。
す図である。
【図３】本発明の一実施例の補間回路を示す図である。
【図４】図３に示された実施例における各部信号を示す
タイムチャートである。
タイムチャートである。
【図５】本発明の他の実施例の補間回路を示す図であ
る。
る。
【図６】図５に示された実施例における各部信号を示す
タイムチャートである。
タイムチャートである。
【図７】本発明のさらに他の実施例の補間回路を示す図
である。
である。
【図８】図７に示された補間回路における処理を例示す
るフローチャートである。
るフローチャートである。
【図９】従来の直交検波器のブロック構成を示す図であ
る。
る。
【図１０】従来の直交検波器における各部信号を示すタ
イムチャートである。
イムチャートである。
【図１１】従来の直交検波器におけるＡ／Ｄ変換器出力
信号を示す図である。
信号を示す図である。
１1,１2 アナログディジタル（Ａ／Ｄ）変換器 ２ リタイミング部 ３ 検波部 ４ ビットタイミング再生部 ５1,５2 補間回路 ２１ 補間論理処理回路 ３１ リードオンリーメモリ ４１ 処理部
Claims (4)
- 【請求項１】 ｎＰＳＫ波信号を一定周期でサンプリン
グしてベースバンド信号を再生するアナログディジタル
（Ａ／Ｄ）変換器（１1,１2 ）と、該ベースバンド信号
をビットタイミング信号に応じてリタイミングするリタ
イミング部（２）と、該リタイミングされたベースバン
ド信号に対して検波処理を行ってデータ列を復元する検
波部（３）と、該データ列のタイミングから前記ビット
タイミング信号を生成するビットタイミング再生部
（４）とを備えてなる直交検波器において、 前記Ａ／Ｄ変換器（１1,１2 ）のサンプル値を補間する
補間回路（５1,５2 ）を設け、 該補間されたベースバンド信号に対して前記リタイミン
グ部（２）においてリタイミングの処理を行うことを特
徴とする直交検波器。 - 【請求項２】 前記補間回路（５1,５2 ）が、任意のサ
ンプリング区間のサンプル値の差を任意の区間に分割し
て順次累加することによって補間値を生成する補間論理
処理回路（２１）からなり、該生成された補間値によっ
て前記補間を行うことを特徴とする請求項１に記載の直
交検波器。 - 【請求項３】 前記補間回路（５1,５2 ）が、任意のサ
ンプリング区間のサンプル値の差を任意の区間に分割し
た補間値を記憶するリードオンリーメモリ（３１）を有
し、該記憶値に応じて前記補間を行うことを特徴とする
請求項１に記載の直交検波器。 - 【請求項４】 前記補間回路（５1,５2 ）が、任意のサ
ンプリング区間のサンプル値の差を任意の区間に分割し
た補間値を所定のプログラムに従って生成する処理部
（４１）からなり、該生成された補間値に応じて前記補
間を行うことを特徴とする請求項１に記載の直交検波
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054513A JPH05260107A (ja) | 1992-03-13 | 1992-03-13 | 直交検波器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054513A JPH05260107A (ja) | 1992-03-13 | 1992-03-13 | 直交検波器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260107A true JPH05260107A (ja) | 1993-10-08 |
Family
ID=12972732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054513A Withdrawn JPH05260107A (ja) | 1992-03-13 | 1992-03-13 | 直交検波器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05260107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377634B1 (en) | 1997-12-15 | 2002-04-23 | Nec Corporation | Circuit for reproducing bit timing and method of reproducing bit timing |
-
1992
- 1992-03-13 JP JP4054513A patent/JPH05260107A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377634B1 (en) | 1997-12-15 | 2002-04-23 | Nec Corporation | Circuit for reproducing bit timing and method of reproducing bit timing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |