JPH0311026B2

JPH0311026B2 -

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Publication number: JPH0311026B2
Application number: JP54138883A
Authority: JP
Inventors: Yoshikazu Yamamoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-10-26
Filing date: 1979-10-26
Publication date: 1991-02-15
Also published as: FR2469071A1; US4378593A; DE3040434A1; CA1160735A; AU6359580A; GB2062313B; AU539826B2; GB2062313A; JPS5665309A; FR2469071B1; NL8005891A

Description

【発明の詳細な説明】この発明は、例えばデジタル化された映像信号
の時間軸の圧縮または伸長に用いられるメモリー
制御装置に関する。

例えば、カラー映像信号をデジタル信号の状態
で記録再生するようにするデジタルVTRが考え
られている。このデジタルVTRでは、デジタル
カラー映像信号を時間軸圧縮して記録し、再生
時、時間軸伸長して元の時間軸の信号に戻すよう
にする必要がある。

先ず、このデジタルVTRについて説明しよう。

カラー映像信号をデジタル記録する場合、カラ
ー映像信号から変換したデジタル信号はビツトレ
イトが高いので、これをそのまま記録するために
はテープスピードを速くする必要があり、テープ
の消費量が多くなつてしまう。

そこで、デジタルVTRにおいては、デジタル
信号を複数のチヤンネルに分配し、これを複数の
回転磁気ヘツドによりマルチトラツクとして記録
している。

また、水平同期パルスHDおよびバースト信号
BSを除いた部分を有効ビデオ領域として記録す
るようにしている。

また、１フイールドの映像信号のうち、垂直同
期パルス及び等価パルスは有効データとみなされ
ず、この期間の信号は記録しないが、垂直帰線区
間にはVIR、VITなどのテスト信号が挿入されて
いるので、これらのラインを含めて有効ビデオラ
イン数を定めている。例えば、NTSC方式のカラ
ー映像信号の場合、１フイールド期間の有効ビデ
オライン数は252ラインとし、奇数フイールドで
は第12ライン〜第263ライン、偶数フイールドで
は第274ライン〜第525ラインを有効ビデオライン
とみなす。

第１図は、このデジタルVTRの記録系の一例
を示すもので、この例においては、NTSCカラー
映像信号がデジタル信号に変換されるとともに、
１サンプル毎にＡチヤンネルとＢチヤンネルとに
交互に分配され、この２チヤンネルのデジタル信
号がインライン配置された２つの回転磁気ヘツド
に供給されて１フイールドにつき２本の磁気トラ
ツクとして記録される。

すなわち、カラー映像信号が、入力端子１１を
通じて入力プロセツサ１２に供給されて同期パル
ス及びバースト信号が分離ないし除去され、この
同期パルス及びバースト信号がマスタークロツク
形成回路２１に供給されてバースト信号に同期
し、かつ、その周波数f_Cの例えば３倍のクロツク
パルスが形成され、このクロツクパルス及び同期
パルスが制御信号形成回路２２に供給されてライ
ン、フイールド、フレーム及びトラツクに関する
識別信号、サンプリングパルス、各種のタイミン
グ信号が形成され、これら信号は所定の回路にそ
れぞれ供給される。

一方、プロセツサ１２において同期パルス及び
バースト信号の除去されたカラー映像信号がＡ／
Ｄコンバータ１３に供給される。この場合、サン
プリング周波数は3f_Cであり、 f_C＝455／２f_H （f_H：水平周波数）であるから、１水平期間のサンプル数は682.5サ
ンプルとなるが、サンプル数に0.5の端数のつく
こと、水平ブランキング期間はサンプリングする
必要がないこと、デジタル信号は２チヤンネルに
分配するなどを考慮して各水平期間の有効ビデオ
領域のサンプル数は576サンプルとし、第６図に
示すように割りあてる。

ここで、水平同期パルスHD、バースト信号
BSは除去されているが、便宜上、示す。また、
水平同期パルスHDと色副搬送波の位相とが一致
しているラインを奇数ライン、逆転しているライ
ンを偶数ラインとする。

こうして、コンバータ１３においては、以上の
点に基いてカラー映像信号がサンプリングされる
とともに、Ａ／Ｄ変換され、例えば１サンプルに
つき８ビツトの並列デジタル信号に変換される。

そして、このデジタル信号がインターフエイス
１４に供給されて１サンプル分ごとにＡチヤンネ
ルとＢチヤンネルとに交互に分配される。すなわ
ち、１ライン576サンプルのうち、奇数番目のサ
ンプルのデジタル信号がＡチヤンネルの時間軸圧
縮回路１５Ａに供給され、偶数番目のサンプルの
デジタル信号がＢチヤンネルの時間軸圧縮回路１
５Ｂに供給され、後述するように時間軸が41/44
に圧縮され、この圧縮された２チヤンネルのデジ
タル信号が、誤り訂正エンコーダ１６Ａ，１６Ｂ
及び記録プロセツサ１７Ａ，１７Ｂに順次供給さ
れて第７図及び第８図に示すフオーマツトの信号
に変換される。

すなわち、第７図は１フイールド分の映像信号
ＡまたはＢチヤンネルの信号を示し、これは13×
22個のブロツクからなる。この１ブロツクは、各
チヤンネルにおける１本のラインよりのカラー映
像信号のデジタル（以下１ライン分のデータとい
う。以下１ライン分、１フイールド分というとき
は、特にことわらない限り、そのうちの各チヤン
ネル分のものを示す。）を有する。そして、この
例では、この１ブロツクがさらに３分割され、1/
３ライン分毎のデータを有するサブブロツクSBと
される。そして、このサブブロツクSBは、第８
図に示すように、768ビツト（96サンプル）のデ
ータの前部に、ブロツク同期信号SYNCと、16ビ
ツトの識別信号ID及びアドレス信号ADが付加さ
れるとともにデータの後部に32ビツトのCRC
（Cyclic Redundancy Check）コードが付加され
ている。

ここで、同期信号SYNCは、再生時、信号ID、
AD、データ、CRCコードを抽出するときの同期
用などに使用されるためのものである。また、識
別信号IDは、このチヤンネル（トラツク）がＡ，
Ｂのいずれであるか、ライン、フイールド及びフ
レームが奇数、偶数のいずれであるかを示し、ア
ドレス信号ADはそのサブブロツクSBが１フイー
ルド分のカラー映像信号データの何番目のもので
あるかを示す。さらに、データは本来のデジタル
化されたカラー映像信号であり、CRCコードは
再生時におけるデータの誤り検出用である。

そして、上述のように、１フイールド期間の有
効ライン数は252ラインなので、１フイールド分
のブロツク数は252個となるが、この252個のブロ
ツクが第７図に示すように12×21のマトリツクス
状に配列されるとともに、13列目の水平方向（行
方向）のパリテイーデータが付加され、22行目の
垂直方向（列方向）のパリテイーデータが付加さ
れ、全体として13×22のブロツクとされる。

この場合、サブブロツクSBを、順にSB₁〜
SB₈₅₈とすれば、第１列について、 SB₁SB₄₀SB₇₉…SB₇₈₁＝SB₈₂₀ SB₂SB₄₁SB₈₀…SB₇₈₂＝SB₈₂₁ SB₃SB₄₂SB₈₁…SB₇₈₃＝SB₈₂₂ のように垂直方向に関してサブブロツク単位で
〔mod.2〕の加算が行われて第１列の垂直パリテ
イーデータSB₈₂₀，SB₈₂₁，SB₈₂₂が形成される。
そして、続く第２列〜第12列についても同様にし
て垂直パリテイーデータが形成される。

また、第１行について SB₁SB₄SB₇…SB₃₄＝SB₃₇ SB₂SB₅SB₈…SB₃₅＝SB₃₈ SB₃SB₆SB₉…SB₃₆＝SB₃₉ のように水平方向に関してサブブロツク単位で
〔mod.2〕の加算が行われて第１行の水平パリテ
イーデータSB₃₇，SB₃₈，SB₃₉が形成され、第２
行〜第21行についても同様にして水平パリテイー
データが形成される。

なお、これら水平及び垂直パリテイーデータ、
CRCコードは、再生時、データの誤り訂正能力
を向上させるために使用されるものであり、パリ
テイーデータはやはり840ビツトである。

そして、このパリテイーデータ及びCRCコー
ドを形成してデータに付加する信号処理は、エン
コーダ１６Ａ，１６Ｂにおいて行われる。また、
同期信号SYNC、識別信号ID、アドレス信号AD
を形成してデータに付加する信号処理は、プロセ
ツサ１７Ａ，１７Ｂにおいて行われる。

そして、プロセツサ１７Ａ，１７Ｂにおいて
は、１サンプルのビツト数を８ビツトから10ビツ
トに変換するブロツクエンコーデイングも行われ
る。このブロツクエンコーデイングは、10ビツト
（2¹⁰通り）のコードのうち、DSV（直流レベル）
が０または０に近い2⁸個のコードを選び、これに
もとの８ビツトのコードを１対１に対応させて10
ビツトのコードに変換し、したがつて、記録信号
のDSVがなくべく０になるように、すなわち、
“０”と“１”とがほぼ均一に現れるように変換
するものである。なお、このブロツクエンコーデ
イングは、一般の磁気ヘツドでは、再生時、直流
分を再生できないので行われる。

さらに、プロセツサ１７Ａ，１７Ｂにおいて、
ブロツクエンコーデイングされた10ビツト単位の
デジタル信号が、サブブロツクSB₁から順に並列
信号から直列信号に変換される。また、この１フ
イールド分のデジタル信号の前後に、プリアンブ
ル信号及びポストアンブル信号が付加される。な
お、直列変換後の信号のビツトレイトは、 3f_C×８×２／１×44／41×10／８＝57.62〔Mb／ｓ〕である。

そして、この直列デジタル信号が、記録アンプ
１８Ａ，１８Ｂを通じて回転磁気ヘツド１Ａ，１
Ｂに供給される。このヘツド１Ａ，１Ｂは、例え
ば第３図及び第４図に示すように、接近してイン
ライン状に設けられるとともに、ヘツド１Ａ，１
Ｂはカラー映像信号に同期してフイールド周波数
で回転させられる。そして、このヘツド１Ａ，１
Ｂの回転周面に対して磁気テープ２がほぼ360゜の
角範囲にわたつてΩ字状に斜めに巡らされるとと
もに、このテープ２が一定の速度で走行させられ
る。

したがつて、第５図に示すように、Ａチヤンネ
ルのデジタル信号がヘツド１Ａによつて１フイー
ルドにつき斜めの１本のトラツク３Ａとして記録
されると同時に、Ｂチヤンネルのデジタル信号が
ヘツド１Ｂによつて１フイールドにつき斜めの１
本のトラツク３Ｂとしてトラツク３Ａに平行に近
接して記録される。なお、この例では、ヘツド１
Ａ，１Ｂのトラツク幅及び間隔が選定されてトラ
ツク３Ａ，３Ｂの１組がSMPTE“Ｃ”フオーマ
ツトの映像トラツクの１本に対応するようにされ
る。

ところで、この場合、各チヤンネルについて見
れば、記録は１ヘツド方式となるので、ヘツド１
Ａ，１Ｂの記録には欠如期間を生じ、SMPTE
“Ｃ”フオーマツトでは、トラツク３Ａ，３Ｂに
記録できる時間は、250水平期間程度となり、余
裕を見ると、246水平期間となる。

一方、第８図にも示すように、１サブブロツク
のサンプル数（ビツト数）は、SYNC（３サンプ
ル分）、識別信号ID及びアドレス信号AD（２サン
プル分）、CRCコード（４サンプル分）が96サン
プルのデータに付加されているので、105サンプ
ル（840ビツト）であり、また、第７図に示すよ
うに、１フイールド期間のサブブロツク数は858
個である。したがつて、１フイールド期間におけ
るサンプル数は、 105×858＝90090〔サンプル〕となり、これは第６図から 90090／682.5／２＝264 264水平期間に対応する。従つて、246本水平期間
に264水平期間分のデータを記録することになる。

そこで、時間軸圧縮回路１５Ａ，１５Ｂにおい
て信号の時間軸が圧縮されるものであり、すなわ
ち、 246／264＝41／44 に時間軸が圧縮される。

また、上述のように後段の回路１６Ａ〜１７Ｂ
において、各種の信号が付加されるので、これら
付加される信号のための間〓もこの時間軸圧縮回
路１５Ａ，１５Ｂにおいて形成される。

以上のようにしてカラー映像信号がデジタル記
録される。

第２図はこのデジタルVTRの再生系の一例を
示す。

すなわち、ヘツド１Ａ，１Ｂによりトラツク３
Ａ，３Ｂから各チヤンネルのデジタル信号が同時
に再生され、このデジタル信号が再生アンプ３１
Ａ，３１Ｂを通じて再生プロセツサ３２Ａ，３２
Ｂに供給されて直列信号から並列信号に変換され
るとともに、10ビツトのコードからもとの８ビツ
トのコードの信号にブロツクデコーデイングされ
る。また、再生されたデジタル信号からPLLに
よりクロツクが形成される。

そして、この並列８ビツトのデジタル信号が
TBC（タイムベースコレクタ）３３Ａ，３３Ｂに
供給されて時間軸変動が除去される。この場合、
TBC３３Ａ，３３Ｂはメモリを有し、ブロツク
同期信号SYNCが以下に続く信号の頭出しに使用
されるとともに、プロセツサ３２Ａ，３２Ｂから
のクロツクによりメモリに対する書き込みが行わ
れ、局内シンクにより形成されたクロツクにより
メモリからの読み出しが行われて時間軸変動が除
去される。

そして、このTBC３３Ａ，３３Ｂからの信号
が誤り訂正デコーダ３４Ａ，３４Ｂに供給され
る。このデコーダ３４Ａ，３４Ｂは、１フイール
ド分のデジタルカラー映像信号を記憶できる容量
のフイールドメモリを有し、サブブロツクSBご
とにアドレス信号ADにしたがつてデータをフイ
ールドメモリに書き込むとともに、このとき、
CRCコード、水平及び垂直パリテイーデータに
よりデータの誤りを訂正するものである。

なお、あるサブブロツクSBiのデータの誤りが
CRCコード及びパリテイーデータで訂正できな
いときには、フイールドメモリに対するそのデー
タの書き込みは行われず、したがつて、１フイー
ルド前のデータが読み出される。

そして、この誤り訂正の行われたデータが時間
軸伸長回路３５Ａ，３５Ｂに供給されてもとの時
間軸のデータとされ、この出力がインターフエイ
ス３６に供給されて、もとの１チヤンネルのデジ
タル信号とされ、さらに、このデジタル信号が
Ｄ／Ａコンバータ３７に供給されてアナログのカ
ラー映像信号に変換される。そして、このカラー
映像信号が出力プロセツサ３８に供給されて同期
パルス及びバースト信号が付加されてもとのカラ
ー映像信号とされ、これが出力端子３９に取り出
される。

以上のようにしてカラー映像信号が再生され
る。

なお、デジタルVTRの間でダビングを行う場
合には、再生用VTRの回路３４Ａ，３４Ｂ，３
７，３８及び記録用VTRの回路１２，１３，１
６Ａ，１６Ｂがバイパスされる。

また、記録時及び再生時のトラツキングサーボ
については、アナログVTRと同様でよい。

ところで、上述したデジタルVTRのようにデ
ジタル信号の時間軸圧縮又は伸長をするに当たつ
ては、メモリーが用いられる。そして、圧縮のと
きは、低いクロツク周波数で書き込んだデータ
を、高いクロツク周波数で読み出し、伸長のとき
は、高いクロツク周波数で書き込んだデータを低
いクロツク周波数で読み出せばよい。

したがつて、メモリーからみると、書き込み側
と読み出し側で用いられるクロツク周波数が異な
つているので、書き込みと読み出しとは非同期で
ある。このため、読み出し側がメモリーアクセス
要求を出していないときでも書き込み側がメモリ
ーアクセス要求を出すときがあり、特に時間軸伸
長においては、書き込みが読み出しよりも進みす
ぎてしまい、メモリーへのデータの書き損じを起
こすおそれがある。

特に、上述したデジタルVTRのように、時間
軸圧縮伸長に伴つて、信号フオーマツトの変換を
する場合には、読み出し側で全く読み出しをしな
い、データ群とデータ群との間の隙間、例えば再
生時の時間軸伸長の場合には、同期信号とバース
ト信号が付加されるべき隙間においても、書き込
み側がメモリーアクセス要求を出している場合が
頻繁にあり、上記の不都合が生じやすい。

また、メモリーとしてはRAMが通常用いられ
るが、このRAMは一般にアクセスタイムが長
く、入力データをそのまま処理すると、メモリー
アクセスに不都合を生じる。すなわち、例えば入
力データの伝送レイトが速い場合には、前のデー
タの書き込みがなされていない間に、次のデータ
が到来してしまい、そのデータは書き損じてしま
うことになる。

上記の不都合を回避できるようにした装置とし
て、本願と同一出願人により出願され公開された
特開昭54−132135号公報には、１メモリーサイク
ルをRAMの１サイクルタイムに選定し、同一メ
モリーサイクル内に異なるメモリーブロツクに書
き込み要求があつたときには、次のメモリーサイ
クルで同時に書き込み実行を行うようにし、さら
に、同一メモリーブロツクに対して書き込み要求
及び読み出し要求が同時にあつた場合は、書き込
み動作を優先させ、読み出し動作の実行は次のメ
モリーサイクルにまわすようにしたメモリー制御
装置が記載されている。

このメモリー制御装置においては、RAMが１
メモリーサイクルに書き込みか読み出しのどちら
か一方を実行するように制御されているため、同
一メモリーサイクル内に異なるメモリーブロツク
への実行要求があつた場合や、同一メモリーブロ
ツクに対して異なる実行要求があつた場合など
に、上記のような特別の処理を必要とし、制御系
が複雑であつた。

この発明は上記の点にかんがみ、上記の不都合
を回避できるようにした装置であつて、特にメモ
リーの制御系の簡略化を計つたものを提供しよう
とするものである。

この発明においては、メモリバンクは２個以上
設けて、デジタルデータは複数サンプル分毎に並
列化処理し、さらに、書き込み及び読み出しに不
都合が生じないように、各メモリーバンクの前後
段にラツチ回路を設け、特に前段にはラツチ回路
を複数段直列接続して設け、この複数段のラツチ
回路の間のデータ転送の制御を、後段側のラツチ
回路がデータの受け取りが可能な状態のときにの
み、前段側のラツチ回路からデータを転送するよ
うにしたものである。

また、前述したように書き込み及び読み出しの
動作は非同期である。

しかしながらこの発明においては、メモリーサ
イクルは書き込みあるいは読み出しのどちらかの
クロツクを基本にして定める。以下の例では読み
出しのクロツクを基本にしてメモリーサイクルを
定めている。ここで、読み出し側のクロツクを基
本にして定めたのは、読み出し側は、通常、所定
の定まつた状態の信号を得るようにするものであ
るためである。

以下、図について、この発明装置の一例を上述
したデジタルVTRの時間軸伸長の場合を例にと
つて説明しよう。

第９図はこの発明装置の一例の系統図で、この
例は４サンプル毎に並列化して処理する場合の例
である。

第９図で、４１及び４２はそれぞれメモリーバ
ンクで、それぞれRAMとその周辺の制御回路か
らなる。

５１及び５２はそれぞれサンプル並列化回路
で、それぞれ４個のラツチ回路A₁₁，A₁₂，A₁₃，
A₁₄及びA₂₁，A₂₂，A₂₃，A₂₄からなつている。

６１及び６２はそれぞれバツフア回路で、これ
もそれぞれ４個のラツチ回路B₁₁，B₁₂，B₁₃，
B₁₄及びB₂₁，B₂₂，B₂₃，B₂₄からなつている。

さらに７１及び７２はそれぞれサンプル直列化
回路で、これもそれぞれ４個のラツチ回路C₁₁，
C₁₂，C₁₃，C₁₄及びC₂₁，C₂₂，C₂₃，C₂₄からなつ
ている。

８０はマルチプレクサで、２個の直列化回路７
１及び７２によりそれぞれ８ビツトのサンプル毎
に直列化されたデータが、これにより順次切り換
えられて、もとの順序で、かつ、時間軸伸長され
たデータがこれより得られるようにされる。

次に、この装置の書き込み及び読み出し動作に
ついて説明するに、この場合、メモリーアクセス
は読み出し側を基準にして行なうもので、したが
つて、この読み出し側については特に困難な問題
は生じない。

先ず、この読み出し側について説明しよう。

第１０図及び第１１図はこの読み出し側の制御
信号形成回路、第１２図はその説明のための波形
図である。

第１０図で９１及び９２はシフトレジスタで、
これらシフトレジスタ９１及び９２のクロツク端
子には読み出しクロツクパルスRCK（第１２図
Ｂ）が供給される。

ところで、前述したようにデジタルVTRにお
いては、時間軸圧縮又は伸長をするときに信号フ
オーマツトの変換も行なうもので、このため、こ
の再生時の時間軸伸長のときにも、所定のブロツ
ク単位でデータが読み出される。したがつて、こ
の読み出し側のブロツク単位を示すブロツク信号
BLKR（第１２図Ａ）が形成される。なお、この
信号BLKRは、上述のデジタルVTRにおいては、
第７図中の１ブロツクを示すような信号である。

そして、このBLKRの反転信号と、こ
れよりもクロツクパルスRCKの１周期分T_Rだけ
進んだ信号BLKRPとのアンドがとられて信号
BLKRの前縁の手前T_R分のパルス幅を有するパ
ルスAPRが得られる。そして、このパルスAPR
によりクロツクパルスRCKがゲートされて、そ
の出力パルスによりシフトレジスタ９１がブロツ
クの読み出し直前にクリアされる。また、このパ
ルスAPRによりパルスRCKの反転信号がゲ
ートされてシフトレジスタ９１のシリアル入力端
に供給される。また、このシフトレジスタ９１の
出力端Q_A，Q_B，Q_C，Q_Dのうちの出力端Q_Dに得ら
れるパルスRDKがこのシフトレジスタ９１のシ
リアル入力端に戻される。したがつて、このシフ
トレジスタ９１の出力Q_A，Q_B，Q_Dよりは、パル
ス幅がともにT_Rで、かつ、くり返し周期がとも
に4T_Rで、位相が順次T_RずつずれたパルスRAK
（第１２図Ｃ）、RBK（同図Ｄ）及びRDK（同図
Ｅ）が得られる。すなわち、ブロツク信号
BLKRの前縁から4T_Rの長さの期間毎にこれらの
パルスがくり返し得られる。

また、このシフトレジスタ９１よりのパルス
RDKと、クロツクパルスRCKの反転信号の
アンド出力がシフトレジスタ９２のシリアル入力
端に供給される。したがつて、このシフトレジス
タ９２よりは、ブロツク信号BLKRの前縁より
4T_Rの期間経過後から、パルス幅T_Rで、くり返し
周期が4T_Rで、互いに位相が順次ずれたパルス
PK₁，PK₂，PK₃，PK₄（第１２図Ｆ〜Ｉ）が得
られる。

また、シフトレジスタ９１よりのパルスRAK
及びRBKがオアゲートを通されて、信号RCC（第
１２図Ｊ）が形成され、また、シフトレジスタ９
２よりのパルスPK₁及びPK₂がオアゲートを通さ
れて、信号MCC（同図Ｋ）が得られる。

信号RCCは4T_Rを一周期とする信号であるが、
T_RはクロツクパルスRCKの一周期分であるから、
信号RCCの一周期にはクロツクパルスRCKが４
周期分存在することになる。

この例では、書き込み側で、４サンプルずつ並
列化してメモリーバンクに書き込んでいるから、
読み出し側でも４サンプル分ずつ処理してやる必
要がある。信号RCCの一周期は、この４サンプ
ル毎の読み出しアクセスの実行と、読み出したデ
ータのシリアル化を行う単位時間である。

信号MCCは、メモリーサイクルを定義する信
号である。すなわち、この信号MCCが「１」で
ある期間は書き込みサイクル、「０」である期間
は読み出しサイクルとされる。

第１３図に信号BLKR、信号RCC、信号MCC、
信号BLKRに対応する書き込み側のブロツク単
位を示すブロツク信号BLKW（信号BLKRと同
様、第７図中の１ブロツクを示すような信号）、
及び、信号RCCに対応する並列化と書き込み実
行のサイクルを示す信号WCCのそれぞれの関係
を示す。なお、信号BLKRと信号BLKWとの位
相関係はデータの伸長率または圧縮率によつて変
わるわけであるが、第１３図においては、信号
BLKRと信号BLKWが、変化したある時点の位
相状態にあることを表している。

メモリーサイクルは、読み出しを基準にして設
定するものであるので、この信号MCCは、信号
RCCとほぼ同期しているが、読み出しブロツク
信号BLKRの前縁近辺で、信号RCCとの再同期
をとる期間は少し乱れる。

ここで、読み出しブロツク信号BLKR（第１３
図Ａ）及びメモリーバンクに書き込まれる入力デ
ータの一郡のサンプルの期間を示す書き込みブロ
ツク信号BLKW（同図Ｄ）の幅をサンプル数−読
み出し時は読み出しクロツクパルスRCKの数、
書き込み時は書き込みクロツクパルスWCKの数
−で表わすとき、並列化サンプル数Ｎはこの幅の
約数であるように選ばれるのが望ましい。

したがつて、この例においては、信号BLKR
は4T_Rの整数倍の幅であり、読み出し実行及び直
列化のためのサイクルを示す信号RCCと、ブロ
ツク信号BLKRとは前縁及び後端ともに一致す
る。また、書き込みブロツク信号BLKWは書き
込みクロツクWCKの１周期をT_Wとすれば、4T_W
の整数倍の幅をもつており、並列化及び書き込み
実行のサイクルを示す信号WCC（第１３図Ｅ）と
は前縁及び後縁ともに一致する。

ところが、読み出しブロツク信号BLKRのつ
ぎ目の間の間隔は、必ずしも4T_Rの整数倍になつ
ているとは限らない。ところが、信号RCCは、
信号BLKRと同期している必要があり、このた
め、信号BLKRの前縁で信号RCCは再同期する
ようにされ、この部分で信号RCCに周期的な不
連続を生じる。

一方、信号MCCもこの信号RCCと同期をとる
ものであるが、信号MCCは、信号BLKRとは無
関係のため、この信号の前縁の部分では同期はと
れず、次の信号RCCの立ち上がりの位置で同期
をとるようにしているので、信号MCCは１サイ
クル分遅れて同期がとられる。ところが、それで
は、この同期をとるまでの区間で、信号MCCが
全く不連続になり、読み出し優先で、メモリーサ
イクルがなされなければならないのに、書き込み
途中の場合は、書き込みが終了してから読み出さ
なければならなくなつてしまう。

そこで、この場合、この信号BLKRの前縁か
ら１サイクル分は信号MCCは「０」の状態とな
し、読み出しサイクルとして書き込みは中止する
ようにしている。

そして、第１１図に示すように、シフトレジス
タ９１よりのパルスRAKがアドレスカウンタ９
３に供給される。このカウンタ９３のLSBはパ
ルスRAKの分周された信号であり、メモリバン
ク選択信号MUXR（第１２図Ｌ）として用いると
ともに、それより上位のビツトはメモリーバンク
４１のアドレス情報として用いられる。

また、カウンタ９３よりのアドレス情報はホー
ルデイングレジスタ９４に供給され、一方、この
レジスタ９４に、信号RCCの反転信号がクロツ
クとして供給され、その立ち上がりによりカウン
タ９３よりの情報をこのレジスタ９４にホールド
するようにする。したがつて、このレジスタ９４
よりは、信号RCCの１サイクル分の時間だけ遅
れた状態のカウンタ９３のアドレス情報が得ら
れ、これがメモリーバンク４２のアドレス情報と
される。

なお、メモリーバンク４１及び４２のRAMは
書き込みアクセス以外のところでは、すべて読み
出しアクセスを実行させているため、アドレスカ
ウンタ９３を有意義な時間帯だけ働かすように制
御しなければならない。このため、信号RCCの
反転信号がＤフリツプフロツプ９５のクロツク端
子に供給され、一方、ブロツク信号BLKRがＤ
フリツプフロツプ９５のＤ入力端子に供給され、
これより信号BLKRよりも信号RCCの半サイク
ル分遅れた信号PAREN（第１２図Ｏ）が得られ、
これがカウンタ９３のイネーブル端子に供給され
て、この信号PARENの「１」の期間、カウンタ
９３がカウント可能状態となるようになされてい
る。

また、基準信号から形成された各フイールドの
頭の位置で得られるパルスがＤフリツプフ
ロツプ９６のクリア端子に供給され、またこのＤ
フリツプフロツプ９６のクロツク端子にブロツク
信号BLKRが供給され、またＤ端子に直流電圧
Vccが供給されて、これより信号RDSTの前縁で
立ち上がり、BLKRの前縁で立ち上がる信号
RSTが得られ、この信号のローの期間中カ
ウンタ９３がクリアされるとともにシフトレジス
タ９２がクリアされる。

そして、アドレスカウンタ９３はRAKパルス
の立ち上がりで歩進され、メモリーバンク４１の
アドレスが第１２図Ｐに示すように“０”，“１”，
“２”…と変化する。したがつてレジスタ９４よ
りのメモリーバンク４２のアドレスは、同図Ｑに
示すように、メモリーバンク４１のアドレス変化
よりも信号RCCの１サイクル分遅れて変化をす
る。

また、第１０図に示すように信号MUXRの
「０」の状態の期間でシフトレジスタ９２よりの
パルスPK₁がゲートされてロードパルスPLD₁（第
１２図Ｍ）が得られ、また、信号MUXRの「１」
の状態の期間でパルスPK₁がゲートされてロード
パルスPLD₂（同図Ｎ）が得られる。

そして、カウンタ９３よりのアドレス信号によ
りアドレス指定されて、信号MCCの「０」であ
る読み出しサイクルでメモリーバンク４１より読
み出された各４サンプルずつのデータはロードパ
ルスPLD₁により直列化回路７１の４個のラツチ
回路C₁₁〜C₁₄にラツチされる。そして、信号
MUXRが「０」の状態である信号RCCの１サイ
クル期間で、パルスPK₁〜PK₄により順次これら
ラツチ回路C₁₁〜C₁₄が活状態にされ、その結果、
この直列回路７１よりは１サンプルずつ順次得ら
れて元のデータ系列とされ、これがマルチプレク
サ８０を通じて出力信号Doutとして取り出され
る。

また、レジスタ９４よりのアドレス信号により
アドレス指定されて、読み出したサイクルでメモ
リーバンク４２より読み出された各４サンプルず
つのデータは、ロードパルスPLD₂により直列回
路７２の４個のラツチ回路C₂₁〜C₂₄にラツチされ
る。そして、信号MUXRが「１」の状態である
信号RCCの１サイクル期間で、パルスPK₁〜PK₄
により順次ラツチ回路C₂₁〜C₂₄が活状態にされ
て、直列化回路７２より１サンプルずつの状態に
直列化されて元のデータ系列とされ、これがマル
チプレクサ８０を通じて出力信号Doutとして取
り出される。

こうして、マルチプレクサの出力信号Doutと
しては、第１２図Ｒに示すように、メモリーバン
ク４１及び４２より読み出されたデータが直列化
されるとともに、両バンクよりの信号が4T_Rの期
間毎に交互に得られるものである。

次にメモリーバンク４１及び４２への書き込み
について説明しよう。

第１４図、第１６図及び第１７図は書き込み側
の制御回路、第１５図及び第１８図はその説明の
ための波形図である。

第１４図で、１０１はシフトレジスタで、その
クロツク端子には書き込みクロツクパルスWCK
（第１５図Ｃ）が供給される。又、書き込み側の
ブロツク信号BLKW（同図Ｂ）の反転信号
BLKWと、信号BLKWよりもクロツクパルス
WCKの１周期分T_Wだけ進んだ信号BLKWPとの
ナンド出力がナンドゲート１０２を通じてシフト
レジスタ１０１のシリアル入力に供給される。ま
た、このシフトレジスタ１０１の出力端Q_A，Q_B，
Q_C，Q_Dのうちの出力端Q_Dに得られるパルスWKD
がナンドゲート１０２を通じて、このシフトレジ
スタ１０１のシリアル入力端に供給される。さら
に、信号BLKWと信号BLKWPとのオア出力が
シフトレジスタ１０１のクリア端子に供給されて
その立ち下がりによりこのシフトレジスタ１０１
がクリアされる。したがつて、このシフトレジス
タ１０１よりはパルス幅がともにT_Wで、かつ、
くり返し周期がともに4T_Wで、位相が互いに順次
T_WずつずれたパルスWKA，WKB，WKC，
WKD（第１５図Ｄ〜Ｇ）が得られる。すなわち、
ブロツク信号BLKWの前縁から4T_Wの長さの期
間毎に、これら４つのパルスがくり返し得られ
る。

また、信号BLKWと信号BLKWPとのオア出
力によりＤフリツプフロツプ１０３がクリアさ
れ、そのＤ端子にその反転出力が供給され、クロ
ツク端子にはシフトレジスタ１０１よりのパルス
WKAが供給される。したがつて、このＤフリツ
プフロツプ１０３よりはブロツク信号BLKWの
前縁から4T_Wの期間経過毎に状態を反転する出力
FQ（第１５図Ｈ）及びその反転出力FQが得られ
る。

そして、シフトレジスタ１０１よりのパルス
WKA，WKB，WKC，WKDのそれぞれにより
クロツクパルスWCKの反転パルスがゲート
され、その出力パルスがさらにＤフリツプフロツ
プ１０３の出力FQによりゲートされて、パルス
SK₁₁，SK₁₂，SK₁₃，SK₁₄（第１５図Ｉ〜Ｌ）が
得られ、また反転出力によりゲートされてパ
ルスSK₂₁，SK₂₂，SK₂₃，SK₂₄（同図Ｏ〜Ｓ）が
得られる。

また、信号BLKWによりパルスWKDがゲート
され、その出力パルスが、さらにＤフリツプフロ
ツプの出力FQにより、ゲートされてパルス
WCP₁（同図Ｎ）が形成され、Ｄフリツプフロツ
プ１０３の出力によりゲートされてパルス
WCP₂（同図Ｕ）が得られる。

そして、前述したパルスSK₁₁〜SK₁₄は、サン
プル並列化回路５１の各ラツチ回路A₁₁〜A₁₄に、
そのラツチパルスとして供給され、パルスSK₂₁
〜SK₂₄は、サンプル並列化回路５２の各ラツチ
回路A₂₁〜A₂₄に、そのラツチパルスとして供給
される。したがつて、デジタル入力信号Dinを４
サンプルずつの群にして第１５図Ａに示すように
ブロツクの先頭から順次、１群、２群、３群…と
すれば、奇数番目の群の４サンプルは、それぞれ
パルスSK₁₁〜SK₁₄により１サンプルずつラツチ
回路A₁₁〜A₁₄に順次ラツチされ（第１５図Ｍ参
照）、偶数番目の群の４サンプルは、それぞれパ
ルスSK₂₁〜SK₂₄により１サンプルずつラツチ回
路A₂₁〜A₂₄に順次ラツチされて（第１５図Ｔ参
照）、並列化される。

そして、この４サンプルずつのラツチが終了し
たことがパルスWCP₁及びWCP₂の後縁によつて
示される。したがつて、このパルスWCP₁及び
WCP₂に基づいて、バツフア回路６１及び６２に
４サンプルのデータを転送するものであるが、そ
の転送は、その前の４サンプルのデータが各メモ
リーバンク４１及び４２に書き込まれた後に行う
ようにするものである。データの書き損じを防ぐ
ためである。この転送からメモリーバンクへの書
き込み動作はメモリーバンク４１の系とメモリー
バンク４２の系とで同様であるので、メモリーバ
ンク４１の系についてのみ説明し、他は省略す
る。

すなわち、第１６図はメモリーバンク４１の系
の制御回路で、１０４及び１０６はＤフリツプフ
ロツプ、１０５はSRフリツプフロツプである。

Ｄフリツプフロツプ１０４の出力WXFR₁（第
１８図Ｅ）は、パルスWCP₁（同図Ｄ）により立
ち上がり、SRフリツプフロツプ１０５の出力
WREQ₁の立ち上がりで立ち下がる信号で、この
信号WXFR₁が「１」の状態である間は、並列化
回路５１からバツフア回路６１への転送が可能で
あることを示している。そして、この信号
WXFR₁がバツフア回路６１の各ラツチ回路B₁₁
〜B₁₄に供給されて、その立ち下がりの時点で、
並列化回路５１よりの並列化４サンプルがバツフ
ア回路６１の各ラツチ回路B₁₁〜B₁₄にラツチさ
れる（第１８図Ｇ参照）。これによつて、並列化
回路５１に貯えられた並列化４サンプルのデータ
は、バツフア回路６１のデータ受け取りが可能な
状態のときにのみ、バツフア回路６１に転送され
る。

SRフリツプフロツプ１０５の出力WREQ₁（同
図Ｆ）は、Ｄフリツプフロツプ１０６の出力と、
メモリーサイクルを示す信号MCC（同図Ｈ）との
アンド出力WE₁（同図Ｉ）が「０」の状態で、か
つ、信号WXFR₁が「１」の状態のときセツトさ
れ、アンド出力WE₁が「１」の状態に立ち上が
るとリセツトされる信号である。この信号
WREQ₁は、バツフア回路６１からメモリーバン
ク４１への書き込み要求信号で、これが「１」の
状態であれば、メモリーバンク４１では書き込み
の実行が可能であることを示すものである。なお
第１８図においては、各信号間の動的関係を分り
易くするために、信号WXFR₁（第１８図Ｅ）と
信号WREQ₁（第１８図Ｆのレベル遷移の傾斜を
誇張して表している。

そして、Ｄフリツプフロツプ１０６において
は、この信号WREQ₁がＤ端子に供給され、クロ
ツクとして信号MCCが供給されるので、信号
MCCの立ち上がり、すなわち、書き込みサイク
ルの始めの時点での信号WREQ₁の状態がその出
力として得られる。信号WREQ₁が「１」の状態
であれば、書き込みの実行が可能であるから、こ
のＤフリツプフロツプ１０６の出力が「１」であ
れば書き込みがなされるが、書き込みサイクル
は、信号MCCの「１」の期間だけであるので、
このＤフリツプフロツプ１０６の出力と信号
MCCのアンドがとられて、その出力として書き
込み実行信号WE₁（同図Ｉ）が得られるものであ
る。

なお、書き込みの実行は、この信号WE₁の立
ち上がり近傍においてなされる。

一方、メモリーバンク４１の書き込みアドレス
の制御については第１７図の制御回路によつてな
される。

すなわち、１０７はアドレスカウンタ、１０８
はホールデイングレジスタ、１０９はＤフリツプ
フロツプである。は、再生されたデジタ
ル映像信号の１フイールドの頭の時点を示す信号
で、Ｄフリツプフロツプ１０９はこれよりクリア
される。また、このＤフリツプフロツプ１０９に
は書き込み側のブロツク信号BLKWがクロツク
として供給され、Ｄ端子には直流電圧＋Vccが供
給されているので、出力としては１フイールドの
始めで「０」となり、最初のブロツク信号の立ち
上がりで「１」となる信号が得られ、これにより
カウンタ１０７がクリアされる。

カウンタ１０７には₁がクロツクとして供
給され、その立ち上がりで、カウンタ１０７が歩
進される。そして、このカウンタ１０７の出力が
メモリーバンク４１の書き込みアドレス情報とさ
れる。

メモリーバンク４２に対する書き込みまでの制
御系は、第１６図と同様の回路を用意し、パルス
WCP₁の代わりにWCP₂を加え、信号MCCの代わ
りに、それを1/2サイクル遅らせた信号を加えれ
ば、前述と全く同様にして制御できる。

このメモリーバンク４２の書き込みアドレス情
報としては、第１７図に示すように、カウンタ１
０７の出力を信号WE₁の立ち上がりによりレジ
スタ１０８に転送し、これより信号MCCの1/2サ
イクル分遅れた状態のカウンタ１０７の出力を
得、これを用いればよい。

以上のようにして、メモリーバンク４１及び４
２への書き込みを行つて、それを前述したように
して読み出せば、何等支障なく時間軸伸長ができ
るものであるが、デジタルVTRの場合、前述し
たように、読み出し側のブロツク信号BLKRの
前縁の近傍で書き込みアクセスが実行されない空
白期間が存在するため、この部分においても、書
き損じが生じないように考慮する必要がある。

すなわち、書き込み側と読み出し側は全く非同
期であり、書き込み側のブロツク信号BLKWと
読み出し側のブロツク信号BLKRとが第１８図
ＡとＪに示すような状態の場合を参照して考え
る。以下の説明では一般化するためサンプル数は
Ｎとする。したがつて、信号MCCの１サイクル
は、読み出し側のクロツクRCKでＮ個刻んだ幅
を有する。

第１８図の例では、入力データDin（第１８図
Ｂ）の群１が並列化回路５１にラツチされ終わつ
て、信号WXFR₁によりバツフア回路６１に転送
され、書き込み要求信号WREQ₁が「１」の状態
に立ち上がつたが、信号MCCが「１」である書
き込み相の書き込み実行時点である信号MCCの
立ち上がり時点にδだけ間に合わなかつたので、
次の書き込み相まで待たされることになつた。と
ころが、次に書き込み相となるべき期間は、ブロ
ツク信号BLKRの立ち上がり時点の近傍であつ
たため信号MCCは第１８図Ｈに示すように読み
出し相となつているとする。すると、バツフア回
路６１にラツチされているサンプルの書き込み待
機時間が長くなる。そして、この待機時間が並列
化回路５１のラツチ可能時間3NT_W以上になる
と、データの書き損じが生じるわけである。

すなわち、待機時間中に、並列化回路５１に群
３のデータがラツチされており、これが転送され
ないまま、群５のデータが並列化回路５１に到来
してしまうのである。

したがつて、これが生ないようにするには、群
１の並列化データが、群５のデータが並列化回路
５１に到来する前にメモリーバンク４１に書き終
えられていなければならない。

信号MCCが、信号BLKRの前縁近傍でなかつ
たならば「１」に立ち上がつたであろう時点をＰ
とすれば、バツフア回路５１にラツチされ、書き
込み要求が「１」に立ち上がつた時点から、この
Ｐ点までの期間は、読み出し側のクロツク周期で
表わせば（Ｎ−δ）T_Rである。一方、信号
BLKRと信号RCC（第１８図Ｋ）の再同期をとる
ための書き込みの遅れをαとし、これを読み出し
側のクロツク周期で表わせばαT_Rである。そし
て、実際の書き込みアクセスが終了するのは信号
MCCの書き込み相の立ち下がりであるから、書
き込みの時間は、Ｎ／２T_Rである。

以上のことから、上述した書き損じが生じない
ようにするためには次のような条件式を満足しな
ければならない。

3NT_W＞｛（Ｎ−δ）＋α＋Ｎ／２｝T_R …(1) ここで、δ及びαをクロツク周期を１単位とし
て考え、クロツク周期で割つて、割り切れない余
りがあるときは、その余りを１クロツク周期と考
えることにすれば、δの最小値は１であり、αの
最大値はＮ−１で、これが最悪の場合である。こ
れらの値を(1)式に代入すれば、 T_W＞5N−４／6NT_R …(2) となる。そして、例えば、前述の例のようにＮ＝
４とすれば、 T_W＞２／３T_R となり、3/2倍の時間軸伸長が可能であることが
わかる。

以上は各メモリーバンクの前段にラツチ回路が
２段すなわち並列化回路５１とバツフア回路６１
が設けられた場合であるが、ラツチ回路がＮ段設
けられた場合には、(1)式の条件式は次のようにな
る。

（2M−１）・Ｎ・T_W＞｛（Ｎ−δ）＋α＋Ｎ／２｝T_R …(3) となり、前述と同様に最悪の場合のδ及びαの値
を代入すれば、 T_W＞5N−４／２（2M−１）Ｎ・T_R …(4) となる。例えば、Ｍ＝３すなわちラツチ回路が３
段設けられ、Ｎ＝４とすると、 T_W＞２／５T_R となり、ほぼ２倍の時間軸伸長が可能であること
が判る。なお、このようにラツチ回路をＭ段設け
る場合には、各ラツチ回路間のデータ転送の制御
を、前述のような、後段のラツチ回路がデータの
受け取りが可能な状態のときにのみ、前段のラツ
チ回路からデータを転送するようなものとする。

それゆえに、T_W＞T_Rの場合は、全く書き込み
側で不都合は生ぜず、同一の回路で時間軸圧縮が
そのまま可能である。

以上のようにして、この発明によれば、メモリ
ーバンクを２個以上設け、これらメモリーバンク
に、Ｎサンプル毎に並列化された入力デジタルデ
ータを、複数段直列接続されたラツチ回路を介し
て書き込むようにすると共に、複数段のラツチ回
路の間のデータ転送の制御を、後段側のラツチ回
路がデータの受け取りが可能な状態のときにの
み、前段側のラツチ回路からデータを転送するよ
うにし、さらに、書き込みクロツクまたは読み出
しクロツクのどちらか一方を基準にしてメモリー
サイクルを定め、この１メモリーサイクルの内で
メモリーバンクの書き込み及び読み出しを各独立
して実行するようにしたので、時間軸圧縮または
伸長を行うメモリーバンクでのデータの書き損じ
を防ぐことができるばかりでなく、メモリーバン
ク前段のラツチ回路の段数を変えることにより、
データ圧縮・伸長の能力を任意、かつ、容易に拡
張することができる。

また、この発明によれば、メモリーサイクルを
書き込みクロツクまたは読み出しクロツクのどち
らか一方を基準にして定め、１メモリーサイクル
においては書き込み及び読み出しを各独立して実
行するようにしたので、従来の制御、例えば、１
メモリーサイクルでは書き込みが読み出しの一方
のみを実行し、同一メモリーサイクル内で異なる
メモリーブロツクへの書き込み要求があつた場合
には、次のメモリーサイクルで同時に書き込みを
実行し、また、同一メモリーブロツクに対して書
き込み要求及び読み出し要求が同時にあつた場合
には、書き込み動作を優先させ、読み出し動作の
実行は次のメモリーサイクルにまわすような制御
に比べ簡単な制御となり、メモリー制御装置全体
の構成を簡略化することができる。

このような本発明のメモリー制御装置は、上述
のデジタルVTRに用いて好適であり、信号フオ
ーマツト上要求される比率の時間軸圧縮及び伸長
を、データの書き損じを生じることなく、容易に
実現することができる。

なお、デジタルVTRの場合、回転ヘツドはイ
ンライン配列であるので、各ヘツドがテープに当
たり始めた時点より記録トラツクの先端までの時
間は各チヤンネルで異なるが、このメモリー制御
装置において、各チヤンネル間の遅延時間を見込
めば、その補償が簡単にできる。

なお、図の例は、メモリーバンクが２系統の場
合であるが、もちろん２系統以上であつてもよ
い。

また、この発明はデジタルVTRの時間軸圧縮
伸長に用いる場合の他、種々の場合に適用できる
ことは言うまでもない。

【図面の簡単な説明】

第１図はデジタルVTRの一例の記録系の系統
図、第２図はその再生系の一例の系統図、第３図
〜第８図はその説明のための図、第９図はこの発
明装置の一例の系統図、第１０図及び第１１図は
読み出し側の制御回路の一例の系統図、第１２図
はその説明のための波形図、第１３図は読み出し
側と書き込み側のアクセスの関係を説明するため
の図、第１４図、第１６図及び第１７図は書き込
み側の制御回路の一例の系統図、第１５図及び第
１８図はその説明のための波形図である。４１及び４２はメモリーバンク、５１，５２及
び１１１〜１１４はラツチ回路からなる並列化回
路、６１及び６２はラツチ回路からなるバツフア
回路、７１，７２及び１１７，１１８は直列化回
路である。

Claims

【特許請求の範囲】１少なくとも２つのメモリバンクと、これらメモリバンクのそれぞれの前段に設けら
れると共に、入力データを複数サンプル毎に並列
化して得た各サンプルデータをラツチする複数段
に直列接続されたラツチ回路と、上記メモリバンクのそれぞれの後段に設けられ
たラツチ回路とを有し、上記複数段に直列接続されたラツチ回路のうち
の前段側のラツチ回路がデータ受け取りを終了し
た場合、上記後段側のラツチ回路がデータの受け
取りが可能な状態のときにのみ、上記前段側のラ
ツチ回路から後段側のラツチ回路へデータを転送
し、上記メモリバンクのメモリーサイクルは、読み
出し又は書き込みクロツクのいずれか一方のクロ
ツクを基準に設定すると共に、１メモリーサイク
ルは読み出し相と書き込み相とに分け、上記メモ
リバンクから読み出されるデータのデータブロツ
クを示す信号の先頭部に対応する１メモリーサイ
クルにおいては上記読み出し相のみとし、上記書き込み相においては、上記複数段に直列
接続されたラツチ回路のうちの最終段のラツチ回
路に転送されたデータを上記書き込みクロツクに
基づくアドレス信号によつて上記メモリバンクに
書き込み、上記読み出し相においては、上記読み出しクロ
ツクに基づくアドレス信号によつて上記メモリバ
ンクからデータを読み出し、上記メモリバンクの後段のラツチ回路から上記
並列化サンプルデータを得るようにしたメモリー
制御装置。