JPH056395B2

JPH056395B2 -

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Publication number: JPH056395B2
Application number: JP54128338A
Authority: JP
Inventors: Yoshikazu Yamamoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-10-04
Filing date: 1979-10-04
Publication date: 1993-01-26
Also published as: SE8006920L; NL8005526A; AU6268580A; ATA495980A; CH654133A5; GB2064258A; AU540959B2; AT383923B; FR2466925A1; CA1165867A; DE3036899C2; MX148064A; BR8006396A; GB2064258B; SU1003774A3; US4392162A; SE450864B; DE3036899A1; JPS5651174A; FR2466925B1

Description

【発明の詳細な説明】この発明は、カラー映像信号をデジタル信号の
状態で記録再生するようにしたデジタル映像信号
の再生装置に関する。

カラー映像信号をデジタル記録する場合、カラ
ー映像信号から変換したデジタル信号をそのまま
記録したのでは、記録信号のビツトレイトが高く
なつてしまうので、テープの消費量が多くなつて
しまう。

そこで、通常のデジタルVTRにおいては、デ
ジタル信号を複数のチヤンネルに分配し、これを
複数の回転磁気ヘツドによりマルチトラツクとし
て記録している。

第１図はそのようなデジタルVTRの記録系の
一例を示すもので、この例においては、NTSCカ
ラー映像信号がデジタル信号に変換されると共
に、１サンプルごとにＡチヤンネルとＢチヤンネ
ルとに交互に分配され、この２チヤンネルのデジ
タル信号が１つのヘツドマウントに配された２つ
の回転磁気ヘツドに供給されて１フイールドにつ
き２本の磁気トラツクとして記録される。

すなわち、カラー映像信号が、入力端子１１を
通じて入力プロセツサ１２に供給されて同期パル
ス及びバースト信号が分離ないし除去され、この
同期パルス及びバースト信号がマスタークロツク
形成回路２１に供給されてバースト信号に同期
し、かつ、その周波数f_cの例えば３倍の周波数の
クロツクパルスが形成され、このクロツクパルス
及び同期パルスが制御信号形成回路２２に供給さ
れてライン、フイールド、フレーム及びトラツク
に関する識別信号、サンプリングパルス、各種の
タイミング信号が形成され、これら信号は所定の
回路にそれぞれ供給される。

また、プロセツサ１２において同期パルス及び
バースト信号の除去されたカラー映像信号がＡ／
Ｄコンバータ１３は供給される。この場合、サン
プリング周波数は3_cであり、 f_c＝455／２f_h（_h：水平周波数）であるから、１水平期間のサンプル数は682.5サ
ンプルとなるが、サンプル数に0.5の端数のつく
こと、水平ブランキング期間はサンプリングする
必要がないこと、デジタル信号は２チヤンネルに
分配することなどを考慮して各水平期間の有効ビ
デオ領域のサンプル数は576サンプルとされ、第
６図に示すように割りあてられる。ただし、HD
は水平同期パルス、BSはバースト信号である
（これらは除去されているが、便宜上、示す）。ま
た、水平同期パルスHDと色副搬送波の位相とが
一致しているラインを奇数ライン、逆転している
ラインを偶数ラインとする。

さらに、１フイールドのライン数は262.5ライ
ンであるが、そのうちの10.5ラインは、垂直同期
パルス及び等化パルスが占めている。そして、垂
直帰線区間には、VIR，VITなどのテスト信号が
挿入され、これらも有効データと考えられる。そ
こで、１フイールド期間の有効ビデオライン数は
252ラインとし、奇数フイールドでは第12ライン
〜第263ライン、偶数フイールドでは第274ライン
〜第525ラインを有効ビデオラインとみなす。

こうして、コンバータ１３においては、以上の
点に基づいてカラー映像信号がサンプリングされ
ると共に、Ａ／Ｄ変換され、例えば１サンプルに
つき８ビツトの並列デジタル信号（PCM信号）
に変換される。

そして、このデジタル信号がインターフエイス
１４に供給されて１サンプル分ごとにＡチヤンネ
ルとＢチヤンネルとに交互に分配される。すなわ
ち、１ライン576サンプルのうち、奇数番目のサ
ンプルのデジタル信号がＡチヤンネルの時間軸圧
縮回路１５Ａに供給され、偶数番目のサンプルの
デジタル信号がＢチヤンネルの時間軸圧縮回路１
５Ｂに供給され、後述するように時間軸が41／44
に圧縮され、この圧縮された２チヤンネルのデジ
タル信号が、誤り訂正エンコーダ１６Ａ，１６Ｂ
及び記録プロセツサ１７Ａ，１７Ｂに順次供給さ
れて第７図及び第８図に示すフオーマツトの信号
に変換される。

ここで、第７図は１フイールドの信号のうちＡ
またはＢチヤンネルの信号を示し、これは13×22
個のブロツクからなると共に、その各ブロツクが
３個のサブブロツクSBからなり、１ブロツクが
１ライン分のカラー映像信号のデーターを有す
る。従つて、１サブブロツクSBは1/3ライン分の
データーを有するが、このサブブロツクSBは、
第８図に示すように、24ビツトのブロツク同期信
号SYNCと、16ビツトの識別信号ID及びアドレ
ス信号ADと、768ビツト（96サンプル）のデー
ターと、32ビツトのCRCコードとを順次有する。

ここで、同期信号SYNCは、再生時、信号ID、
AD、データー、CRCコードを抽出するときの同
期用などに使用される。また、識別信号IDはこ
のチヤンネル（トラツク）がＡ，Ｂのいずれであ
るか、ライン、フイールド及びフレームが奇数、
偶数のいずれであるかを示し、アドレス信号AD
はそのサブブロツクSBのアドレス（サブブロツ
ク番号）を示す。さらに、データーは本来のデジ
タル化されたカラー映像信号であり、CRCコー
ドは再生時におけるデーターの誤り検出用であ
る。

そして、上述のように、１フイールド期間の有
効ライン数は252ラインなので、１フイールド分
のブロツク数は252個となるが、この252個のブロ
ツクが第７図に示すように12×21のマトリツクス
状に配列されると共に、13列目に水平方向（行方
向）のパリテイーデーターが付加され、22行目に
垂直方向（列方向）のパリテイーデーターが付加
され、全体として13×22のブロツクとされる。

この場合、サブブロツクSBを、順にSB₁〜
BS₈₅₈とすれば、第１行について SB₁SB₄SB₇……SB₃₄＝SB₃₇ SB₂SB₅SB₈……SB₃₅＝SB₃₈ SB₃SB₆SB₉……SB₃₆＝SB₃₉ のように水平方向に関してサブブロツク単位で
〔mod.2〕の加算が行なわれて第１行の水平パリ
テイーデーターSB₃₇，SB₃₈，SB₃₉が形成される。
そして、続く第２行〜第21行についても同様にし
て水平パリテイーデーターが形成される。

また、第１列について、 SB₁SB₄₀SB₇₉……SB₇₈₁＝SB₈₂₀ のようにして第１列の垂直パリテイーデーター
SB₈₂₀が形成され、第２列〜第13列についても同
様にして垂直パリテイーデーターが形成される。

なお、これら水平及び垂直パリテイーデータ
ー、CRCコードは、再生時、データーの誤り訂
正能力を向上させるために使用されるものであ
り、パリテイーデーターはやはり840ビツトであ
る。

そして、このパリテイーデーター及びCRCコ
ードを形成してデーターに付加する信号処理は、
エンコーダ１６Ａ，１６Ｂにおいて行われる。ま
た、同期信号SYNC、識別信号ID、アドレス信
号ADを形成してデーターに付加する信号処理
は、プロセツサ１７Ａ，１７Ｂにおいて行われ
る。

そして、プロセツサ１７Ａ，１７Ｂにおいて
は、１サンプルのビツト数を８ビツトから10ビツ
トに変換するブロツクエンコーデイングも行われ
る。このブロツクエンコーデイングは、10ビツト
（2¹⁰通り）のコードのうち、DSV（直流レベル）
が０または０に近い2⁸個のコードを選び、これに
もとの８ビツトのコードを１対１に対応させて10
ビツトのコードに変換し、従つて、記録信号の
DSVがなるべく０になるように、すなわち、
“０”と“１”とがほぼ均一に現れるように変換
するものである。なお、このブロツクエンコーデ
イングは、一般の磁気ヘツドでは、再生時、直流
分を再生できないので、行われる。

さらに、プロセツサ１７Ａ，１７Ｂにおいて、
ブロツクエンコーデイングされた10ビツト単位の
デジタル信号が、サブブロツクSB₁から順に並列
信号から直列信号に変換される。また、この１フ
イールド分のデジタル信号の前後に、プリアンブ
ル信号及びポストアンプル信号が付加される。な
お、直列変換後の信号のビツトレイトは、 3_c×８×１／２×44／41×10／８＝57.62〔Mb／ｓ
〕である。

そして、この直列デジタル信号が、記録アンプ
１８Ａ，１８Ｂを通じて回転磁気ヘツド１Ａ，１
Ｂに供給される。このヘツド１Ａ，１Ｂは、例え
ば第３図及び第４図に示すように、１つのヘツド
マウントに近接して設けられると共に、ヘツド１
Ａ，１Ｂはカラー映像信号に同期してフイールド
周波数で回転させられる。そして、このヘツド１
Ａ，１Ｂの回転周面に対して磁気テープ２がほぼ
360゜の角範囲にわたつてΩ字状に斜めに巡らされ
ると共に、一定の速度で走行させられる。

従つて、第５図に示すように、Ａチヤンネルの
デジタル信号がヘツド１Ａによつて１フイールド
につき斜めの１本のトラツク３Ａとして記録され
ると同時に、Ｂチヤンネルのデジタル信号がヘツ
ド１Ｂによつて１フイールドにつき斜めの１本の
トラツク３Ｂとしてトラツク３Ａに平行に近接し
て記録される。なお、この例では、ヘツド１Ａ，
１Ｂのトラツク幅及び間隔が選定されてトラツク
３Ａ，３Ｂの１組がSMPTE“Ｃ”フオーマツト
の映像トラツクの１本に対応するようにされる。
また、４はコントロールトラツクである。

ところで、この場合、各チヤンネルについてみ
れば、記録は１ヘツド方式となるので、ヘツド１
Ａ，１Ｂの記録には欠如期間を生じ、SMPTE
“Ｃ”フオーマツトでは、トラツク３Ａ，３Ｂに
記録できる時間は、250水平期間程度となり、余
裕を見ると、246水平期間となる。

一方、第７図及び第８図にも示すように、１サ
ブブロツクのサンプル数（ビツト数）は、105サ
ンプル（840ビツト）であり、１フイールド期間
のサブブロツク数は858個である。従つて、１フ
イールド期間におけるサンプル数は、 105×858＝90090〔サンプル〕となり、これは第６図から 900090／682.5／２＝264 264水平期間に対応する。従つて、246水平期間
に264水平期間分のデーターを記録することにな
る。

そこで、時間軸圧縮回路１５Ａ，１５Ｂにおい
て信号の時間軸が圧縮されるものであり、すなわ
ち、 246／264＝41／44 に時間軸が圧縮される。

また、上述のように後段の回路１６Ａ〜１７Ｂ
において、各種の信号が付加されるので、これら
付加信号のための間〓も時間軸圧縮回路１５Ａ，
１５Ｂにおいて形成される。

以上のようにしてカラー映像信号がデジタル記
録される。

そして、第２図は再生系の一例を示す。すなわ
ち、ヘツド１Ａ，１Ｂによりトラツク３Ａ，３Ｂ
から各チヤンネルのデジタル信号が同時に再生さ
れ、このデジタル信号が再生アンプ３１Ａ，３１
Ｂを通じて再生プロセツサ３２Ａ，３２Ｂに供給
されて直列信号から並列信号に変換されると共
に、10ビツトコードからもとの８ビツトのコード
の信号にブロツクデコーデイングされる。また、
PLLにより再生されたデジタル信号からクロツ
クが形成される。

そして、この並列８ビツトのデジタル信号が
TBC（タイムベースコレクタ）３３Ａ，３３Ｂに
供給されて時間軸変動が除去される。この場合、
TBC３３Ａ，３３Ｂはメモリを有し、ブロツク
同期信号SYNCが以下に続く信号の頭出しに使用
されると共に、プロセツサ３２Ａ，３２Ｂからの
クロツクによりメモリに対する書き込みが行わ
れ、局内シンクにより形成されたクロツクにより
メモリからの読み出しが行われて時間軸変動が除
去される。

そして、このTBC３３Ａ，３３Ｂからの信号
が誤り訂正デコーダ３４Ａ，３４Ｂに供給され
る。このデコーダ３４Ａ，３４Ｂは、フイールド
メモリを有し、サブブロツクSBごとにアドレス
信号ADにしたがつてデーターをフイールドメモ
リに書き込むと共に、このとき、サブブロツク
SBごとにCRCコード、水平及び垂直パリテイー
データーによりデーターの誤りを訂正するもので
ある。なお、誤りが多く、CRCコード及びパリ
テイーデーターで訂正できないときには、フイー
ルドメモリに対するそのサブブロツクSBのデー
ターの書き込みは行われず、従つて、１フイール
ド前のデーターが読み出される。

そして、この誤り訂正の行われたデーターが時
間軸伸長回路３５Ａ，３５Ｂに供給されてもとの
時間軸のデーターとされ、この出力がインターフ
エイス３６に供給されてもとの１チヤンネルのデ
ジタル信号に合成され、さらに、このデジタル信
号がＤ／Ａコンバータ３７に供給されてアナログ
のカラー映像信号に変換される。そして、このカ
ラー映像信号が出力プロセツサ３８に供給されて
同期パルス及びバースト信号が付加されてもとの
カラー映像信号とされ、これが出力端子３９に取
り出される。

以上のようにしてカラー映像信号が再生され
る。

なお、デジタルVTRの間でダビングを行う場
合には、再生用VTRの回路３４Ａ，３４Ｂ，３
７，３８及び記録用VTRの回路１２，１３，１
６Ａ，１６Ｂがバイパスされる。また、記録時及
び再生時のトラツキングサーボについては、アナ
ログVTRと同様でよい。

このようなデジタルVTRによれば、テープ消
費量を従来のアナログVTRと同等もしくはそれ
以下とすることができる。しかも、デジタル処理
なので、ダビングを繰り返しても、画質の劣化が
ほとんどない。

ところで、ヘリカルスキヤン型のアナログ
VTRにおいては、テープの頭出しや内容のチエ
ツクに便利なように、テープを記録時よりも高速
で走行させながら再生を行う高速サーチができる
ようにされている。

ところが、上述したデジタルVTRにおいては、
単にテープ２を高速で走行させながら再生を行つ
たのでは、ヘツド１Ａ，１Ｂがトラツク３Ａ，３
Ｂを斜めに横切ると共に、このとき、Ａチヤンネ
ルのヘツド１ＡがＢチヤンネルのトラツク３Ｂを
再生したり、Ｂチヤンネルのヘツド１ＢがＡチヤ
ンネルのトラツク３Ａを再生したりしてしまうの
で、高速サーチはできない。

この発明は、このような問題を解決し、ヘリカ
ルスキヤン・マルチトラツク式のデジタルVTR
においても、高速サーチができるようにしようと
するものである。

以下その一例について説明しよう。なお、上述
においては、映像信号（デジタル信号）を１サン
プルごとに２つのチヤンネルＡ，Ｂに交互に分配
し、これを２本のトラツク３Ａ，３Ｂとして記録
した場合であるが、以下の例においては、映像信
号を１サンプルごとに３つのチヤンネルＡ，Ｂ，
Ｃに順次分配し、これを３本のトラツク３Ａ，３
Ｂ，３Ｃとして記録した場合である。

また、以下の説明では、チヤンネルＡ〜Ｃに対
応して、回路及び信号の参照符号にサフイツクス
Ａ〜Ｃまたはａ〜ｃにつけるが、各チヤンネルは
同一構成なので、特に必要とする場合を除き、こ
のサフイツクスＡ〜Ｃまたはａ〜ｃは省略し、Ａ
チヤンネルにより代表して説明する。

まず、テープ２を記録時よりも高速で走行させ
た場合を考えると、ヘツド１Ａ〜１Ｃの走査軌跡
は、トラツク３Ａ〜３Ｃに対して斜めに交差する
ので、Ａチヤンネルのヘツド１ＡからはＡチヤン
ネルの信号だけでなく、Ｂ，Ｃチヤンネルの信号
も間欠的に再生され、同様にＢ，Ｃチヤンネルの
ヘツド１Ｂ，１ＣからはＢ，Ｃチヤンネルの信号
だけでなく、Ｃ，Ａチヤンネル、Ａ，Ｂチヤンネ
ルの信号も間欠的に再生される。

また、この場合、例えばＡチヤンネルのヘツド
１ＡがＡチヤンネルの信号を再生しているとき
に、Ｂチヤンネルのヘツド１ＢもＡチヤンネルの
信号を再生することもあり、この場合には、両方
の再生信号が有効である。

そこで、この発明においては、高速サーチ時に
は、テープ２を記録時よりも高速で走行させると
共に、ヘツド１Ａ〜１Ｃの再生信号を識別信号
ID中のトラツク識別信号によつて正しいチヤン
ネルにそれぞれ振り分け、この振り分けられた信
号をアドレス信号ADにしたがつてデコーダ３４
Ａ〜３４Ｃのフイールドメモリに供給し、その出
力を合成して１つのデジタル信号にする。

また、この例においては、例えば、Ａ，Ｂチヤ
ンネルのヘツド１Ａ，１Ｂから同時にＡチヤンネ
ルの信号が再生されているような場合には、一方
の再生信号をバツフアメモリに一時待機させ、次
の機会に使用する。

第９図において、TBC３３Ａ〜３３Ｃの出力
信号が、マルチプレクサMUXa〜MUXcに供給
されると共に、１サブブロツク分の容量を有する
バツフアメモリBFMYa〜BFMYcに供給され、
このメモリBFMYa〜BFMYcの出力がマルチプ
レクサ〔MUXb，MUXc〕，〔MUXc，MUXa〕，
〔MUXa，MUXb〕にそれぞれ供給される。そし
て、マルチプレクサMUXa〜MUXcの出力が誤
り訂正デコーダ３４Ａ〜３４Ｃに供給される。

この場合、メモリBFMYaへの書き込みは、
TBC３３Ａの出力が、Ｂ，Ｃチヤンネルの信号
のときのみ行われ、同様に、メモリBFMYb，
BFMYcへの書き込みは、TBC３３Ｂ，３３Ｃ
の出力がＣ，Ａチヤンネル、Ａ，Ｂチヤンネルの
信号のときのみ行われる。

また、マルチプレクサMUXa〜MUXcにおけ
る信号の選択は、第１０図に示すように行われ
る。

ただし、信号NDTa，ORDYba，ORDYcaは、
次のように定義される。

NDTa＝“１”：TBC３３Ａの出力が最新のＡチ
ヤンネルの信号であることを
示す。

NDTa＝“０”：TBC３３Ａの出力がＡチヤンネ
ルの信号であるが「古い信
号」である、または、他チヤ
ンネルの最新の信号であるこ
とを示す。

ORDYba＝“１”：メモリBFMYbに最新のＡチ
ヤンネルの信号が入つている
ことを示す ORDYba＝“０”：メモリBFMYbに一度読み出
されたことのあるＡチヤンネ
ルの信号が入つていることを
示す ORDYca＝“１”： ORDYca＝“０”：メモリBFMYcについてメモリBFMYbと同様のことを示す（「古い信号」とは、TBCにおいて、時間軸補
正を行つたとき、読み出しが書き込みを追い越す
ことにより同一の信号が再び出力されたときの信
号である）この場合、の状態では、マルチプレクサ
MUXaは、TBC３３Ａの出力を選択しているが、
これは単に制御の論理を簡単にするためであり、
他の出力でもよく、，の状態についても同様
である。なお、これら信号NDTa，ORDYba，
ORDYcaの形成方法については後述する。

そして、マルチプレクサMUXa〜MUXcの出
力信号がデコーダ３４Ａ〜３４Ｃに供給され、ア
ドレス信号ADにしたがつてフイールドメモリに
書き込まれる。ただし、この場合、デコーダ３４
Ａ〜３４Ｃにおける誤り訂正は行われない。ま
た、書き込みの行われなかつたアドレスについて
は、その前に書込まれた信号は再度読み出され
る。

従つて、このような構成によれば、高速サーチ
時、ヘツド１Ａ〜１Ｃがトラツク３Ａ〜３Ｃが交
差して走査することにより他チヤンネルの信号が
再生されても、マルチプレクサMUXa〜MUXc
により正しいチヤンネルに振り分けられるので、
記録内容を高速でモニタできる。

しかも、この場合、メモリBFMYa〜BFMYc
を用意して他チヤンネルで再生された信号でも有
効な信号は利用しているので、適切な画面を再生
できる。

次に、信号NDT，ORDYの形成回路について
説明しよう。なお、メモリBFMYは、次のよう
に制御するものとする。

１メモリに対する書き込み及び読み出しは、ク
ロツクCKBRの１サイクル内に時分割的にで
きるものとする。

２メモリの内容を一度使用したら再使用しな
い。

３ TBC３３から有効な信号が得られたときに
は、メモリにはまだ使用されていない信号があ
つても、メモリ内容を書き換える。

また、補足として、４第１０図でのときには、有効な信号がない
ので、次段のデコーダ３４のフイールドメモリ
の書き込みを禁止する。

５マルチプレクサMUXは、２入力のマルチプ
レクサを２個組み合わせて３入力を実現する。

第１１図は、上述の第９図の回路を制御信号系
と共に具体的に示すもので、PACNTはアドレス
カウンタ、LCHはラツチ、MUXはマルチプレク
サである。また、回路CS，CT，CU，CVは、第
１２図〜第１５図に示すようにＤフリツプフロツ
プ回路FF、論理回路、遅延回路DLなどにより構
成されている。また、第１６図はその波形図であ
る。

すなわち、回路CSにおいては、基本となる制
御信号が形成される。ただし、入力パルスRCK
は、クロツクCKBRと同一の時分割用の信号で
ある。そして、出力パルスBLKRは、１サブブ
ロツクSBを示す信号で、これは例えばインター
フエイス３６において形成される。また、パルス
SWPはメモリBFMYに対するアクセスの終了を
示す信号、パルスIDSは、識別信号ID中のチヤン
ネル（トラツク）識別信号を抽出するための信号
で、これは、その識別信号に対応した時間位置に
位置するものであり、従つて、その位置によつて
パルスIDSの形成回路は異なるが、この例では、
図のとおりとする。

また、回路CTは、チヤンネル識別信号を抽出
して制御信号にデコードするものである。そし
て、この例においては、３チヤンネルであるか
ら、チヤンネル識別信号は２ビツトであるが、こ
れがLSB，2SBであるとすれば、TBC３３の並
列出力ラインのうち、LSB，2SBのラインにこの
回路CTが接続されてパルスIDSにより抽出され、
信号CHa〜CHcにデコードされる。

さらに、前記CUは、上述の信号NDT，
ORDYを形成するためのものである。この場合、
入力信号DVLDは、後述するように、TBC３３
において形成され、TBC３３から最新の信号が
取り出されているとき“１”になつている。そし
て、DVLD＝“１”でCHa＝“０”のとき、メモ
リBFMYaへの書き込み指令信号WRPaが形成さ
れ、書き込みが終了すると、ORDYabまたは
ORDYac＝“１”になる。

また、CHa＝“１”のときには、NDTa＝“１”
になり、メモリBFMYaへの書き込みは行われな
い。

そして、回路CVは、信号NDT，ORDYにつ
いて第１０図の論理を行う。なお、信号NORM
は、システムコントロール回路（図示せず）にお
いて形成され、通常再生時には“１”である。ま
た、信号WCTLは第１０図のの場合、次段の
デコーダ３４のフイールドメモリの書き込みを禁
止する信号であり、WCTL＝“０”のとき禁止モ
ードである。

そして、各チヤンネルにおける信号SLの論理
式は次のとおりである。

SLaa＝・ORDYab SLab＝・ORDYab・ SLba＝・ORDYbc SLbb＝・ORDYbc・ SLca＝・ORDYca SLcb＝・ORDYca・そして、以上の信号に基づいて第１１図の回路
は、第９図に説明したように制御される。

ここで、第１１図に示す回路の動作を第１６図
のタイミングチヤートを参照して説明する。

先ず、第１１図に示す回路CSに第１６図に示
すクロツクCKBRと同一の入力パルスPCK及び
出力パルスBLKRが夫々供給されると、第１２
図に示すように第１段目のフリツプフロツプ回路
のクロツク入力端子に供給される入力パルス
RCKによつてラツチされ、このフリツプフロツ
プ回路の非反転出力端子Ｑから第１６図に示す
BLKRDが出力される。

そしてこのフリツプフロツプ回路の反転出力端
子から出力された出力パルスBLKRDと逆相の
信号が第１２図に示すアンド回路の一方の入力端
子に供給され、このとき、他方の入力端子に供給
される出力BLKRと論理積がとられて、第１６
図に示す出力IDWDとなる（第１６図に示す出力
パルスBLKRDの逆相と論理積をとつているため
である）。この出力IDWDは入力パルスRCKをイ
ンバータで反転した信号とアンド回路で論理積が
とられ、出力IDSとなる。

一方、第１２図に示すフリツプフロツプ回路の
非反転出力端子Ｑからの出力は更に第２段目のフ
リツプフロツプ回路のデータ入力端子Ｄに入力さ
れ、このフリツプフロツプ回路において入力パル
スRCKにラツチされて出力パルスBLKRから２
クロツク分遅れた出力EBLSとなり、この出力
EBLKSが第９図に示したデコーダ３４及びこの
第１２図に示すアンド回路に夫々供給される。

そしてこのとき、第１段目のフリツプフロツプ
回路の反転出力端子からの出力（出力BLKRD
の逆相の信号）もこのアンド回路に供給され、こ
れら２つの信号の論理積がとられて出力SWPと
なる。

また、第１２図において第２段目のフリツプフ
ロツプ回路の下段のフリツプフロツプ回路のデー
タ入力端子Ｄに第１段目のフリツプフロツプ回路
の出力BLKRDが供給され、これがこのフリツプ
フロツプ回路でラツチされて非反転出力端子Ｑか
ら出力PAENとして出力される。

この出力PAENは第１１図に示すカウンタ
PACNTのカウントイネーブル端子ENに供給さ
れ、この出力PAENがアクテイブとなつたとき
（“０”または“１”の何れでも良い）に、第１６
図に示す如くカウント動作を開始する。ここで、
この出力PAENは第１２図から明らかなように
出力EBLKSと同様の信号である。

そして第１６図に示す識別用のID、アドレス
AD及びデータやCRCで構成されるデータDinが
第１１図に示すBFMY（BFMYa，BFMYb，
BFMYc）にカウンタPACNTが発生するカウン
ト値CPACNTによつて書き込まれ、また、書き
込まれたデータがカウンタPACNTの出力にする
カウント値CPACNTによつて第１６図に示すよ
うにデータDoutとして読み出される。

読み出されたときには、第１６図に示すよう
に、信号ORDY（ORDYab，ORDYac）は一度読
み出されたことになるので“０”となる。

即ち、重複するが、第１１図において、信号
DVLDが“１”でCHa，CHbやCHcが“０”の
とき、メモリBFMYa，BFMYbやBFMYcへの
書き込み指令信号WRPa，WRPbやWRPcが形成
され、書き込みが終了すると、ORDYabや
ORDYacが“１”となり、CHa，CHbやCHcが
“１”のときには、NDTa，NDTbやNDTcが
“１”になり、メモリBFMYa，BFMYbや
BFMYcへの書き込みは行われない。

第１７図において、TBC３３は例えば４個の
バツフアメモリBANK１〜BANK４と、書き込
み用アドレスカウンタPAW及び読み出し用アド
レスカウンタPARとを有する。このメモリ
BANKi（ｉ＝１〜４）は、一般にデジタル信号
の複数ブロツク分の容量Amaxを有するもので、
カウンタPAW，PARはBANKiの容量Amaxを
フルカウント値とする。また、４０は第１１図で
説明した回路である。

そして、書き込み側においては、再生されたデ
ジタル信号のうち、ブロツク同期信号SYNCを除
いた信号が、このデジタル信号に同期したクロツ
クによりメモリBANK１に順次書き込まれると
共に、このとき、書き込まれている信号のビツト
数がカウンタPAWでカウントされ、メモリ
BANK１の書き込みが一杯になると、書き込み
メモリBANK２に切り換えられる。そして、メ
モリBANK２の書き込みが一杯になれば、書き
込みはメモリBANK３に切り換えられ、以後、
同様にして、メモリBANK１〜BANK４に対し
て順次繰り返し信号が書き込まれていく。

そして、読み出し側も基本的には書き込み側と
同じであり、メモリBANK１〜BANK４の内容
が局内シンクにより形成された安定なクロツクに
より順次読み出されていく。ただし、この場合、
書き込みと読み出しの間には、メモリBANKiの
２個分のオフセツトが与えられ、例えばメモリ
BANK３に書き込まれているとき、メモリ
BANK１が読み出される。

また、正常な再生時には、平均の書き込みを速
度と読み出し速度とは等しいので、１つのメモリ
に対して書き込みと読み出しとが同時になること
はないが、高速サーチ時には、書き込みに対して
読み出しが追いついたり、追い越したりしてしま
うことがある。そこで、メモリBANKjの読み出
しが終了した時点で次のメモリBANK（ｊ＋１）
がまだ書き込み中のときには、再びメモリ
BANKjから読み出しを行う。なお、このメモリ
BANKjから初めて読み出されているときの信号
が最新の信号でNDT＝“１”であり、再び読み出
されているときの信号が「古い信号」でNDT＝
“０”である。

まず、第１８図の回路において、サブブロツク
SB中の信号ID，AD，データー，CRCの存在
（位置）を示すフラグPAWENが形成される。す
てわち、再生プロセツサ３２において、信号ID，
ADの先頭のビツトSPが検出されると、フリツプ
フロツプ回路FFWがセツトされてPAWEN＝
“１”になると共に、ダウンカウンタBLKCNT
のイネーブル入力ENが“１”にされてカウンタ
はプロセツサ３２からのクロツクRCKW（これ
は、再生デジタル信号がPLLに供給されて形成
される）をダウンカウントする。

そして、８ビツト並列処理なので、１サブブロ
ツクのビツト数の1/8からブロツク同期信号
SYNCのビツト数の1/8を減じた数Ｎだけカウン
トすると、キヤリー出力CRが出力されて
PAWEN＝“０”となると共に、カウンタに定数
Ｎがロードされ、次のサブブロツクを待機する。

従つて、信号PAWENは、信号ID，AD，デー
ター，CRCが得られている期間は“１”であり、
これらの存在を示す。

そして、第１９図の回路において、メモリ
BANKiの制御信号及び信号DVLDが形成される
（第２０図にその波形を示す）。すなわち、書き込
み側においては、例えば回転ヘツド１Ａ〜１Ｃの
回転位相を示すパルス（これはトラツキングサー
ボに使用されている）から各フイールドの冒頭に
位置するパルスTSTWが形成され、このパルス
TSTWによりカウンタPAWがクリアされ、続い
てPAWEN＝“１”となつてカウンタPAWにお
いてクロツクRCKWがアツプカウントされる。

そして、カウンタPAWがメモリBANKiの容
量Amaxに達すると、デコーダDEC１の出力が
“１”になるので、メモリセレクトカウンタBSW
がパルスRCKWを１つカウントしてそのカウン
ト値が「１」だけ増加すると共に、デコーダ
DEC１の出力によりカウンタPAWはクリアさ
れ、再びパルスRCKWをカウントする。従つて、
カウンタBSWは、各フイールドの開始時にクリ
アされ、続いてカウンタPAWが、パルスRCKW
をAmax個カウントするごとにパルスRCKWを
１個だけアツプカウントする。

従つて、デコーダDEC２の出力BSW１〜BSW
４は、パルスRCKWのAmax個ごとに順次“１”
になる。そして、この出力BSWi（ｉ＝１〜４）
がメモリBANKiの書き込み時の選択信号として
使用されると共に、カウンタPAWの内容がメモ
リBANKiのアドレス信号として使用される。な
お、書き込みクロツクはパルスRCKWである。

こうして、メモリBANKiに対して信号ID，
AD，データー，CRCの書き込みが行われる。

なお、この場合、あるメモリBANKjの書き込
みが終了すると、出力BSWi及びデコーダDEC１
の出力により、フリツプフロツプ回路FF１〜FF
４のうち、そのメモリBANKjに対応するフリツ
プフロツプ回路FFj（ｊ＝１〜４）がセツトされ
てフラツグFLGj（ｊ＝１〜４）が“１”とされ
る。

一方、読み出し側では、信号TSTWに対して
メモリBANKiの２個分に対応する時間だけ遅れ
た信号TSTRが形成され、この信号TSTRによ
り読み出し用アドレスカウンタPARがクリアさ
れる。そして、カウンタPARには、書き込み側
の信号PAWENと同様の信号PAREN（詳細は後
述する）がイネーブル入力として供給されると共
に、局内シンクにより形成された安定なクロツク
CKBRがカウント入力として供給される。従つ
て、読み出し側においても書き込み側と同様の動
作が行われ、カウンタPARがクロツクCKVRを
Amax個カウントするごとにメモリセレクトカウ
ンタBCRのカウント値が「１」ずつ増加し、デ
コーダDEC４の出力BSR１〜BSR４もパルス
CKBRのAmax個ごとに順次“１”になる。

そして、この出力BSRi（ｉ＝１〜４）がメモリ
BANKiの読み出し時の選択信号として使用され
ると共に、カウンタPARの内容がメモリBANKi
のアドレス信号として使用される。また、読み出
しクロツクはクロツクCKBRである。

従つて、メモリBANKiの内容が順次読み出し
されると共に、このとき読み出された信号の時間
軸は安定化されている。

ただし、この場合、出力BSRiとデコーダDEC
３とのアンド出力がフリツプフロツプ回路FFiに
リセツト入力として供給され、現在読み出されて
いるメモリBANKjに対応するフラグFLGjがリ
セツトされる。

また、マルチプレクサMUX１において、カウ
ンタBCRの出力によりフラツグFLGiのうち、現
在読み出されているメモリBANKjの次のメモリ
BANK（ｊ＋１）に対応するフラグFLG（ｊ＋１）
が取り出され、このフラツグFLG（ｊ＋１）によ
りカウンタBCRのイネーブル入力がゲートされ、
FLG（ｊ＋１）＝“０”のとき、すなわち、次に読
み出されるメモリBANK（ｊ＋１）の書き込みが
終了していないときには、カウンタBCRはカウ
ントしないようにされ、従つて、現在読み出され
ているメモリBANKjが次回も読み出される。

さらに、マルチプレクサMUX２において、カ
ウンタBCRによりフラツグFLGiが選択され、現
在読み出されているメモリBANKjのフラグ
FLGjが選択され、これが信号DVLD（＝FLGj）
として取り出される。

以上のようにして、TBC３３において再生信
号の時間軸が補正されると共に、信号DVLDが
形成される。

ところで、書き込みクロツクRCKWと読み出
しクロツクCKBRの平均速度は同じであり、書
き込みは、信号ID，AD，データー，CRCについ
てのみ行つている。従つて、読み出し側において
は、これら信号ID〜CRCの対応する時間長だけ
間欠的に読み出しを行う必要がある。

このための信号が信号PARENであり、これは
例えば第２１図の回路により形成される（第２２
図に波形を示す）。すてわち、カウンタ
BLKCNT及びフリツプフロツプ回路FFRについ
ては、第１８図の回路と同様に動作するもので、
パルスTSTRによりフリツプフロツプ回路FFR
がセツトされてPAREN＝“１”となり、これと
同時にカウンタBLKCNTがクロツクCKBRのダ
ウンカウントを開始する。そして、定数Ｎ、すな
わち、信号ID，AD，データー，CRCのビツト数
の1/8だけダウンカウントすると、そのキヤリ出
力CRによりフリツプフロツプ回路FFRがリセツ
トされてPAREN＝“０”となると共に、次のカ
ウントにそなえて定数Ｎがロードされる。

また、そのキヤリ出力CRによりフリツプフロ
ツプ回路FFRRがセツトされてカウンタ
SYNCNTがクロツクCKBRのダウンカウントを
開始する。そして、定数Ｍ、すなわち、ブロツク
同期信号SYNCのビツト数の1/8だけダウンカウ
ントが行われると、そのキヤリ出力によりフリツ
プフロツプ回路FFRRがリセツトされ、カウント
が停止すると共に、次のカウントに備えて定数Ｍ
がロードされる。

また、このキヤリ出力によりフリツプフロツプ
回路FFRがセツトされてカウンタBLKCNTがダ
ウンカウントを開始する。

すなわち、第２２図に示すクロツクCKBRが
第２１図に示すカウンタBLKCNTに供給され、
第２２図に示すパルスTSTRが第２１図に示す
第１段目の２つのオア回路に夫々供給された場
合、フリツプフロツプ回路FFRの次段のアンド
回路の出力PARENはパルスTSTRの立ち下がり
のタイミングでセツト（第２２図に示すように
“１”となる）され、この後、カウンタ
BLKCNTのダウンカウントにより上述したデー
タのビツト数の1/8カウントしたときのキヤリ出
力CRでリセツトされ、これと共に、カウンタ
BLKCNTに定数Ｎがロードされる。

ここで、このキヤリ出力CRは、クロツク
CKBRの１周期と略等しいパルス幅の信号とな
り、アクテイブで“１”、インアクテイブで“０”
となる。

また、第２２図に示すように、キヤリ出力CR
はフリツプフロツプ回路FFRRに供給されてラツ
チされることにより、出力SYNCENとなり、こ
れが第２１図に示すカウンタSYNCNTのイネー
ブル端子ENに供給され、これによつて上述した
ように、カウンタSYNCNTが定数Ｍからダウン
カウントを開始する。

そして、カウンタSYNCNTが定数Ｍからダウ
ンカウントを開始し、定数Ｍの分のカウントを終
えるとキヤリ出力CRがアクテイブ“１”となり、
これがこのカウンタSYNCNT、フリツプフロツ
プ回路FFRRのリセツト端子Ｒ及びオア回路に
夫々供給される。従つてカウンタSYNCNTには
次のカウントのために定数Ｍがロードされ、フリ
ツプフロツプ回路FFRRはリセツトされて
SYNCENは“０”となつてカウントを停止す
る。そして、PARENは、このときインバータの
出力がキヤリ出力CRの反転、即ち、“０”となつ
ているので略キヤリ出力が“０”、即ちインバー
タの出力が“１”となるまで“０”のままとな
り、結果として、キヤリ出力が“１”の期間、即
ち、略クロツクCKBR1期分だけSYNCENより
遅れて立ち上がる。

従つて、信号PARENは、信号ID，AD，デー
ター、CRCの時間長だけ“１”になり、かつ、
ブロツク同期信号SYNCの時間長だけ間をおいて
間欠的に得られる。

以上のようにして、この発明によれば、ヘリカ
ルスキヤン・マルチトラツク式のデジタルVTR
においても、高速サーチを行うことができる。ま
た、スロー再生、ステイル再生を行つた場合に
も、やはり画面を再生できる。

【図面の簡単な説明】

第１図〜第８図はデジタルVTRを説明するた
めの図、第９図はこの発明の要部の一例を示す系
統図、第１０図はその説明のための図、第１１図
はこの発明の要部の一例の接続図、第１２図〜第
１５図はその一部の一例の接続図、第１６図はそ
の説明のための図、第１７図はデジタルVTRの
一部の一例の系統図、第１８図、第１９図及び第
２１図はその接続図、第２０図及び第２２図はそ
の説明のための図である。１１〜１８Ｂは記録系、３１Ａ〜３９は再生系
である。

Claims

【特許請求の範囲】１映像信号から変換したデジタル信号を、所定
のサンプル毎に複数のチヤンネルに分配し、これ
ら複数のチヤンネルに分配したデジタル信号に対
して所定のサンプル毎にチヤンネル識別用の識別
データ及びアドレスデータを付加し、複数の回転
ヘツドにより記録テープ上に複数の傾斜トラツク
を形成する如く記録した記録テープを再生するよ
うにしたデジタル映像信号の再生装置において、上記デジタル信号を再生するため、上記複数の
チヤンネルに対応して１つのヘツドマウントに設
けられる複数の回転ヘツドと、これら複数の回転ヘツドによつて再生された再
生信号を記憶する記憶手段と、上記回転ヘツドによつて再生された再生信号及
び上記記憶手段から読み出した読み出し再生信号
から上記チヤンネルを識別する識別データを取り
出し、取り出した識別データに基いて上記夫々の
再生信号を本来のチヤンネルに振り分ける選択制
御手段と、この選択制御手段によつて振り分けられた信号
が上記アドレスデータに基いて書き込まれるメモ
リとを有し、上記記録テープを記録時とは異なる速度で走行
させたときに、上記メモリから読み出した信号を
合成して上記テープ速度に対応した内容のデジタ
ル信号を得るようにしたことを特徴とするデジタ
ル映像信号の再生装置。