JPS6123590B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はオーデイオ信号をPCM変調すること
により得られるPCM信号を例えばテレビ信号と
同様の信号形態に変換してVTR（ビデオテープ
レコーダ）より記録し、このPCM信号をVTRか
ら再生して復調するようなPCM信号記録再生装
置に使用して好適なデジタル信号処理装置に関す
る。

PCM信号をテルビ信号と同様の信号形態に変
換することは、VTR、ビデオデイスク等のテレ
ビ信号記録再生装置をそのままPCM信号記録再
生装置として使用することができる利点がある。
そして、PCM復調時にはテレビ信号の水平同期
信号及び垂直同期信号と同様の同期信号を再生
PCM信号から分離し、この分離された同期信号
に基づいてデータ抜取りのためのゲート信号、ク
ロツクパルス等のタイミング信号を形成して、再
生PCM信号とジツタと称されるような時間軸変
動分が含まれていてもデータ抜取りが確実になさ
れるようにしている。再生PCM信号から同期信
号を取り出す場合には、ノイズを誤つて同期信号
としないために、同期信号が存在すべきタイミン
グで所定パルス幅のウインドウパルスを発生さ
せ、このウインドウパルスの発出している期間内
のものを同期信号とするようにしている。

このような同期信号抜取りの方法は、同期信号
が再生出力として得られている限りでは、この同
期信号がある範囲内の時間軸変動分を有していて
も支障はない。しかし、VTRのドロツプアウト
等の伝送路における障害によつて同期信号が再生
出力として得られない場合には、同期信号が得ら
れない期間において時間軸変動分が累積すること
によつて、この期間の後に発生する同期信号とウ
インドウパルスのタイミングが大きくずれるため
に同期信号を抜き出せなくなり、そのためデータ
抜取りが正しく行なわれないおそれがある。

本発明は上述のように同期信号が伝送路の障害
のために欠落しているようなときでも、その後に
生じる同期信号を確実に抜き取ることができ、こ
の同期信号に基づいて情報ビツトの再生のための
処理が正しく行なわれるようにしたものである。
本発明は受信（又は再生）されたデジタル信号か
ら同期信号を抜き取れないことが検出されたとき
には、ウインドウパルスのパルス幅を広げるよう
にしたものである。

以下、本発明の一実施例について説明するに、
第１図はそのPCMエンコーダを示し、第２図は
そのPCMデコーダを示し、第１図及び第２図に
おいて、１はVTRを示す。このVTR１はその記
録信号入力端子１ｉから与えられるテレビ信号を
記録系を介して一対の回転磁気ヘツドに供給し、
テレビ信号の１フイールドを磁気テープに傾斜し
たトラツクとして記録するものである。また、
VTR１の再生信号出力端子１ｏには、磁気テー
プより再生された信号が再生系を介することによ
り形成されたテレビ信号が取り出される。この
VTR１は一般に固定ヘツド方式に比べて伝送帯
域が広い特長を有しており、このVTR１により
テレビ信号と信号形態が同一とされたPCM信号
を記録再生するものである。PCMエンコーダ及
びPCMデコーダはVTR１に対するアダプタ構成
とされ、VTR１に対してこのアダプタを装填し
たときは、PCM信号記録再生装置を実現するこ
とができる。

即ち２Ｌ及び２Ｒは夫々ステレオオーデイオ信
号の左方信号及び右方信号が供給される端子であ
る。これら左方信号及び右方信号は夫々増幅器３
Ｌ及び３Ｒ、ローパスフイルタ４Ｌ及び４Ｒ、サ
ンプリングホールド回路５Ｌ及び５Ｒ、AD変換
器６Ｌ及び６Ｒを介されることによりPCM変調
される。このAD変換器６Ｌ及び６Ｒのデジタル
出力は並列コードであるので、並列直列変換器７
により直列形式とされ、時間軸圧縮回路８に供給
される。時間軸圧縮回路８はテレビ信号における
垂直ブランキング期間に略々相当するデータ欠如
期間を形成するもので、時間軸圧縮回路８を構成
すするRAMの書込みクロツク周波数より読出し
クロツク周波数を高くすることにより時間軸を圧
縮できる。この場合、RAMは書込み及び読出し
が非同期で行なわれるように制御される。

時間軸圧縮回路８の出力は誤り検出コード例え
ばCRCコードを付加するためのCRCエンコーダ
９に供給される。CRCエンコーダ９の出力はデ
ータ同期信号付加回路１０に供給される。このデ
ータ同期信号付加回路１０では、データ欠如期間
の後の最初のデータのタイミングを示すためのデ
ータ同期信号Pdが付加される。更に、同期信号
混合回路１１にてテレビ信号における垂直同期信
号及び水平同期信号に相当する同期信号（これら
の同期信号も垂直同時信号及び水平同期信号と呼
ぶ）が加えられる。この同期信号混合回路１１の
出力がVTR１の記録信号入力端子１ｉに供給さ
れる。

１２は書込側のタイミングを制御するためのパ
ルス発生回路を示し、１３は読出側のタイミング
を制御するためのパルス発生回路を示し、これら
のパルス発生回路１２及び１３には基準クロツク
発振器１４からのクロツクパルスが供給される。
そしてパルス発生回路１２から、サンプリングホ
ールド回路５Ｌ及び５Ｒに対するサンプリングパ
ルスと、AD変換器６Ｌ及び６Ｒに対するクロツ
クパルスと、並列直列変換器７に対するクロツク
パルスと、時間軸圧縮回路８に対する書込みクロ
ツクパルス及び書込み制御パルスとが発生する。
サンプリングパルスの周波数は例えば44.1
〔kHz〕とされ、1.4112〔MHz〕のクロツクパル
スによつて１サンプル値が１ワード26ビツトの
PCM信号に変換され、時間軸圧縮回路８のRAM
に書込まれるまたパルス発生回路１３から、時間
軸圧縮回路８に対する読出しクロツクパルス及び
読出し制御パルスと、CRCエンコーダ９に対す
る制御パルスと、同期信号混合回路１１に供給さ
れる複合同期信号とが発生する。時間軸圧縮回路
８では書込み制御パルスにより書込みクロツクパ
ルスがゲートされて連続的にデータが書込まれ、
この書込み動作が開始されてからやや遅れて読出
し制御パルスにより読出しクロツクパルス（例え
ば1.764〔MHz〕）がゲートされて読出し動作が
行なわれ、所定時間後に読出し制御パルスにより
RAMに対する読出しクロツクパルスの供給は停
止され、これによつて読出し動作が休止し、所定
のデータ欠如期間の後に再び読出し動作が開始さ
れるようにして時間軸圧縮がなされる。

１５はデータ同期信号発生回路であり、１フイ
ールド期間の最初にデータが挿入される水平期間
の前の水平期間に相当するタイミングでデータ同
期信号Pdを発生するようになされている。デー
タ同期信号Pdは、時間軸圧縮回路８に対する読
出しクロツクパルスから形成され、例えば“１”
と“０”が交互に繰り返される（101010………）
のものである。このときデータ同期信号Pdの周
波数は（1.764〔MHz〕）の1/2の882〔kHz〕とな
る。データ同期信号Pdを“11”と“00”が交互
に繰り返される（110011001100………）としても
良く、この場合のデータ同期信号Pdの周波数は
441〔kHz〕となる。かかるデータ同期信号Pdを
形成するために、パルス発生回路１３からのデー
タ同期信号を所定のタイミングで発生させるため
の複合同期信号と、データ同期信号自体を形成す
るための読出しクロツクパルスとがデータ同期信
号発生回路１５に供給される。

第３図は記録されるPCM信号の奇数フイール
ド期間（即ち263H、但しＨは水平周期）を示す
もので、テレビ信号と同様に垂直同期信号VD、
等化パルスEQ₁及びEQ₂を含む8Hの垂直ブランキ
ング期間と、その前の8Hの期間及びその後の2H
の期間との計18Hのデータ欠如期間IRGが設けら
れ、残りの245Hの期間において水平同期信号HD
で規定される1Hの期間毎にPCM信号の３ワード
及びCRCコードが挿入される。そしてデータ欠
如期間IRGの後の偶数フイールドのデータが始ま
る直前の1Hの期間にデータ同期信号Pdが挿入さ
れる。この1Hの期間に挿入される信号は第４図
に拡大して示すように、８ビツト相当のパルス幅
の水平同期信号HD及びその後の８ビツト相当の
パルス幅のバツクポーチを含む期間IBGの後か
ら、各ワード26ビツトのコードが３ワード挿入さ
れ、その後に16ビツトのCRCコードが挿入され
てなるもので、1Hの期間は112ビツト相当の期間
となる。この１ワードは夫々13ビツトの左右のオ
ーデイオ信号が直列に配されたもので、第４図で
は簡単のため“１”と“０”が交互の場合を表わ
す。また第５図Ａ及びＢに示すようにデータ欠如
期間IRGは、奇数フイールドと偶数フイールドで
テレビ信号と同様に1/2Ｈのずれをもたせられて
おり、奇数フイールドにおけるデータ欠如期間
IRGが18Hであれば、偶数フイールドにおけるそ
れは17Hであり、両者を平均して17.5Hとなるよ
うにされている。

次に第２図を参照してVTR１の再生出力端子
１ｏに現われる再生PCM信号の復調について説
明するに、第３図第４図並びに第５図Ａ及びＢと
同様の波形のPCM信号が同期信号分離回路２１
に供給される。同期信号分離回路２１で分離され
た垂直同期信号VDはクロツクパルス発生回路３
３に供給されると共に複合同期信号以外のデータ
がデータ抜取り回路２２及び同調回路３４に供給
される。データ抜取り回路２２の出力はCRCデ
コーダ２３に供給される。CRCデコーダ２３は
1Hの期間に挿入されている３ワード分の情報ビ
ツト（計78ビツト）に誤りが生じているか否かを
判別するもので、その判別結果である１ビツトの
判別ビツトが各１ワードに付加された形で時間軸
伸長回路２４のRAMに書き込まれる。

時間軸伸長回路２４は時間軸を伸長してデータ
欠如期間IRGを除き時間軸変動分が除去された連
続データを得るためのものである。この場合、読
出しアドレスを制御することにより判別ビツトが
各ワードの最初のビツトとして読出され、この判
別ビツトがゲート回路２５にて分離される。そし
て直列並列変換器２６により、１ワード26ビツト
が左方信号に相当する13ビツトの並列コードと右
方信号に相当する13ビツトの並列コードとに変換
され、夫々AD変換器２７Ｌ及び２７Ｒに供給さ
れる。このAD変換器２７Ｌ及び２７Ｒの出力
は、誤つた１ワードのデータをその前後の正しい
１ワードのデータの平均値におき代える平均値補
間回路２８Ｌ及び２８Ｒと、ミユーテイング回路
２９Ｌ及び２９Ｒと、ローパスフイルタ３０Ｌ及
び３０Ｒとを夫々介して増幅器３１Ｌ及び３１Ｒ
に供給される。そして増幅器３１Ｌ及び３１Ｒの
出力端子３２Ｌ及び３２Ｒに復調された左右のオ
ーデイオ信号が現れる。

上述の再生された垂直同期信号VDの供給され
るクロツクパルス発生回路３３は、カツトオフ周
波数の頗る低い特性のPLL回路の構成とされてお
り、再生信号中に含まれるドリフトと称される頗
る低い周波数例えば0.3〔Hz〕以下の時間軸変動
に追従した例えば14.112〔MHz〕のクロツクパ
ルスを発生する。このクロツクパルスを一定周波
数のものとしても良いが、ドリフト迄も補正する
となると時間軸伸長回路２４を構成するRAMの
容量が大きくなる不都合があり、また復調オーデ
イオ信号中にドリフトが含まれていても聴感上は
大きな影響がないので上述のようにしている。つ
まりクロツクパルス発生回路３３からのクロツク
パルスは読出側のタイミングを制御するためのパ
ルス発生回路３５に供給され、時間軸伸長回路２
４に対する読出しクロツクパルス及び読出し制御
パルスと、直列並列変換器２６に対するクロツク
パルスと、DA変換器２７Ｌ及び２７Ｒに対する
クロツクパルスとが形成される。

一方、書込側のタイミングを制御するためのパ
ルス発生回路３６からは、データ抜取り回路２２
に対するクロツクパルスと、CRCデコーダ２３
に対する制御パルスと、時間軸伸長回路２４に対
する書込みクロツクパルス及び書込み制御パルス
とが形成される。この書込側のパルス発生回路３
６にはクロツクパルス発生回路３３からのクロツ
クパルスが供給されるが、書込側の制御パルスは
再生信号中のジツタと称される比較的高い周波数
の時間軸変動に対しても追従（同期）していなけ
ればならないので、同期信号分離回路２１からの
垂直同期信号VDと後述する水平同期信号抜出し
回路３７を介された同期パルスPrがパルス発生
回路３６に供給される。更に、垂直同期信号VD
及び同期パルスPrと同調回路３４からのデータ
同期信号Pdに対応するパルスがデータ同期回路
３８に供給され、その出力がパルス発生回路３６
に供給される。

また読出側のパルス発生回路３５にはゲート回
路２５にて分離された判別ビツトが供給され、前
述のように時間軸伸長回路２４から読出されるワ
ードが誤つているときは次の正しいワードを読出
すような読出しアドレス制御がなされる。そして
判別ビツトが誤り補正制御回路３９に供給され、
これによつて平均値補間回路２８Ｌ及び２８Ｒが
制御され、誤つたワードがその前後の正しいワー
ドの平均値の値におき代えられる補正がなされ
る。このような誤り補正を行なうために、VTR
１において生じるドロツプアウト等によるベース
ト誤りを分散させるべく、PCMエンコーダにお
いてワード単位のインターリーブ（順序の並びか
え）を行ない、PCMデコーダにおいてワード単
位のデインターリーブ（順序を元に戻す）を行な
うことが有効である。

時間軸伸長回路２４における時間軸の伸長は、
PCMエンコーダの時間軸圧縮とは逆に書込みク
ロツクパルスの周波数（1.764〔MHz〕）より読
出しクロツクパルスの周波数を低く（1.4112
〔MHz〕）することによつて実現される。そして
この書込み動作はデータ欠如期間IRGにおいては
なされないから、第５図Ａに示す奇数フイールド
のデータ欠如期間IRGにおいて“０”となる書込
みゲートパルスにより書込みクロツクパルスがゲ
ートされるようになされている。

４０はミユーテイング制御回路である。ミユー
テイング制御回路４０にはCRCデコーダ２３か
らのCRC出力Poとクロツクパルス発生回路３３
を構成するPLL回路の状態を示す信号とが供給さ
れ、誤りが生じていることを示すCRC出力が所
定個数以上発生すると、ミユーテイング回路２９
Ｌ及び２９Ｒをミユーテイング動作（ミユーテイ
ングオンと称する）とするミユーテイング信号が
発生し、誤りを生じていることを示すCRC出力
が消失して然もクロツクパルス発生回路３３の
PLL回路がロツク状態にあるときにミユーテイン
グ回路２９Ｌ及び２９Ｒをミユーテイングオフと
するミユーテイング信号を発生するようにされて
いる。このミユーテイング信号はデータ同期信号
３８にも供給される。

第６図は水平同期信号抜出し回路３７の構成を
示すもので、端子４１には再生クロツクパルスを
分周することで形成される1H周期の等価水平同
期信号EHDが供給され、端子４２には同期分離
回路２１により分離された再生水平同期信号
PHDが供給される。この等価水平同期信号EHD
がカウンタ４３に供給される。カウンタ４３は、
出力端子４９に現れる同期パルスPrによつてリ
セツトされる。

また再生水平同期信号PHDは本来の水平同期
信号HDのみならず、PCM信号のデータ欠如期間
IRGにおいて等化パルスから形成された水平周期
の同期信号と、水平同期信号HD或いは等化パル
スがドロツプアウトなどで欠落した場合に同期分
離回路２１内で内挿された等価水平同期信号
EHDとを含むものである。かかる再生水平同期
信号PHDが周期検定回路４４及びパルス幅検定
回路４５に供給される。周期検定回路４４は、相
異なるパルス幅の周期検定出力Ptを発生するよう
になされ、上述のカウンタ４３の出力が供給され
ることによつて所定のパルス幅の周期検定出力Pt
が選択的に発生するようになされている。周期検
定回路４４はある再生水平同期信号PHDが供給
されてから、1Hの期間（63.5〔μｓ〕）後のタイ
ミングを中心とするパルス幅を有する周期検定出
力Ptを発生するものである。即ち第７図Ａに示す
ようにある再生水平同期信号PHDの例えば後縁
から1H後のタイミングをtoとすると、周期検定
出力Ptはtoを中心としてτ_１なるパルスのものと
なる。このパルス幅τ_１は、同期パルスPrが得
られているときのもので、同期パルスPrが得ら
れないと、カウンタ４３に対してリセツト入力が
加わらないので、カウンタ４３が歩進し、周期検
定出力Ptのパルス幅は、第７図Ｅに示すようにτ
_１より大きいτ_２に広がる。更に、同期パルス
Prが連続して抜き出せないと、周期検定出力Pt
のパルス幅は、第７図Ｆに示すようにτ_２より大
きいτ_３に広げられる。以下、同期パルスPrが
抜き出せない毎にカウンタ４３が等価水平同期信
号EHDにより歩進し、これによつて周期検定出
力Ptのパルス幅が順次広がる。

またパルス幅検定回路４５は再生水平同期信号
PHDのパルス幅が略々正規のものであるか否か
を検定するもので、単安定マルチバイブレータに
よつて構成されている。本例では水平同期信号
HDは８ビツト相当のパルス幅（4.535〔μｓ〕）
とされているから、パルス幅検定回路４５の幅検
定出力Pwは第７図Ｃに示すように、時点toを中
心として±0.15〔μｓ〕の間“１”となるパルス
幅τ_４のものとされる。

これらの周期検定出力Pt及び幅検定出力Pwが
アンドゲート４６に供給され、アンドゲート４６
の出力がウインドパルスとして再生水平同期信号
PHDと共にアンドゲート４７に供給され、アン
ドゲート４７の出力が単安定マルチバイブレータ
４８に供給され、その出力端子４９に同期パルス
Prが現れる。同期パルスPrは第７図Ｄに示すよ
うに再生水平同期信号PHDの立下りとその立上
りが一致したものである。この同期パルスPrの
立上りによつて書込側のパルス発生回路３６を構
成するカウンタ等がリセツトされ、このパルス発
生回路３６から発生するパルスが再生PCM信号
と同期したものとされ、データ抜取り回路２２に
おいてデータが正しく抜き取られ、また時間軸伸
長処理も正しくなされる。

更に、本発明による水平同期信号抜出し回路３
７の動作について第８図を参照して説明するに、
第８図Ａは、等価水平同期信号EHDを示し、再
生PCM信号からは第８図Ｂに示す水平同期信号
HDが分離されている。第８図Ｂにおいて、Pnは
水平同期信号HDと同様のパルス幅のノイズを示
す。今、水平同期信号HDが1Hについて時間軸変
動分＋αを有しており、第８図Ｂにおいて破線で
示すように2H連続して水平同期信号HDがドロツ
プアウトにより欠落したものとする。同期分離回
路２１は水平同期信号HDを分離できるときはこ
れを等価水平同期信号EHDに優先して出力とす
るが、水平同期信号HDが欠落したときは、等価
水平同期信号EHDを内挿するようになされてい
るから、同期分離回路２１から水平同期信号抜出
し回路３７の端子４２に供給される再生水平同期
信号PHDは第８図Ｃに示すものとなる。第８図
Ｄは、パルス幅検定回路４５から幅検定出力Pw
を示し、同図Ｅは周期検定回路４４からの周期検
定出力Ptを示す。そして、ノイズPnは周期検定
出力Ptが“１”とならないために、同期パルスと
して誤つて抜き出されない。連続するドロツプア
ウトのために、等価同期信号EHDと再生水平同
期信号PHDとの間の位相ずれが累積し、ドロツ
プアウトが回復した場合に、再生水平同期信号
PHDの後縁が周期検定出力Ptのパルス幅内から
はみだす。このために第８図Ｆに示すように同期
パルスPrを得ることができない。従つてカウン
タ４３がリセツトされず、次に発生する周期検定
出力Ptのパルス幅がτ_１からτ_２に広げられる。
これによつて再生水平同期信号PHDの後縁が周
期検定出力Ptのパルス幅内に入り、同期パルス
Prが得られる。同期パルスPrが得られることに
より、カウンタ４３がリセツトされ、次に得られ
る周期検定出力Ptのパルス幅はτ_１に戻る。また
同期パルスPrで等価水平同期信号EHDが同期す
るようになされる。

上述せる本発明によれば、情報ビツトと、所定
数の情報ビツト毎に挿入された同期信号とからな
るデジタル信号を受信（又は再生）するデジタル
信号処理装置に於いて、同期信号分離回路におけ
る同期信号の分離が正しくなされないことを検出
して同期信号抜き取り用ウインドウパルスの幅を
広げるようにしたので、同期信号の分離が確実と
なり、これにより、情報ビツトの再生が確実とな
る。また、本発明と同様の目的を達成するのに、
データの誤りを検出するためのCRC出力Poを用
いてウインドウ期間（周期検定出力Ptのパルス
幅）を制御することが提案されている。この方法
に比べて、本発明は、データのない区間（第５図
Ａ及びＢに示すデータ欠如期間IRG）にも同期信
号が挿入されている場合において同期の安定性が
良好であり、また同期信号がドロツプアウトでお
かされてなく、データのみがドロツプアウトの影
響を受けている場合の同期の安定性が良好である
と言える。

なお、実施に際しては、本発明とCRC出力Po
を用いる方法とを併用しても良いことは勿論であ
る。例えば、データのある区間では、CRC出力
Poを用いる方法を適用するようにカウンタ４３
に対するクロツク入力及びリセツト入力を切替え
ても良い。またCRC出力Poと同期パルスPrが抜
き取れているか否かとの両者を用いてウインドウ
期間を広げるようにしても良い。

即ち、同期パルスPrが抜き取れている場合に
おいて、CRC出力Poが“０”（誤りが検出されな
いことを示す）の場合は勿論のこと、CRC出力
Poが“１”（誤りが検出されることを示す）の場
合でも、データの区間だけがドロツプアウトにお
かされているものとしてウインドウ期間を広げな
いようになされ、また、同期パルスPrが抜き取
れない場合において、CRC出力Poが“１”の場
合は、時間軸変動が大きいときであるから、ウイ
ンドウ期間を広げるようになされ、CRC出力Po
が“０”の場合は、同期信号だけがドロツプアウ
トしているものと判断してウインドウ期間を広げ
ないようになされる。このように両者を組合せる
と、同期パルスの抜取りの安定性を一層良好とす
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるPCMエン
コーダのブロツク図、第２図はそのPCMデコー
ダのブロツク図、第３図、第４図及び第５図は本
発明の一実施例における記録波形の説明に用いる
波形図、第６図は本発明の一実施例の要部のブロ
ツク図、第７図及び第８図はその説明に用いる波
形図である。 １はVTR、５Ｌ，５Ｒはサンプリングホール
ド回路、６Ｌ，６ＲはAD変換器、８は時間軸圧
縮回路、９はCRCエンコーダ、２１は同期信号
分離回路、２２はデータ抜取り回路、２３は
CRCデコーダ、２４は時間軸伸長回路、２７
Ｌ，２７ＲはDA変換器、３７は水平同期信号抜
出し回路である。

Claims (1)

【特許請求の範囲】
1. １ 情報ビツトと、所定数の情報ビツト毎に挿入
   された同期信号とからなるデジタル信号を受信
   （又は再生）するデジタル信号処理装置に於い
   て、所定幅の同期信号抜き取り用ウインドウパル
   スでゲートして上記同期信号を分離する同期信号
   分離回路と、分離された同期信号にもとづいて上
   記情報ビツトを再生するデジタル信号処理回路と
   より成り、上記同期信号分離回路から上記同期信
   号が出力されないときには上記同期信号抜き取り
   用ウインドウパルスの幅を広げるようにしたこと
   を特徴とするデジタル信号処理装置。